JP3627915B2 - ブートブロックフラッシュメモリ制御回路、およびそれを備えたicメモリカードと半導体記憶装置、並びにブートブロックフラッシュメモリの消去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ブートブロックフラッシュメモリを利用するICメモリカード等の半導体記憶装置、およびそれに用いられるブートブロックフラッシュメモリ制御回路並びにブートブロックフラッシュメモリの消去方法に関する。
【0002】
【従来の技術】
従来、フラッシュメモリを記憶媒体とするICメモリカードにおいては、図12(a)に示すように、各ブロックが規定容量(例えば64kバイト)を有する均等ブロックフラッシュメモリを採用しているものが大多数を占めている。このため、従来のICメモリカード応用機器では、均等ブロックフラッシュメモリを採用したICメモリカードを想定したカード制御ソフトウェアが組み込まれている。この場合、ブートブロックフラッシュメモリを採用したICメモリカードについては考慮されていない。
【0003】
従って、市場に出回っている大多数の機器は、カード制御ソフトウェアの更新が不可能であり、均等ブロックフラッシュメモリを採用したICメモリカードしか利用することができないという問題がある。
【0004】
さらに、均等ブロックとは異なる容量を有するブートブロックを含むブートブロックフラッシュメモリを採用したICメモリカードは、図12(b)に示すように、各社毎にブートブロックのサイズ(容量)が異なる。このため、専用のデータ書き換え処理プログラムが必要となり、汎用的に使用することができない。
【0005】
従って、汎用性のあるICメモリカードを実現するためには、均等ブロックフラッシュメモリが必要であった。
【0006】
そこで、例えば特開平6−119230号公報においては、図13(a)および図13(b)に示すように、ブートブロックモードと均等ブロックモードとを切り換えて、均等ブロックとブートブロックとを使用可能としたフラッシュメモリが提案されている。
【0007】
これに対して、特開平10−241377号公報には、ブートブロックフラッシュメモリにおいて、均等ブロックおよび変則ブロックのセルを指定するために同じアドレスカウンタを用い、回路規模の縮小を図った半導体記憶装置が提案されている。
【0008】
【発明が解決しようとする課題】
しかしながら、上述した特開平6−119230号公報の技術では、ブートブロックと均等ブロックの両方をチップ上に設けているため、チップ面積が増大し、コストアップの要因となるという問題がある。
【0009】
また、特開平10−241377号公報の技術では、消去されるブロックサイズに変更が無いため、ブートブロック部を均等ブロックとして動作させることはできない。
【0010】
本発明はこのような従来技術の課題を解決するためになされたものであり、フラッシュメモリ単体でのチップ面積の増大を避けることができ、ブートブロックフラッシュメモリにおいてブートブロック部を均等ブロックとして動作させて、従来のカード応用機器においても利用可能な均等ブロックフラッシュメモリと同等機能を有する汎用性のあるICメモリカードを実現することができるブートブロックフラッシュメモリ制御回路およびそれを用いたICメモリカードと半導体記憶装置並びにブートブロックフラッシュメモリの消去方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明のブートブロックフラッシュメモリ制御回路は、規定容量の均等ブロックと、該均等ブロックとは容量が異なるブートブロックまたはパラメータブロックとを含むブートブロックフラッシュメモリとホストシステムの間に介在し、ブートブロックフラッシュメモリに対して、ホストシステムから消去コマンドおよびアドレスが発行されたときに、そのアドレスがブートブロックまたはパラメータブロックを指定していることを検出し、ホストシステムからの1回の消去コマンドにより複数のブートブロックまたは複数のパラメータブロックの消去を行うように、ブートブロックフラッシュメモリに対して消去コマンドおよびブートブロックのアドレスを出力し、複数のブートブロックまたは複数のパラメータブロックを消去する際に、前記均等ブロックの容量と等しくなるように複数個を組み合わせて消去を行うものであり、そのことにより上記目的が達成される。
【0013】
本発明のブートブロックフラッシュメモリ制御回路は、複数のブートブロックまたは複数のパラメータブロックを消去している間に、均等ブロック1個を消去しているときと同様なREADY信号および動作ステータス信号をホストシステムに対して出力する構成とすることができる。
【0014】
本発明のブートブロックフラッシュメモリ制御回路は、ホストシステムから入力されたアドレスに基づいて、ブートブロックまたはパラメータブロックが指定されていることを検出するブートブロックアドレス検出回路と、該ブートブロックアドレス検出回路からの出力、ホストシステムから入力されたデータおよび制御信号に基づいて、消去コマンドが入力されているか否かを検出するコマンド検出回路と、該コマンド検出回路からの出力およびブートブロックフラッシュメモリからの制御信号に基づいて、ブートブロックフラッシュメモリに対してブートブロックのアドレスおよび消去コマンドを出力するアドレス&コマンド発生回路と、複数のブートブロックを消去している間、連続して消去状態を示す信号をホストシステムに対して出力するREADY信号&ステータス信号制御回路とを有する構成とすることができる。
【0015】
本発明のICメモリカードは、外部とのインターフェースICに本発明のブートブロックフラッシュメモリ制御回路を備えており、そのことにより上記目的が達成される。
【0016】
本発明のICメモリカードは、フラッシュメモリに存在する全てのブートブロックおよび全てのパラメータブロックが、均等ブロックとして動作する場合に、ホストシステムがアクセスする可能性の低いアドレス領域に連続して集中デコードされるように、全てのブートブロックおよび全てのパラメータブロックのアドレスが最終アドレス部に設定されている構成とすることができる。
【0017】
本発明のICメモリカードは、フラッシュメモリに存在するブートブロックおよびパラメータブロックがホストシステムからアクセスされないように、ホストシステムから入力されたアドレスに対して、ブートブロック部およびパラメータブロック部を削除してデコードする構成とすることができる。
【0018】
本発明の半導体記憶装置は、本発明のブートブロックフラッシュメモリ制御回路を備えており、そのことにより上記目的が達成される。
【0019】
本発明のブートブロックフラッシュメモリの消去方法は、本発明のブートブロックフラッシュメモリ制御回路を用いてブートブロックフラッシュメモリを消去する方法であって、ホストシステムからブートブロックまたはパラメータブロックに対応するアドレスが前記ブートブロックアドレス検出回路に入力されたときに、該ブートブロックアドレス検出回路からアクティブな信号を出力し、該ブートブロックアドレス検出回路からアクティブな信号が前記コマンド検出回路に入力され、かつ、ホストシステムから消去動作を指示するデータと制御信号とが該コマンド検出回路に入力されたときに、該コマンド検出回路から消去コマンドが入力されていることを示す信号を出力し、該コマンド検出回路から消去コマンドが入力されていることを示す信号が前記アドレス&コマンド発生回路に入力され、かつ、該ブートブロックフラッシュメモリから制御信号が該アドレス&コマンド発生回路に入力されたときに、該アドレス&コマンド発生回路から該ブートブロックフラッシュメモリに対してブートブロックのアドレスおよび消去コマンドを出力し、複数のブートブロックが消去されている間、前記READY信号&ステータス信号制御回路から連続して消去状態を示す信号を出力し、そのことにより上記目的が達成される。
【0020】
本発明のブートブロックフラッシュメモリの消去方法は、ホストシステムから入力されるアドレスに関わらずに、個々のブートブロックまたは個々のパラメータブロックの消去を禁止するようにデコードする構成とすることができる。
【0021】
以下、本発明の作用について説明する。
【0022】
本発明にあっては、ブートブロックフラッシュメモリを均等ブロックフラッシュメモリとして利用するために、インターフェース部にブートブロックフラッシュメモリ制御回路を設ける。このブートブロックフラッシュメモリ制御回路は、ホストシステムから消去コマンドおよびアドレスが発行されたときに、そのアドレスがブートブロックまたはパラメータブロックを指定していることを検出する。そして、複数のブートブロックまたは複数のパラメータブロックの消去を行うためにブートブロックのアドレスおよび消去コマンドを出力する。これにより、後述する実施形態1に示すように、ホストシステムから1回の消去コマンドを発行することにより複数のブートブロックを消去することが可能であるので、従来のようにホストシステムがブロック指定アドレスを切り換えて消去コマンドを複数回発行する必要はない。また、ホストシステムからは、複数のブートブロックを仮想的に1個のブロックとして取り扱うことが可能である。
【0023】
また、本発明にあっては、ブートブロックまたはパラメータブロックを、ブートブロックフラッシュメモリに存在するその他の均等ブロックの容量と等しくなるように複数個を組み合わせて消去を行うのが好ましい。これにより、後述する実施形態2に示すように、ブロックサイズが統一されるので、均等ブロックフラッシュメモリを採用したカードを想定して制御用ソフトウェアを設計したホストシステムによって、ブートブロックフラッシュメモリを動作させることが可能となる。この場合、複数個の組み合わされたブロックは、順次消去することができる。
【0024】
さらに、本発明にあっては、フラッシュメモリに存在する全てのブートブロックおよび全てのパラメータブロックが、ホストシステムがアクセスする可能性の低いアドレス領域に連続して集中デコードされるように、アドレスを設定してもよい。この場合、後述する実施形態3に示すように、全てのブートブロックがICメモリカードのメモリマップ上でホストシステムがアクセスする可能性の低い領域に連続して集合するが、ホストシステムからブートブロック部にアクセス可能である。ユーザーがICメモリカードを使用する場合には、通常、先頭アドレスから使用するため、最終アドレス部にブートブロックを集めると、利用される可能性がかなり低くなる。一方、均等ブロックと仮想的均等ブロック(ブートブロックやパラメータブロックの順次消去)とについて、ブロック消去時間を比較すると、1対4で仮想的均等ブロックの方が遅くなる。このため、消去する頻度が低い最終アドレスにブートブロックやパラメータブロックを配置する構成とすることにより、パフォーマンスの低下を防ぐことが可能となる。
【0025】
または、本発明にあっては、フラッシュメモリに存在するブートブロックおよびパラメータブロックがホストシステムからアクセスされないように、ホストシステムから入力されるアドレスに対してブートブロック部およびパラメータブロック部を削除してデコードしてもよい。この場合、後述する実施形態4に示すように、ブートブロックがICメモリカードのメモリマップ上から削除され、ホストシステムからブートブロック部にアクセスすることはできない。上述したように、均等ブロックと仮想的均等ブロック(ブートブロックやパラメータブロックの順次消去)とでは、消去時間に4倍の違いがあるため、均等ブロックを想定して作製されたカード制御ソフトウェアでは、消去時間の待ち時間をオーバーしてしまうおそれがある。よって、ブートブロック部やパラメータブロック部を用いずに均等ブロック部のみを用いたICメモリカードを構成すると、問題無く動作を行うことが可能である。
【0026】
さらに、本発明にあっては、複数のブートブロックまたは複数のパラメータブロックを消去している間に、ホストシステムに対して均等ブロック1個を消去しているときと同様なREADY信号および動作ステータス信号を出力してもよい。これにより、後述する実施形態5に示すように、ホストシステムからは、複数のブートブロックを消去する動作を均等ブロックを1個消去する動作とみなすことが可能である。
【0027】
【発明の実施の形態】
以下に、図面を参照しながら本発明の実施の形態について説明する。なお、本発明においては、消去ブロックの容量を仮想的に同一サイズとすることを目的としており、以下の実施形態ではブートブロックについて説明しているが、パラメータブロックについてもブートブロックと同様に扱うことができる。一般に、ブートブロックフラッシュメモリーと称される製品には、先頭アドレス部または最終アドレス部に均等ブロックとは容量が異なる複数のブロックが設けられており、これらの複数のブロックのうち、いくつかをブートブロック、残りのいくつかをパラメータブロックと称している。このように呼び方を変えているのは、各ブロックに格納するプログラムの内容が異なるためである。例えば、ブートブロックにはCPUをスタートするためのブートプログラムを格納し、パラメータブロックには機器の設定情報(パラメータ)が格納される。
【0028】
(実施形態1)
図1は、実施形態1の半導体記憶装置について説明するための図である。ここでは、ブートブロック部304を含むブートブロックフラッシュメモリを備えたICメモリカード301のインターフェースIC302内に、ブートブロックフラッシュメモリ制御回路303を備えている。
【0029】
ホストシステム300が、ブロック指定アドレスとブロック消去コマンドをICメモリカード301に対して発行する。その際、インターフェースIC302内のブートブロックフラッシュメモリ制御回路303が、そのブロック指定アドレスがブートブロック部を指定していることを検出すると、ブロック0〜ブロック7までの8個のブロックを順次消去する。このブートブロックフラッシュメモリ制御回路303の動作について、さらに詳細に説明する。
【0030】
図2は、ブートブロックフラッシュメモリ制御回路303の構成を示すブロック図である。このブートブロックフラッシュメモリ制御回路303は、ブートブロックアドレス検出回路801によりブロック指定アドレスを検出し、コマンド検出回路802により消去コマンドを検出した場合に、アドレス&コマンド発生回路804によりブートブロック部304の消去を行う。なお、READY信号&ステータス信号制御回路803については、後述する実施形態5において説明する。
【0031】
ブートブロックアドレス検出回路801は、例えば図3に示すように、アドレスA16とアドレスA17を反転した信号を入力するAND回路からブートブロックアドレスの検出出力を得るように構成されている。図12(b)に示したA社製品のような構成のブートブロックフラッシュメモリに対して消去動作を行う場合を考えると、外部から入力されたアドレスのA16とA17とが各々「0」である場合には、下記表1に示すように、ブロック0(ブートブロック)〜ブロック7(ブートブロック)7が選択される。この場合、ブートブロックアドレス検出回路801から出力されるブートブロックアドレスの検出出力はHighレベル(アクティブ)となる。一方、外部から入力されたアドレスのA16とA17とが「01」〜「11」である場合には、下記表1に示すように、ブートブロック8〜ブートブロック10が選択される。この場合、ブートブロックアドレス検出回路801から出力されるブートブロックアドレスの検出出力はLowレベル(非アクティブ)となる。
【0032】
【表1】
このブートブロックアドレスの検出出力は、例えば図4に示すようなコマンド検出回路802に出力される。消去動作を行う場合には、このコマンド検出回路802に、制御信号CE#、OE#およびWE#として各々Lowレベル、HighレベルおよびLowレベルがホストシステム300から入力される。このコマンド検出回路802は、ブートブロックアドレスの検出出力がHighレベル(ブートブロック0〜ブートブロック7を消去する場合)であるときに、動作可能(ON)に設定されるコマンド比較回路を備えている。このコマンド比較回路にはデータとしてブロック消去コマンドの20hとD0hとが入力されて、コマンド比較回路に設定されている期待値(20hとD0h)と比較され、一致した場合にはコマンドの検出出力がHighレベルとなる。一方、ブートブロックアドレスの検出出力がLowレベル(ブロック8〜ブロック10に対応するアドレスが入力されている)である場合や、入力されたコマンドが消去動作でない場合には、コマンドの検出出力がLowレベルとなる。
【0033】
コマンドの検出出力としてHighレベルが、例えば図5に示すようなアドレス&コマンド発生回路804に入力されると、ブートブロックフラッシュメモリが消去可能である場合にはブートブロックフラッシュメモリからの制御信号R/B#がHighレベルであるため、コマンド出力バッファを介して消去コマンドレジスタから20hおよびD0hが消去コマンドとして出力される。
【0034】
これにより、ブートブロック0〜ブートブロック7までの8ブロックが連続して消去されることになるが、外部から入力されたアドレスのA16およびA17とアドレスカウンタから出力されるアドレスのA13〜A15は、最初はいずれも「0」であるため、上記表1に示したようにA17〜A13までが「0」であるブートブロック0の消去が初めに実行される。このとき、ブートブロックフラッシュメモリからの制御信号R/B#はLowレベルであり、コマンド出力バッファを介した消去コマンドの出力は行われない。そして、ブートブロック0の消去が終了すると、ブートブロックフラッシュメモリからの制御信号R/B#がHighレベルとなる。これにより、アドレスカウンタがカウントアップしてA13〜A17が「10000」となり、さらに、コマンド出力バッファを介して消去コマンドが出力されているため、上記表1に示したようにA13〜A17が「10000」であるブートブロック1の消去が実行される。このような動作がブートブロック2〜ブートブロック7に対しても行われる。
【0035】
なお、上記ブートブロックフラッシュメモリ制御回路303に外部からブロック消去コマンドの20hとD0hとが入力されたとき、A16とA17とが各々「0」である場合には、ブートブロックアドレス検出回路801から出力されるブートブロックアドレスの検出出力(Highレベル)が切り換え回路(図示せず)を制御して、アドレス&コマンド発生回路804から出力されるコマンドがブートブロックフラッシュメモリに入力される。一方、A16とA17のいずれか一方が「0」でない場合には、外部から入力されるブロック消去コマンドの20hとD0hとがブートブロックフラッシュメモリに入力される。
【0036】
よって、従来ではブートブロック部304の8kバイト×8個=64kバイト分の記憶を消去するためには、ホストシステム300がブロック指定アドレスを切り換えてブロック消去コマンドを8回発行する必要があったが、本実施形態では1回発行するだけでよいという利点がある。さらに、ホストシステム300からICメモリカード301を眺めた場合、8個に分割されているブロック0〜ブロック7までを仮想的に1個のブロックとして取り扱うことが可能となる。なお、消去はブロック一括で行われるのに対して、読み出しや書き込みはブロックを構成するセル毎に行われるので、ブートブロックの読み出しおよび書き込みについては本発明による影響は生じない。
【0037】
(実施形態2)
図6は、実施形態2の半導体記憶装置について説明するための図である。この実施形態では、ブートブロックフラッシュメモリ制御回路によって、図6(a)に示すように8kバイト×8個で構成されているブートブロック部400を、図6(b)に示すように仮想的に64kバイト×1個のブロック(均等ブロック)401として取り扱う。これにより、ブートブロックフラッシュメモリに存在するその他の均等ブロックのサイズと同じにする。
【0038】
例えば、図5に示したアドレス&コマンド発生回路804において、アドレスカウンタを3ビット出力とすることにより、8個のブートブロックアドレスを指定することができる。
【0039】
この構成によれば、ブートブロックフラッシュメモリ制御回路により、ブートブロック部400とブロック8〜ブロック10を、アドレスA16、A17のみで指定することができる。また、ブートブロック部400を消去する場合、外部から入力されるブロック消去コマンドの20hとD0hは、ブートブロックフラッシュメモリに入力されず、アドレス&コマンド発生回路804で生成したブロック消去コマンドが入力されるので、ユーザーはICメモリカードを均等ブロックのみで構成されたものと同様に使用することができる。
【0040】
さらに、ブロックサイズが64kバイトに統一されるので、均等ブロックフラッシュメモリを採用したICメモリカード用にソフトウェアを設計したホストシステムを用いてICメモリカードの動作を行うことが可能となる。
【0041】
(実施形態3)
図7は、実施形態3の半導体記憶装置について説明するための図である。ここでは、第1のブートブロックフラッシュメモリ500と第2のブートブロックフラッシュメモリ501から構成されるICメモリカードについて説明する。
【0042】
本実施形態では、図7(b)に示すように、ブートブロック部▲1▼501とブートブロック部▲2▼503とが、ホストシステムからアクセスされる可能性が低いアドレス領域に集中デコードされるように、アドレスを設定する。通常は先頭アドレスから使用されるため、本実施形態では、下記表2に示すように、ブートブロック部▲1▼501とブートブロック部▲2▼503とが最終アドレス部に集中デコードされるようにアドレスを設定した。本実施形態において、ホストシステムから入力される上位アドレスとデコードされるブロックの関係を下記表2に示す。
【0043】
【表2】
そして、入力されたアドレスをアドレスデコーダ(図示せず)でデコードすることにより、ブートブロック部▲1▼501とブートブロック部▲2▼503とを選択することができる。
【0044】
また、図3に示したブートブロックアドレス検出回路801は、最終アドレス部に集中するブートブロック部▲1▼501とブートブロック部▲2▼503に対するアドレスが入力されたときに、Highレベルのブートブロックアドレスの検出出力を出力するように構成する。
【0045】
この構成によれば、図7(a)に示すようにブートブロック部▲1▼501とブートブロック部▲2▼503とのアドレスが分散して設定されている従来技術に比べて、ブートブロック部を消去する頻度が低くなり、パフォーマンスの低下を防ぐことができる。また、後述する実施形態4に比べて、メモリ容量を減らさずにパフォーマンスの低下を防ぐことができる。
【0046】
(実施形態4)
図8は、実施形態4の半導体記憶装置について説明するための図である。ここでは、第1のブートブロックフラッシュメモリ600と第2のブートブロックフラッシュメモリ601から構成されるICメモリカードについて説明する。
【0047】
本実施形態では、図8(b)に示すように、ブートブロック部▲1▼601とブートブロック部▲2▼603とが、削除デコードされてホストシステムからアクセスされないようにする。
【0048】
ICメモリカード内には、一般に、メインメモリと補助メモリが存在しており、ホストシステムはICメモリカードの状況を補助メモリにアクセスすることで知ることができる。例えばメインメモリ(フラッシュメモリー)が64kB×6=384kBで構成されている場合、ホストシステムは、補助メモリにアクセスして「このカードは384kBであり、それ以上のメモリ空間は無い」という情報を読み出すことができる。よって、この情報に基づいて、メインメモリに対して384kB以内をアクセスすることができる。本実施形態では、メモリ容量がブートブロック部の容量だけ減少していることを示すメモリ容量情報を、補助メモリに格納することにより、ホストシステムからブートブロック部がアクセスされないようにすることが可能である。
【0049】
本実施形態において、ホストシステムから入力される上位アドレスとデコードされるブロックの関係を上記表2に示す。このときのアドレスデコーダによる削除デコードは、例えば図9に示すような構成により、ホストシステムからのアドレス入力とアドレスデコーダの出力とを下記表3に示すような関係として行うことができる。
【0050】
【表3】
図9において、CE0#、CE1#はLowアクティブの信号である。アドレスデコーダは、ホストシステムからのアドレス入力に応じて上記式のようにCE0#、CE1#、ZA17、ZA16を出力する。そして、上記表3に示すように、CE1#、CE1#が共に”1”の場合には図9に示すチップ0、チップ1は共に非活性であり、ホストシステムからのアドレス入力A0〜A15によらず、表2に示したブートブロック部の消去を行うことができない。それ以外の場合には、ホストシステムからのアドレス入力A16〜A18に応じて表2に示す均等ブロックA〜Fが選択される。
【0051】
この構成によれば、図8(a)に示すようにブートブロック部▲1▼601とブートブロック部▲2▼603とのアドレスがホストシステムからアクセスされる従来技術に比べて、消去時間の長いブートブロック部を使用しなくてもよいという利点がある。
【0052】
(実施形態5)
図10は、実施形態5の半導体記憶装置について説明するための図である。ここでは、ICメモリカード内のブートブロック部に該当するアドレスに対して、ホストシステム側からブロック消去コマンド(20h、D0h)が与えられている場合について説明する。
【0053】
図1に示したインターフェースIC302(READY信号&ステータス信号制御回路803)、ブートブロックの消去コマンド(データ20h、D0h)を受け取ると、図10に示すREADY信号をLowレベルにする。その後、ブートブロック0〜ブートブロック7までの消去を上記実施形態1〜実施形態4と同様に行う。
【0054】
このとき、ブートブロックフラッシュメモリからのR/B#信号は、L→H→L→H・・・→Hと繰り返し変化するが、図11に示すようなカウンタを備えたREADY信号&ステータス信号制御回路803によって、ホストシステムに送出するREADY信号のLowレベルを維持し、ブートブロック7の消去が完了した時点でHighレベルにする。
【0055】
動作ステータス信号についても、図11のREADYレジスタまたはBUSYレジスタから、図10に示すように何回読み出しを行っても(例えば図10では3回)、ブートブロック7の消去が完了するまでは、図11に示すようなREADY信号&ステータス信号制御回路803によって、BUSYレジスタからステータス出力バッファを介して00h(消去実行中を表す)を送出する。そして、ブートブロック7の消去が完了した後の読み出しで、READYレジスタからステータス出力バッファを介して80h(消去完了を表す)を送出する。なお、図10において、アドレスはホストシステムからのアドレス入力、データはホストシステムからのデコード入力、CE#はホストシステムからのカードイネーブル入力、WE#はホストシステムからのライトイネーブル入力、OE#はホストシステムからのアウトプットイネーブル入力を示す。
【0056】
この構成によれば、ホストシステム側からは、複数のブートブロックの消去中にREADY信号と動作ステータス信号のいずれを調べても、均等ブロックを1個消去している動作とみなすことができる。
【0057】
【発明の効果】
以上詳述したように、本発明によれば、ホストシステムからブロック消去コマンドを複数回発行しなくても、一定個数のブートブロックを消去することができるので、ホストシステムの負担を軽減することができる。また、ブートブロックと均等ブロックとを切り換え使用する従来技術のようにフラッシュメモリ単体でチップ面積が増大することはなく、ICメモリカードのコストアップを防ぐことができる。
【0058】
さらに、消去されるブートブロックのサイズを均等ブロックと同一にすることができるので、ブートブロック部を均等ブロックとして動作させることができる。よって、均等ブロックフラッシュメモリを採用したICメモリカードを想定してプログラム開発がなされた既存ホストシステムを用いて、ブートブロックを含むICメモリカードを動作させることが可能となる。
【図面の簡単な説明】
【図1】実施形態1の半導体記憶装置について説明するための図である。
【図2】実施形態に係るブートブロックフラッシュメモリ制御回路の構成を示すブロック図である。
【図3】実施形態に係るブートブロックフラッシュメモリ制御回路において、ブートブロックアドレス検出回路の構成例を示す図である。
【図4】実施形態に係るブートブロックフラッシュメモリ制御回路において、コマンド検出回路の構成例を示す図である。
【図5】実施形態に係るブートブロックフラッシュメモリ制御回路において、アドレス&コマンド発生回路の構成例を示す図である。
【図6】(a)および(b)は実施形態2の半導体記憶装置について説明するための図である。
【図7】(a)および(b)は実施形態3の半導体記憶装置について説明するための図である。
【図8】(a)および(b)は実施形態4の半導体記憶装置について説明するための図である。
【図9】実施形態4の半導体記憶装置において、アドレスデコーダの動作を説明するための図である。
【図10】実施形態5の半導体記憶装置について説明するための図である。
【図11】実施形態に係るブートブロックフラッシュメモリ制御回路において、READY信号&ステータス信号制御回路の構成例を示す図である。
【図12】(a)および(b)はICメモリカードに搭載されるフラッシュメモリの構成例を示す図である。
【図13】(a)および(b)は従来のフラッシュメモリについて説明するための図である。
【符号の説明】
300 ホストシステム
301 ICメモリカード
302 インターフェースIC
303 ブートブロックフラッシュメモリ制御回路
304、400 ブートブロック部
401 仮想的な均等ブロック
500、600 第1のブートブロックフラッシュメモリ
501、601 ブートブロック部▲1▼
502、602 第2のブートブロックフラッシュメモリ
503、603 ブートブロック部▲2▼
801 ブートブロックアドレス検出回路
802 コマンド検出回路
803 READY信号&ステータス信号検出回路
804 アドレス&コマンド発生回路
Claims (9)
- 規定容量の均等ブロックと、該均等ブロックとは容量が異なるブートブロックまたはパラメータブロックとを含むブートブロックフラッシュメモリとホストシステムの間に介在し、
ブートブロックフラッシュメモリに対して、ホストシステムから消去コマンドおよびアドレスが発行されたときに、そのアドレスがブートブロックまたはパラメータブロックを指定していることを検出し、
ホストシステムからの1回の消去コマンドにより複数のブートブロックまたは複数のパラメータブロックの消去を行うように、ブートブロックフラッシュメモリに対して消去コマンドおよびブートブロックのアドレスを出力し、
複数のブートブロックまたは複数のパラメータブロックを消去する際に、前記均等ブロックの容量と等しくなるように複数個を組み合わせて消去を行う、ブートブロックフラッシュメモリ制御回路。 - 複数のブートブロックまたは複数のパラメータブロックを消去している間に、均等ブロック1個を消去しているときと同様なREADY信号および動作ステータス信号をホストシステムに対して出力する請求項1に記載のブートブロックフラッシュメモリ制御回路。
- ホストシステムから入力されたアドレスに基づいて、ブートブロックまたはパラメータブロックが指定されていることを検出するブートブロックアドレス検出回路と、
該ブートブロックアドレス検出回路からの出力、ホストシステムから入力されたデータおよび制御信号に基づいて、消去コマンドが入力されているか否かを検出するコマンド検出回路と、
該コマンド検出回路からの出力およびブートブロックフラッシュメモリからの制御信号に基づいて、ブートブロックフラッシュメモリに対してブートブロックのアドレスおよび消去コマンドを出力するアドレス&コマンド発生回路と、
複数のブートブロックを消去している間、連続して消去状態を示す信号をホストシステムに対して出力するREADY信号&ステータス信号制御回路とを有する請求項1または請求項2に記載のブートブロックフラッシュメモリ制御回路。 - 外部とのインターフェースICに請求項1乃至請求項3のいずれかに記載のブートブロックフラッシュメモリ制御回路を備えているICメモリカード。
- フラッシュメモリに存在する全てのブートブロックおよび全てのパラメータブロックが、均等ブロックとして動作する場合に、ホストシステムがアクセスする可能性の低いアドレス領域に連続して集中デコードされるように、全てのブートブロックおよび全てのパラメータブロックのアドレスが最終アドレス部に設定されている請求項4に記載のICメモリカード。
- フラッシュメモリに存在するブートブロックおよびパラメータブロックがホストシステムからアクセスされないように、ホストシステムから入力されたアドレスに対して、ブートブロックブロック部およびパラメータブロックブロック部を削除してデコードする請求項4に記載のICメモリカード。
- 請求項1乃至請求項3のいずれかに記載のブートブロックフラッシュメモリ制御回路を備えている半導体記憶装置。
- 請求項1乃至請求項3のいずれかに記載のブートブロックフラッシュメモリ制御回路を用いてブートブロックフラッシュメモリを消去する方法であって、
ホストシステムからブートブロックまたはパラメータブロックに対応するアドレスが前記ブートブロックアドレス検出回路に入力されたときに、該ブートブロックアドレス検出回路からアクティブな信号を出力し、
該ブートブロックアドレス検出回路からアクティブな信号が前記コマンド検出回路に入力され、かつ、ホストシステムから消去動作を指示するデータと制御信号とが該コマンド検出回路に入力されたときに、該コマンド検出回路から消去コマンドが入力されていることを示す信号を出力し、
該コマンド検出回路から消去コマンドが入力されていることを示す信号が前記アドレス&コマンド発生回路に入力され、かつ、該ブートブロックフラッシュメモリから制御信号が該アドレス&コマンド発生回路に入力されたときに、該アドレス&コマンド発生回路から該ブートブロックフラッシュメモリに対してブートブロックのアドレスおよび消去コマンドを出力し、
複数のブートブロックが消去されている間、前記READY信号&ステータス信号制御回路から連続して消去状態を示す信号を出力するブートブロックフラッシュメモリの消去方法。 - ホストシステムから入力されるアドレスに関わらずに、個々のブートブロックまたは個々のパラメータブロックの消去を禁止するようにデコードする請求項8に記載のブートブロックフラッシュメモリの消去方法。
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