JP2007094571A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents
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Abstract
【解決手段】 それぞれページP0〜P31で構成された一括消去単位の物理ブロック♯0,♯1…において、ページP0〜P15を書き替え前のオリジナルデータを記憶するためのオリジナルデータ記憶部とし、ページP16〜P31を書き替えデータを記憶するための更新データ記憶部とする。論理アドレス空間の論理ブロックのLB0,LB1…の各セクタのユーザデータを最初に書き込むときは、論理ブロックLB0,LB1…内のセクタ番号に対応するオリジナルデータ記憶部のページに書き込み、その書き替えデータを書き込むときには、オリジナルデータ記憶部のページに対応する更新データ記憶部のページに書き替えデータを書き込む。
【選択図】 図3
Description
NAND型フラッシュメモリは、上記のメモリシステムで特に多く用いられるフラッシュメモリである。
NAND型フラッシュメモリに含まれている複数のメモリセルのそれぞれは、消去状態のときに論理値“1”を示し、書き込状態の時に“0”を示す。そして、複数のメモリセルは、他のメモリセルとは独立して消去状態から書き込状態へと変化することができる。
フラッシュメモリの任意の物理ブロックに記憶された元のユーザデータを新たなユーザデータに書き替える場合、その書き替え対象の元のユーザデータの書き込まれたページのみを書き替えることができず、物理ブロック全体の書き替えを行う。即ち、書き替える場合には、書き替えが発生した物理ブロックの代わりに、すべてのユーザデータが消去されている消去済み物理ブロックに、その新たなユーザデータを書き込むと共に、書き替えが発生した物理ブロックの書き替え対象以外の元のユーザデータを書き込む必要がある。
このように、フラッシュメモリにすでに書き込まれているユーザデータを書き替える場合には、そのユーザデータが物理ブロックのごく一部に書き込まれているデータであっても、2つの物理ブロックに対して処理を行わなくてはならず、能率が悪く、且つ処理時間も必要以上にかかっていた。さらに、書き替えが頻繁に行われる場合には、物理ブロックの書き替え回数が増加し、書き替え可能回数の限界を超える物理ブロックが増加する危険性もあった。
複数ページからなる物理ブロックが複数含まれる記憶領域を有し、データの消去が物理ブロック単位で行われるとともに、該物理ブロックのデータの消去済の部分にページ単位でデータの書き込みが可能なフラッシュメモリに接続され、該フラッシュメモリに対するホストシステムからのアクセスを制御するメモリコントローラであって、
前記各物理ブロックの複数のページのうちの一部のページを、書き替え前のデータを書き込むためのオリジナルデータ記憶部とし、該オリジナルデータ記憶部のページに前記ホストシステムから与えられたデータを書き込むオリジナルデータ書き込み手段と、
前記各物理ブロックの複数のページのうちの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための更新データ記憶部とし、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込む更新データ書き込み手段と、
を備えることを特徴とする。
この場合、前記各物理ブロックの前記複数の更新データ記憶部の各ページを前記オリジナルデータ記憶部のページに対応させ、前記オリジナルデータ記憶部のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータを該オリジナルデータ記憶部のページに対応させて各更新データ記憶部のページに書き込んでもよい。
この場合、前記更新データ書き込み手段は、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータ或いは前記更新データ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられるごとに、前記更新データ記憶部のページに順に書き込んでもよい。
複数ページからなる物理ブロックが複数含まれる記憶領域を有し、データの消去が物理ブロック単位で行われるとともに、該物理ブロックのデータの消去済の部分にページ単位でデータの書き込みが可能なフラッシュメモリに対し、
前記各物理ブロックの複数のページのうちの一部のページを、書き替え前のデータを書き込むためのオリジナルデータ記憶部とし、該オリジナルデータ記憶部のページに前記ホストシステムから与えられたデータを書き込むオリジナルデータ書き込み処理と、
前記各物理ブロックの複数のページのうちの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための更新データ記憶部とし、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込む更新データ書き込み処理とを、
含むことを特徴とする。
この場合、前記各物理ブロックの前記複数の更新データ記憶部の各ページを前記オリジナルデータ記憶部のページに対応させ、前記オリジナルデータ記憶部のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータを該オリジナルデータ記憶部のページに対応させて各更新データ記憶部のページに書き込んでもよい。
[第1の実施形態]
図1は、本発明の第1の実施形態に係るフラッシュメモリシステム1の概要を示す構成図である。
図1に示したように、フラッシュメモリシステム1は、フラッシュメモリ2と、それを制御するメモリコントローラ3で構成されている。このフラッシュメモリシステム1は、通常、ホストシステム4に着脱可能に装着され、ホストシステム4に対して、一種の外部記憶装置として用いられる。
以下に、フラッシュメモリ2及びメモリコントローラ3の詳細を説明する。
このフラッシュメモリシステム1において、データが記憶されるフラッシュメモリ2は、NAND型フラッシュメモリで構成されている。NAND型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このNAND型フラッシュメモリは、ランダムアクセスを行なうことができず、書き込みと読み出しはページ単位で、消去は複数ページからなる物理ブロック単位で行なわれる。又、フラッシュメモリ2のデータの上書きができないので、データを書き込むときは、消去されている領域にデータの書き込みが行なわれる。
上記ブロックとページの構成は、フラッシュメモリ2の仕様によって異なるが、一般的なフラッシュメモリ2では、図2(a)に示したように、1物理ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザ領域と16バイトの冗長領域で構成されている。近年では、容量の増加に伴い、1物理ブロックが64ページ(P0〜P63)で構成され、各ページが2048バイトのユーザ領域と64バイトの冗長領域で構成されているものもある。本実施形態のフラッシュメモリ2は、1物理ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザ領域と16バイトの冗長領域で構成されているものとする。
一般的なNAND型フラッシュメモリは、書き込みデータ若しくは読み出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によって、メモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写(レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写)が行なわれる。
メモリコントローラ3は、ホストインターフェース制御ブロック5と、マイクロプロセッサ6と、ホストインターフェースブロック7と、ワークエリア8と、バッファ9と、フラッシュメモリインターフェースブロック10と、ECC(エラー・コレクション・コード)ブロック11と、フラッシュメモリシーケンサブロック12とから構成される。これら機能ブロックによって構成されるメモリコントローラ3は、一つの半導体チップ上に集積されている。
以下に、各機能ブロックの機能を説明する。
ホストインターフェース制御ブロック5は、ホストインターフェースブロック7の動作を制御する機能ブロックである。ここで、ホストインターフェース制御ブロック5は、ホストインターフェースブロック7の動作を設定する動作設定レジスタ(図示せず)を備えており、この動作設定レジスタに基づいて、ホストインターフェースブロック7は動作する。
フラッシュメモリインターフェースブロック10は、内部バス14を介して、フラッシュメモリ2とデータ、アドレス情報、ステータス情報、内部コマンド情報及びデバイスID情報等の授受を行なう機能ブロックである。
次に、フラッシュメモリ2に対するアクセスを行う場合のフラッシュメモリシステム1の動作を、図面を参照して説明する。
ホストシステム4は、記憶領域の位置を指定するために論理アドレスを用いる。図3には、論理アドレスで表される論理アドレス空間が、セクタ単位で付けた連番であるLBA(Logical Block Address)で、示されている。
フラッシュメモリ2にアクセスする場合、ホストシステム4は、書き込みコマンド或いは読み出しみコマンドをメモリコントローラ3に供給すると共に、アクセス対象を指定する。対象の指定は、論理アドレス空間上の位置を示す論理アドレス情報で示される。
連続するセクタをアクセス対象とする場合、ホストシステム4は、論理アドレス情報によってアクセス対象の先頭のセクタを示すと共に、アクセス対象となるセクタの数を指定する。この場合、メモリコントローラ3のマイクロプロセッサ6が、ホストシステム4の指定する各アクセス対象のセクタに対応する論理アドレス情報を順次生成する。
そして、元の対象ブロックのすべてのページを一括消去(ブロック消去)し、消去済ブロックにする(ステップS13)。
図6は、読み出し処理を示すフローチャートである。
図7は、本発明の第2の実施形態に係るフラッシュメモリシステム21の概要を示す構成図である。
図7に示したように、フラッシュメモリシステム21は、フラッシュメモリ22と、それを制御するメモリコントローラ23で構成され、ホストシステム24に着脱可能に装着される。
このフラッシュメモリシステム21において、データが記憶されるフラッシュメモリ22は、NAND型フラッシュメモリで構成され、第1の実施形態のフラッシュメモリ2と同様に、1物理ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザ領域と16バイトの冗長領域で構成されている。物理ブロックの各ページのユーザ領域は、ユーザデ―タやその書き替えデータが記憶される領域であり、冗長領域は、誤り訂正符号、対応論理アドレス情報及びブロックステータス等の付加データが記憶される領域である。
本実施形態のフラッシュメモリシステム21では、フラッシュメモリ22の各物理ブロックを、書き替え前のユーザデータを書き込むオリジナルデータ記憶部と、オリジナル記憶部に書き込まれたユーザデータの書き替えデータを書き込む第1の更新データ記憶部と、第1の更新データ記憶部に書き込まれたデータの書き替えデータを書き込む第2の更新データ記憶部と、第1の更新データ記憶部に書き込まれたデータの書き替えデータを書き込む第2の更新データ記憶部と、に分割している。
メモリコントローラ23は、ホストインターフェース制御ブロック25と、マイクロプロセッサ26と、ホストインターフェースブロック27と、ワークエリア28と、バッファ29と、フラッシュメモリインターフェースブロック30と、ECC(エラー・コレクション・コード)ブロック31と、フラッシュメモリシーケンサブロック32とから構成される。これら機能ブロックによって構成されるメモリコントローラ23は、一つの半導体チップ上に集積されている。ホストシステム24とホストインターフェースブロック27とが外部バス33で接続され、フラッシュメモリ22とフラッシュメモリインターフェースブロック30とが、内部バス34で接続されている。
次に、フラッシュメモリ22に対するアクセスを行う場合のフラッシュメモリシステム21の動作を、図面を参照して説明する。
アドレス変換テーブルを利用した書き込み処理を図9及び図10を参照して説明する。
フラッシュメモリ22にユーザデータを書き込む場合、ホストシステム24は、書き込みコマンドとユーザデータと論理アドレス情報とをメモリコントローラ23に与える。対象の指定は、論理アドレス空間上の位置を示す論理アドレス情報で示される。
連続するセクタをアクセス対象とする場合、ホストシステム24は、論理アドレス情報によってアクセス対象の先頭のセクタを示すと共に、アクセス対象となるセクタの数を指定する。この場合、メモリコントローラ23のマイクロプロセッサ26が、ホストシステム24が指定する各アクセス対象のセクタに対応する論理アドレス情報を順次生成する。
そして、元の対象ブロックのすべてのページを一括消去し、消去済ブロックにする(ステップS57)。
次に、フラッシュメモリ22に対する読み出し処理の動作を、図11を参照して説明する。
図11は、読み出し処理を示すフローチャートである。
図12は、本発明の第3の実施形態に係るフラッシュメモリシステム41の概要を示す構成図である。
このフラッシュメモリシステム41において、データが記憶されるフラッシュメモリ42は、NAND型フラッシュメモリで構成され、第1の実施形態のフラッシュメモリ2と同様に、1物理ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザ領域と16バイトの冗長領域で構成されている。物理ブロックの各ページのユーザ領域は、ユーザデ―タやその書き替えデータが記憶される領域であり、冗長領域は、誤り訂正符号、対応論理アドレス情報及びブロックステータス等の付加データが記憶される領域である。
本実施形態のフラッシュメモリシステム41では、フラッシュメモリ42の各物理ブロックを、書き替え前のユーザデータを書き込むオリジナルデータ記憶部と、オリジナル記憶部に書き込まれたユーザデータの書き替えデータを書き込む更新データ記憶部とに分割している。具体的には、フラッシュメモリ42の各物理ブロックのページP0〜P15の16ページを、書き替え前のデータ(オリジナルデータ)を書き込むためのオリジナルデータ記憶部とし、ページP16〜P31を書き替えデータを書き込むための更新データ記憶部とする。
メモリコントローラ43は、ホストインターフェース制御ブロック45と、マイクロプロセッサ46と、ホストインターフェースブロック47と、ワークエリア48と、バッファ49と、フラッシュメモリインターフェースブロック50と、ECC(エラー・コレクション・コード)ブロック51と、フラッシュメモリシーケンサブロック52とから構成される。これら機能ブロックによって構成されるメモリコントローラ43は、一つの半導体チップ上に集積されている。ホストシステム44とホストインターフェースブロック47とが外部バス53で接続され、フラッシュメモリ42とフラッシュメモリインターフェースブロック50とが、内部バス54で接続されている。
次に、フラッシュメモリ42に対するアクセスを行う場合のフラッシュメモリシステム41の動作を、図面を参照して説明する。
アドレス変換テーブルを利用した書き込み処理を図15及び図16を参照して説明する。
フラッシュメモリ42にユーザデータを書き込む場合、ホストシステム44は、書き込みコマンドとユーザデータと論理アドレス情報とをメモリコントローラ43に与える。対象の指定は、論理アドレス空間上の位置を示す論理アドレス情報で示す。
ステップS88で空きページがあると確認できた場合(ステップS88:YES)、空きページのうちの最も若番のページに、ホストシステム44から与えられたユーザデータを書き込む(ステップS89)。これにより、更新データ記憶部に書き替え後のデータが書き込まれたことになる。
次に、フラッシュメモリ42に対する読み出し処理の動作を、図17を用いて説明する。
図17は、読み出し処理を示すフローチャートである。
ステップS103で、アクセス対象となるセクタ番号が記載されたページが更新データ記憶部から検出できなかった場合(ステップS103:NO)、オリジナルデータの書き替えが発生しなかったことになるので、メモリコントローラ43は、そのセクタ番号に対応するページ(オリジナルデータ記憶部)のユーザ領域に書き込まれているユーザデータを、ホストシステム44から論理アドレス情報で指定されたユーザデータとして読み出す(ステップS105)。
以上のように、本実施形態では、各物理ブロックの更新データ記憶部のページを、オリジナルデータ記憶部のページに対応させず、書き替えが発生したページのユーザデータを順次書き込む構成にしたので、空きブロックへのデータの転写やブロック消去の発生回数を第1及び第2の実施形態よりも、大幅に減ずることができる。
例えば、第1〜第3の実施形態では、フラッシュメモリ2,22,42を図2(a)の各ページが512バイトのユーザー領域と16バイトの冗長領域で構成されているものとしたが、図2(b)に示したように、1物理ブロックが64ページ(P0〜P63)で構成され、各ページが2048バイトのユーザー領域と64バイトの冗長領域で構成されているものも使用できる。この場合には、物理ブロックの各ページに、4セクタ分のユーザデータを書き込めるようにしてもよい。各物理ページの個々のユーザデータの書き込みや書き替えは、消去済ブロックを利用し、必要なデータを消去済ブロックに書き込んでおき、その消去済ブロックに書き込んだデータ群を物理ブロックの所定位置に書き込めばよい。
2,22,42 フラッシュメモリ
3,23,43 メモリコントローラ
4,24,44 ホストシステム
5,25,45 ホストインターフェース制御ブロック
6,26,46 マイクロプロセッサ
7,27,47 ホストインターフェースブロック
8,28,48 ワークエリア
9,29,49 バッファ
10,30,50 フラッシュメモリインターフェースブロック
11,31,51 ECCブロック
12,32,52 フラッシュメモリシーケンサブロック
Claims (13)
- 複数ページからなる物理ブロックが複数含まれる記憶領域を有し、データの消去が物理ブロック単位で行われるとともに、該物理ブロックのデータの消去済の部分にページ単位でデータの書き込みが可能なフラッシュメモリに接続され、該フラッシュメモリに対するホストシステムからのアクセスを制御するメモリコントローラであって、
前記各物理ブロックの複数のページのうちの一部のページを、書き替え前のデータを書き込むためのオリジナルデータ記憶部とし、該オリジナルデータ記憶部のページに前記ホストシステムから与えられたデータを書き込むオリジナルデータ書き込み手段と、
前記各物理ブロックの複数のページのうちの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための更新データ記憶部とし、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込む更新データ書き込み手段と、
を備えることを特徴とするメモリコントローラ。 - 前記更新データ書き込み手段は、前記更新データ記憶部のページを前記オリジナルデータ記憶部のページに対応させ、該オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該オリジナルデータ記憶部に書き込まれたデータの書き込まれたページに対応する更新データ記憶部のページに、該書き替えデータを書き込むことを特徴とする請求項1に記載のメモリコントローラ。
- 前記更新データ書き込み手段は、前記各物理ブロックの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための複数の更新データ記憶部とし、前記オリジナルデータ記憶部の特定のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータが与えられるごとに、該書き替えデータを書き込み先の前記更新データ記憶部を変更して書き込むことを特徴とする請求項1に記載のメモリコントローラ。
- 前記各物理ブロックの前記複数の更新データ記憶部の各ページを前記オリジナルデータ記憶部のページに対応させ、前記オリジナルデータ記憶部のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータを該オリジナルデータ記憶部のページに対応させて各更新データ記憶部のページに書き込むことを特徴とする請求項3に記載のメモリコントローラ。
- 前記更新データ書き込み手段は、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータ或いは前記更新データ記憶部に書き込まれているデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込むことを特徴とする請求項1に記載のメモリコントローラ。
- 前記更新データ書き込み手段は、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータ或いは前記更新データ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられるごとに、前記更新データ記憶部のページに順に書き込むことを特徴とする請求項5に記載のメモリコントローラ。
- 請求項1乃至6のいずれか1項に記載のメモリコントローラと、前記フラッシュメモリとを備えることを特徴とするフラッシュメモリシステム。
- 複数ページからなる物理ブロックが複数含まれる記憶領域を有し、データの消去が物理ブロック単位で行われるとともに、該物理ブロックのデータの消去済の部分にページ単位でデータの書き込みが可能なフラッシュメモリに対し、
前記各物理ブロックの複数のページのうちの一部のページを、書き替え前のデータを書き込むためのオリジナルデータ記憶部とし、該オリジナルデータ記憶部のページに前記ホストシステムから与えられたデータを書き込むオリジナルデータ書き込み処理と、
前記各物理ブロックの複数のページのうちの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための更新データ記憶部とし、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込む更新データ書き込み処理とを、
含むことを特徴とするフラッシュメモリの制御方法。 - 前記更新データ書き込み処理は、前記更新データ記憶部のページを前記オリジナルデータ記憶部のページに対応させ、該オリジナルデータ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられたときに、該オリジナルデータ記憶部に書き込まれたデータの書き込まれたページに対応する更新データ記憶部のページに、該書き替えデータを書き込むことを特徴とする請求項8に記載のフラッシュメモリの制御方法。
- 前記更新データ書き込み処理は、前記各物理ブロックの前記オリジナルデータ記憶部以外のページを、書き替え後のデータを書き込むための複数の更新データ記憶部とし、前記オリジナルデータ記憶部の特定のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータが与えられるごとに、該書き替えデータを書き込み先の前記更新データ記憶部を変更して書き込むことを特徴とする請求項9に記載のフラッシュメモリの制御方法。
- 前記各物理ブロックの前記複数の更新データ記憶部の各ページを前記オリジナルデータ記憶部のページに対応させ、前記オリジナルデータ記憶部のページに書き込まれたデータの書き替えデータ或いはその書き替えデータの書き替えデータを該オリジナルデータ記憶部のページに対応させて各更新データ記憶部のページに書き込むことを特徴とする請求項10に記載のフラッシュメモリの制御方法。
- 前記更新データ書き込み処理は、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータ或いは前記更新データ記憶部に書き込まれているデータの書き替えデータが前記ホストシステムから与えられたときに、該書き替えデータを該更新データ記憶部に書き込むことを特徴とする請求項8に記載のフラッシュメモリの制御方法。
- 前記更新データ書き込み処理は、前記オリジナルデータ記憶部に書き込まれたデータの書き替えデータ或いは前記更新データ記憶部に書き込まれたデータの書き替えデータが前記ホストシステムから与えられるごとに、前記更新データ記憶部のページに順に書き込むことを特徴とする請求項12に記載のフラッシュメモリの制御方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064251A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ltd | 半導体記憶装置及び半導体記憶装置の制御方法 |
JP2009116465A (ja) * | 2007-11-02 | 2009-05-28 | Hitachi Ltd | 記憶装置及びメモリ制御方法 |
WO2015008338A1 (ja) * | 2013-07-16 | 2015-01-22 | 富士通株式会社 | 情報処理装置、制御回路、制御プログラム、および制御方法 |
JP2019074797A (ja) * | 2017-10-12 | 2019-05-16 | ラピスセミコンダクタ株式会社 | 不揮発性メモリのデータ書換方法及び半導体装置 |
JP2022171773A (ja) * | 2019-01-29 | 2022-11-11 | キオクシア株式会社 | メモリシステムおよび制御方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06222985A (ja) * | 1993-01-26 | 1994-08-12 | Oki Electric Ind Co Ltd | メモリ制御装置 |
JPH0997207A (ja) * | 1995-09-28 | 1997-04-08 | Canon Inc | フラッシュrom管理方法及び装置及びコンピュータ制御装置 |
JPH0997206A (ja) * | 1995-09-28 | 1997-04-08 | Canon Inc | フラッシュrom管理方法及び装置及びコンピュータ制御装置 |
JP2004078907A (ja) * | 2002-06-20 | 2004-03-11 | Tokyo Electron Device Ltd | 記憶装置、メモリ管理方法及びプログラム |
JP2004164633A (ja) * | 2002-10-28 | 2004-06-10 | Sandisk Corp | 不揮発性メモリシステム内においてアウトオブシーケンス書き込みプロセスを効果的に可能にするための方法および装置 |
-
2005
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06222985A (ja) * | 1993-01-26 | 1994-08-12 | Oki Electric Ind Co Ltd | メモリ制御装置 |
JPH0997207A (ja) * | 1995-09-28 | 1997-04-08 | Canon Inc | フラッシュrom管理方法及び装置及びコンピュータ制御装置 |
JPH0997206A (ja) * | 1995-09-28 | 1997-04-08 | Canon Inc | フラッシュrom管理方法及び装置及びコンピュータ制御装置 |
JP2004078907A (ja) * | 2002-06-20 | 2004-03-11 | Tokyo Electron Device Ltd | 記憶装置、メモリ管理方法及びプログラム |
JP2004164633A (ja) * | 2002-10-28 | 2004-06-10 | Sandisk Corp | 不揮発性メモリシステム内においてアウトオブシーケンス書き込みプロセスを効果的に可能にするための方法および装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064251A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ltd | 半導体記憶装置及び半導体記憶装置の制御方法 |
US8312203B2 (en) | 2007-09-06 | 2012-11-13 | Hitachi, Ltd. | Semiconductor storage device and method of controlling a semiconductor storage device by allocating a physical block composed of plural pages to a group of logical addresses |
JP2009116465A (ja) * | 2007-11-02 | 2009-05-28 | Hitachi Ltd | 記憶装置及びメモリ制御方法 |
WO2015008338A1 (ja) * | 2013-07-16 | 2015-01-22 | 富士通株式会社 | 情報処理装置、制御回路、制御プログラム、および制御方法 |
JP6028866B2 (ja) * | 2013-07-16 | 2016-11-24 | 富士通株式会社 | 情報処理装置、制御回路、制御プログラム、および制御方法 |
JP2019074797A (ja) * | 2017-10-12 | 2019-05-16 | ラピスセミコンダクタ株式会社 | 不揮発性メモリのデータ書換方法及び半導体装置 |
JP7153435B2 (ja) | 2017-10-12 | 2022-10-14 | ラピスセミコンダクタ株式会社 | 不揮発性メモリのデータ書換方法及び半導体装置 |
JP2022171773A (ja) * | 2019-01-29 | 2022-11-11 | キオクシア株式会社 | メモリシステムおよび制御方法 |
JP7381678B2 (ja) | 2019-01-29 | 2023-11-15 | キオクシア株式会社 | メモリシステム |
Also Published As
Publication number | Publication date |
---|---|
JP4661497B2 (ja) | 2011-03-30 |
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