JPH0618620A - 入力／出力接続部とデバイスの同時テスト方法とその装置 - Google Patents
入力／出力接続部とデバイスの同時テスト方法とその装置Info
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- JPH0618620A JPH0618620A JP5048747A JP4874793A JPH0618620A JP H0618620 A JPH0618620 A JP H0618620A JP 5048747 A JP5048747 A JP 5048747A JP 4874793 A JP4874793 A JP 4874793A JP H0618620 A JPH0618620 A JP H0618620A
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- G01R31/3181—Functional testing
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Abstract
(57)【要約】
【目的】 テスト信号と同期させる必要なしに、回路板
上の境界走査デバイスおよび回路板Ｉ／Ｏ接続の両方を
同時にテストする方法を提供する。 【構成】 この非同期同時テストは回路板と嵌合するシ
リアル・テスト・イクステンション・モジュール（ＳＴ
ＥＭ）を用いる境界走査技術により実施できる。ＳＴＥ
Ｍは、回路板と嵌合されたときに、別の回路板の入力／
出力接続と電気的接続を形成する境界走査レジスタを１
個以上含有する。ＳＴＥＭ内の境界走査レジスタは鎖状
に直列に接続される。すなわち、境界走査デバイス内の
直列に接続された境界走査レジスタの鎖と直列に接続さ
れる。既知のビットストリームを境界走査レジスタの鎖
に発射し、その後、ビットをシフトアウトさせ、無欠陥
状態を示す基準ビットストリームと比較することによ
り、入力／出力接続およびデバイス内の欠陥を検出でき
る。
上の境界走査デバイスおよび回路板Ｉ／Ｏ接続の両方を
同時にテストする方法を提供する。 【構成】 この非同期同時テストは回路板と嵌合するシ
リアル・テスト・イクステンション・モジュール（ＳＴ
ＥＭ）を用いる境界走査技術により実施できる。ＳＴＥ
Ｍは、回路板と嵌合されたときに、別の回路板の入力／
出力接続と電気的接続を形成する境界走査レジスタを１
個以上含有する。ＳＴＥＭ内の境界走査レジスタは鎖状
に直列に接続される。すなわち、境界走査デバイス内の
直列に接続された境界走査レジスタの鎖と直列に接続さ
れる。既知のビットストリームを境界走査レジスタの鎖
に発射し、その後、ビットをシフトアウトさせ、無欠陥
状態を示す基準ビットストリームと比較することによ
り、入力／出力接続およびデバイス内の欠陥を検出でき
る。
Description
【０００１】
【産業上の利用分野】本発明は境界走査技術を用いて回
路板の入力−出力接続部および回路板上のデバイスの両
方を電気的にテストする方法に関する。
路板の入力−出力接続部および回路板上のデバイスの両
方を電気的にテストする方法に関する。
【０００２】
【従来の技術】回路板の完全なテストには、テストされ
るデバイスばかりでなく、同様にテストされる回路板に
対する入力／出力接続部も必要である。従来は、回路板
の入力および出力接続部（一般的に、回路板により支持
されるエッジコネクタの個別ピンにより形成されてい
る）は、エッジコネクタピンと並列にテスト刺激を加え
ることによりテストされていた。テスト刺激を加えた
後、テスト刺激に対して発生された応答を走査し、そし
て、分析する。
るデバイスばかりでなく、同様にテストされる回路板に
対する入力／出力接続部も必要である。従来は、回路板
の入力および出力接続部（一般的に、回路板により支持
されるエッジコネクタの個別ピンにより形成されてい
る）は、エッジコネクタピンと並列にテスト刺激を加え
ることによりテストされていた。テスト刺激を加えた
後、テスト刺激に対して発生された応答を走査し、そし
て、分析する。
【０００３】回路板上のデバイスおよび入力／出力（Ｉ
／Ｏ）接続部の両方を同時にテストするために、エッジ
コネクタに加えられるテスト刺激は、回路板上のデバイ
ス中の境界走査レジスタによりシフトされるビット列に
同期されなければならない。このような同期を得るには
極めて複雑なテストハードウエアとソフトウエアが必要
であり、回路板のテスト費用が大幅に増大する。更に、
並列テストハードウエア自体が高価である。
／Ｏ）接続部の両方を同時にテストするために、エッジ
コネクタに加えられるテスト刺激は、回路板上のデバイ
ス中の境界走査レジスタによりシフトされるビット列に
同期されなければならない。このような同期を得るには
極めて複雑なテストハードウエアとソフトウエアが必要
であり、回路板のテスト費用が大幅に増大する。更に、
並列テストハードウエア自体が高価である。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、テスト信号と同期させる必要なしに、回路板上の境
界走査デバイスおよび回路板Ｉ／Ｏ接続部の両方を同時
にテストする方法を提供することである。
は、テスト信号と同期させる必要なしに、回路板上の境
界走査デバイスおよび回路板Ｉ／Ｏ接続部の両方を同時
にテストする方法を提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、少なく
とも１個の第１境界走査レジスタを有する回路板上の少
なくとも１個のデバイスのテストと同時に、回路板の少
なくとも１個の入力／出力（Ｉ／Ｏ）接続部をテストす
る方法が提供される。
とも１個の第１境界走査レジスタを有する回路板上の少
なくとも１個のデバイスのテストと同時に、回路板の少
なくとも１個の入力／出力（Ｉ／Ｏ）接続部をテストす
る方法が提供される。
【０００６】本発明の方法によれば、回路板に対する各
Ｉ／Ｏ接続部は別の第２境界走査レジスタに接続され
る。一般的に、第２境界走査レジスタの各々は、シリア
ル・テスト・イクステンション・モジュール（ＳＴＥ
Ｍ）により担持されている。このＳＴＥＭは回路板上の
エッジコネクタのピンと物理的に嵌合し、それにより回
路板に対するＩ／Ｏ接続部が形成される。第２境界走査
レジスタは、第１境界走査レジスタと共に、デージーチ
ェーンのように直列に接続され、１本のレジスタ連鎖を
形成する。
Ｉ／Ｏ接続部は別の第２境界走査レジスタに接続され
る。一般的に、第２境界走査レジスタの各々は、シリア
ル・テスト・イクステンション・モジュール（ＳＴＥ
Ｍ）により担持されている。このＳＴＥＭは回路板上の
エッジコネクタのピンと物理的に嵌合し、それにより回
路板に対するＩ／Ｏ接続部が形成される。第２境界走査
レジスタは、第１境界走査レジスタと共に、デージーチ
ェーンのように直列に接続され、１本のレジスタ連鎖を
形成する。
【０００７】実際のテストは、第１および第２境界走査
レジスタの結合連鎖からの既知のビットストリームをシ
フトし、ストリーム中の各ビットをレジスタのうちのそ
れぞれ１個にラッチさせることにより行われる。その
後、ビットをレジスタからシフトさせ、次いで、得られ
たビット連鎖を基準ビットストリームと比較する。この
基準ビットストリームは、デバイスまたはＩ／Ｏ接続部
欠陥が無い場合に得られるであろうビットストリームを
示す。Ｉ／Ｏ接続部またはデバイス内の欠陥は、実際に
シフトされたビットストリームと基準ビットストリーム
との間の相違として表される。
レジスタの結合連鎖からの既知のビットストリームをシ
フトし、ストリーム中の各ビットをレジスタのうちのそ
れぞれ１個にラッチさせることにより行われる。その
後、ビットをレジスタからシフトさせ、次いで、得られ
たビット連鎖を基準ビットストリームと比較する。この
基準ビットストリームは、デバイスまたはＩ／Ｏ接続部
欠陥が無い場合に得られるであろうビットストリームを
示す。Ｉ／Ｏ接続部またはデバイス内の欠陥は、実際に
シフトされたビットストリームと基準ビットストリーム
との間の相違として表される。
【０００８】各エッジコネクタピンをＳＴＥＭ上の別の
第２境界走査レジスタに結合させ、更に、一連の第２境
界走査レジスタをデバイス内の第１境界走査レジスタと
結合させることにより、エッジコネクタピンは、単一の
境界走査連鎖内の回路板上のデバイスと“集積”された
ことになる。このようにして、エッジコネクタピンによ
り形成されたＩ／Ｏ接続部は、境界走査技術を用いて、
回路板上のデバイスと同時にテストすることができ、そ
の結果、デバイスおよびエッジコネクタピンに加えられ
るテスト信号を同期させる必要がなくなる。
第２境界走査レジスタに結合させ、更に、一連の第２境
界走査レジスタをデバイス内の第１境界走査レジスタと
結合させることにより、エッジコネクタピンは、単一の
境界走査連鎖内の回路板上のデバイスと“集積”された
ことになる。このようにして、エッジコネクタピンによ
り形成されたＩ／Ｏ接続部は、境界走査技術を用いて、
回路板上のデバイスと同時にテストすることができ、そ
の結果、デバイスおよびエッジコネクタピンに加えられ
るテスト信号を同期させる必要がなくなる。
【０００９】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
に説明する。
【００１０】図１は従来技術による回路板１０の模式的
ブロック図である。この回路板は１個以上の電子デバイ
ス１２1 ，１２2 ，１２3 ・・・１２n （ｎは１以上の
整数である）を帯有している。デバイス１２1 −１２n
のうちの選択された何れか１個は少なくとも１本の外部
信号ライン１４を有し、この信号ラインにより、入力お
よび／または出力信号がデバイスに搬送および／または
デバイスから搬出される。各信号ライン１４は、回路板
１０上のエッジコネクタ１８の一組のピン１６のうちの
それぞれ１個に接続されており、これにより、外部信号
は回路板に結合および／または回路板から離脱される。
ブロック図である。この回路板は１個以上の電子デバイ
ス１２1 ，１２2 ，１２3 ・・・１２n （ｎは１以上の
整数である）を帯有している。デバイス１２1 −１２n
のうちの選択された何れか１個は少なくとも１本の外部
信号ライン１４を有し、この信号ラインにより、入力お
よび／または出力信号がデバイスに搬送および／または
デバイスから搬出される。各信号ライン１４は、回路板
１０上のエッジコネクタ１８の一組のピン１６のうちの
それぞれ１個に接続されており、これにより、外部信号
は回路板に結合および／または回路板から離脱される。
【００１１】図１に示された好ましい実施例では、各デ
バイス１２1 −１２n は、ＡＮＳＩ／ＩＥＥＥ１１４
９．１テストアクセスポートおよび境界走査アーキテク
チャー標準に従って構成されており、少なくとも１個の
境界走査レジスタ２０を組み込んでいる。一般的に、各
デバイス１２i （ｉ＝１，２・・・ｎ）は複数個の第１
境界走査レジスタ２０を組み込むことができるが、図１
では簡略化のために、このようなレジスタは１個しか図
示されていない。（デバイス１２1 −１２n はそれ自体
が境界走査レジスタを形成するが、回路板１０は非境界
走査デバイス（図示されていない）も含むことができ
る。）各デバイス１２i 内の各第１境界走査レジスタ２
０は、同じデバイス内の他のレジスタと、直列に、デー
ジーチェーンのように結合され、この連鎖は他のデバイ
ス内のレジスタ連鎖と結合され、境界走査連鎖を形成す
る。回路板１０上に非境界走査デバイスがもし存在する
場合、これらのデバイスは走査連鎖の一部分にはならな
い。
バイス１２1 −１２n は、ＡＮＳＩ／ＩＥＥＥ１１４
９．１テストアクセスポートおよび境界走査アーキテク
チャー標準に従って構成されており、少なくとも１個の
境界走査レジスタ２０を組み込んでいる。一般的に、各
デバイス１２i （ｉ＝１，２・・・ｎ）は複数個の第１
境界走査レジスタ２０を組み込むことができるが、図１
では簡略化のために、このようなレジスタは１個しか図
示されていない。（デバイス１２1 −１２n はそれ自体
が境界走査レジスタを形成するが、回路板１０は非境界
走査デバイス（図示されていない）も含むことができ
る。）各デバイス１２i 内の各第１境界走査レジスタ２
０は、同じデバイス内の他のレジスタと、直列に、デー
ジーチェーンのように結合され、この連鎖は他のデバイ
ス内のレジスタ連鎖と結合され、境界走査連鎖を形成す
る。回路板１０上に非境界走査デバイスがもし存在する
場合、これらのデバイスは走査連鎖の一部分にはならな
い。
【００１２】レジスタ２０の境界走査連鎖は公知の境界
走査テストシステム２２によるデバイスのテストを容易
にする。このシステムは４本ワイヤテストアクセスポー
ト（ＴＡＰ）により回路板１０に結合される。このテス
トアクセスポート（ＴＡＰ）はテストデータ入力（ＴＤ
Ｉ），テストデータ出力（ＴＤＯ），テストクロック
（ＴＣＫ）入力およびテストモードセレクト（ＴＭＳ）
入力を有する。ＴＤＩおよび回路板のＴＭＳとＴＣＫ入
力により、境界走査テストシステム２２は回路板１０
に、入力テストデータ、テストモード選択信号およびテ
ストクロック信号をそれぞれ供給し、下記に説明するよ
うな境界走査テストを行う。回路板１０のＴＡＰ２４の
ＴＤＯは、回路板からテストデータが抜かれ、そして、
テストシステム２２のＴＤＩに入力される出力として機
能する。
走査テストシステム２２によるデバイスのテストを容易
にする。このシステムは４本ワイヤテストアクセスポー
ト（ＴＡＰ）により回路板１０に結合される。このテス
トアクセスポート（ＴＡＰ）はテストデータ入力（ＴＤ
Ｉ），テストデータ出力（ＴＤＯ），テストクロック
（ＴＣＫ）入力およびテストモードセレクト（ＴＭＳ）
入力を有する。ＴＤＩおよび回路板のＴＭＳとＴＣＫ入
力により、境界走査テストシステム２２は回路板１０
に、入力テストデータ、テストモード選択信号およびテ
ストクロック信号をそれぞれ供給し、下記に説明するよ
うな境界走査テストを行う。回路板１０のＴＡＰ２４の
ＴＤＯは、回路板からテストデータが抜かれ、そして、
テストシステム２２のＴＤＩに入力される出力として機
能する。
【００１３】境界走査テストシステム２２は、回路板１
０のＴＡＰ２４のＴＤＩに既知のビットストリームを発
射し、ストリーム中の各ビットを第１境界走査レジスタ
２０のうちのそれぞれ一つにラッチさせることにより、
デバイス１２1 −１２n のテストを行う。境界走査を体
現する各デバイス１２i の内部構造および各デバイスが
他のデバイスと相互接続される態様に依存して、或るレ
ジスタ２０内の特定の値のビットの存在は、デバイスが
適正に動作している場合、１個以上の他のデバイス内の
ビットの状態を変化させる。正しいビット遷移が生起し
たか否か決定するために、レジスタ２０にラッチされた
ビットは、テストビットストリームが回路板１０に入力
された後、所定の間隔をおいて、ＴＡＰ２４のＴＤＯか
ら境界走査テストシステム２２のＴＤＩにシフトアウト
される。回路板１０からシフトされたビット列は、境界
走査テストシステム２２により、基準ビット列と比較さ
れる。基準ビット列は、デバイス１２1 −１２n 全てが
適正に動作しているときに得られると予想されるビット
列を示す。
０のＴＡＰ２４のＴＤＩに既知のビットストリームを発
射し、ストリーム中の各ビットを第１境界走査レジスタ
２０のうちのそれぞれ一つにラッチさせることにより、
デバイス１２1 −１２n のテストを行う。境界走査を体
現する各デバイス１２i の内部構造および各デバイスが
他のデバイスと相互接続される態様に依存して、或るレ
ジスタ２０内の特定の値のビットの存在は、デバイスが
適正に動作している場合、１個以上の他のデバイス内の
ビットの状態を変化させる。正しいビット遷移が生起し
たか否か決定するために、レジスタ２０にラッチされた
ビットは、テストビットストリームが回路板１０に入力
された後、所定の間隔をおいて、ＴＡＰ２４のＴＤＯか
ら境界走査テストシステム２２のＴＤＩにシフトアウト
される。回路板１０からシフトされたビット列は、境界
走査テストシステム２２により、基準ビット列と比較さ
れる。基準ビット列は、デバイス１２1 −１２n 全てが
適正に動作しているときに得られると予想されるビット
列を示す。
【００１４】回路板１０を完全にテストするには、デバ
イス１２1 −１２n 自体を前記の境界走査技術またはそ
の他の方法によりテストしなければならないばかりか、
エッジコネクタピン１６により形成されている入力／出
力（Ｉ／Ｏ）接続部もテストしなければならない。たと
え各デバイス１２i が適正に動作しているとしても、信
号ライン１４の欠陥またはエッジコネクタピン１６の欠
陥は回路板１０を動作不良にすることがあるので、この
ようなテストが絶対に必要である。従来、回路板１０の
Ｉ／Ｏ接続部のテストは、各信号搬送エッジコネクタピ
ン１６を並列試験機２６の対応するチャネルに接続する
ことにより行われてきた。並列試験機２６は、テスト刺
激をピンと並列にピンに対して発射し、その後、刺激の
付加により発生された応答信号を回収し、そして、分析
することにより、エッジコネクタピン１６により形成さ
れたＩ／Ｏ接続部のテストを行う。
イス１２1 −１２n 自体を前記の境界走査技術またはそ
の他の方法によりテストしなければならないばかりか、
エッジコネクタピン１６により形成されている入力／出
力（Ｉ／Ｏ）接続部もテストしなければならない。たと
え各デバイス１２i が適正に動作しているとしても、信
号ライン１４の欠陥またはエッジコネクタピン１６の欠
陥は回路板１０を動作不良にすることがあるので、この
ようなテストが絶対に必要である。従来、回路板１０の
Ｉ／Ｏ接続部のテストは、各信号搬送エッジコネクタピ
ン１６を並列試験機２６の対応するチャネルに接続する
ことにより行われてきた。並列試験機２６は、テスト刺
激をピンと並列にピンに対して発射し、その後、刺激の
付加により発生された応答信号を回収し、そして、分析
することにより、エッジコネクタピン１６により形成さ
れたＩ／Ｏ接続部のテストを行う。
【００１５】この方法で回路板１０をテストすることに
より被る欠点は、エッジコネクタピン１６により形成さ
れたＩ／Ｏ接続部およびデバイス１２1 −１２n の両方
の同時テストのために、境界走査試験機２２から回路板
のＴＤＩに発射されたビットストリームと並列試験機２
６によりピンに発射された刺激とを同期させなければな
らないことである。このような同期を得るためには、並
列試験機２６および境界走査テストシステム２２の両方
とも高度に複雑化させると共に、その動作ソフトウエア
も高度に複雑化させなければならない。更に、並列試験
機２６の値段は高くなり易いので、Ｉ／Ｏ接続部のテス
トは高費用になる。
より被る欠点は、エッジコネクタピン１６により形成さ
れたＩ／Ｏ接続部およびデバイス１２1 −１２n の両方
の同時テストのために、境界走査試験機２２から回路板
のＴＤＩに発射されたビットストリームと並列試験機２
６によりピンに発射された刺激とを同期させなければな
らないことである。このような同期を得るためには、並
列試験機２６および境界走査テストシステム２２の両方
とも高度に複雑化させると共に、その動作ソフトウエア
も高度に複雑化させなければならない。更に、並列試験
機２６の値段は高くなり易いので、Ｉ／Ｏ接続部のテス
トは高費用になる。
【００１６】図２は本発明によるシリアル・テスト・イ
クステンション・モジュール（ＳＴＥＭ）２８の模式的
ブロック図である。このＳＴＥＭ２８は、同期させる必
要なしに、または、図１の境界走査テストシステム２６
さえも必要とせずに、回路板１０に対するＩ／Ｏ接続部
および回路板に実装されているデバイス１２1 −１２n
の両方の同時テストを容易にすることができる。ＳＴＥ
Ｍ２８は本体３０を有する。本体３０はソケット３２を
実装している。このソケットは、回路板１０上のエッジ
コネクタ１８と相補的であり、ソケット３２とエッジコ
ネクタ１８は互いに嵌合しあう。ソケット３２の内部に
は複数個の接点３４が存在する。この接点は、ソケット
がエッジコネクタ１８と嵌合されたとき、各接点は、エ
ッジコネクタピン１６の対応する一つのピンと電気的な
接続を形成することができる。
クステンション・モジュール（ＳＴＥＭ）２８の模式的
ブロック図である。このＳＴＥＭ２８は、同期させる必
要なしに、または、図１の境界走査テストシステム２６
さえも必要とせずに、回路板１０に対するＩ／Ｏ接続部
および回路板に実装されているデバイス１２1 −１２n
の両方の同時テストを容易にすることができる。ＳＴＥ
Ｍ２８は本体３０を有する。本体３０はソケット３２を
実装している。このソケットは、回路板１０上のエッジ
コネクタ１８と相補的であり、ソケット３２とエッジコ
ネクタ１８は互いに嵌合しあう。ソケット３２の内部に
は複数個の接点３４が存在する。この接点は、ソケット
がエッジコネクタ１８と嵌合されたとき、各接点は、エ
ッジコネクタピン１６の対応する一つのピンと電気的な
接続を形成することができる。
【００１７】ＳＴＥＭ２８の本体３０内には、複数個の
第２境界走査レジスタ３６が存在する。各レジスタは、
各デバイス１２i 内の各第１境界走査レジスタ２０と構
成的に類似している。ソケットとエッジコネクタ１８と
が嵌合されたときに、対応するエッジコネクタピン１６
においてＩ／Ｏ信号に応答するために、各第２境界走査
レジスタ３６はソケット３２の接点３４のそれぞれ一つ
と電気的に接続される。デージーチェーン形式で直列に
接続される第１境界走査レジスタ２０と同様に、第２境
界走査レジスタ３６もデージーチェーン形式で直列に接
続される。
第２境界走査レジスタ３６が存在する。各レジスタは、
各デバイス１２i 内の各第１境界走査レジスタ２０と構
成的に類似している。ソケットとエッジコネクタ１８と
が嵌合されたときに、対応するエッジコネクタピン１６
においてＩ／Ｏ信号に応答するために、各第２境界走査
レジスタ３６はソケット３２の接点３４のそれぞれ一つ
と電気的に接続される。デージーチェーン形式で直列に
接続される第１境界走査レジスタ２０と同様に、第２境
界走査レジスタ３６もデージーチェーン形式で直列に接
続される。
【００１８】第２境界走査レジスタ３６の連鎖はテスト
データ入力（ＴＤＩ）およびテストデータ出力（ＴＤ
Ｏ）（同様に、図示されていないが、ＴＭＳとＴＣＫ入
力）を有する。本発明によれば、ＳＴＥＭ２８の第２境
界走査レジスタ３６の連鎖に付随するＴＤＩおよびＴＤ
Ｏは、境界走査テストシステム２２のＴＤＯおよび回路
板１０のＴＡＰ２４のＴＤＩにそれぞれ結合される。こ
のようにして、ＳＴＥＭ２８の第２境界走査レジスタ３
６の連鎖は、“積分”であるかのように、回路板１０の
第１境界走査レジスタ２０の連鎖と直列に結合される。
データ入力（ＴＤＩ）およびテストデータ出力（ＴＤ
Ｏ）（同様に、図示されていないが、ＴＭＳとＴＣＫ入
力）を有する。本発明によれば、ＳＴＥＭ２８の第２境
界走査レジスタ３６の連鎖に付随するＴＤＩおよびＴＤ
Ｏは、境界走査テストシステム２２のＴＤＯおよび回路
板１０のＴＡＰ２４のＴＤＩにそれぞれ結合される。こ
のようにして、ＳＴＥＭ２８の第２境界走査レジスタ３
６の連鎖は、“積分”であるかのように、回路板１０の
第１境界走査レジスタ２０の連鎖と直列に結合される。
【００１９】回路板１０のデバイス１２1 −１２n およ
びエッジコネクタピン１６により回路板に対して形成さ
れたＩ／Ｏ接続部の両方をテストするために、境界走査
テストシステム２２は既知のビット列をＳＴＥＭ２８の
ＴＤＩに発射する。ＳＴＥＭ２８に発射されたビットは
第２境界走査レジスタ３６の連鎖を通して、かつ、デバ
イス１２1 −１２n 内の第１境界走査レジスタ２０の連
鎖を通してシフトされ、それにより、連鎖内のそれぞれ
のビットを対応するレジスタにラッチさせる。レジスタ
２０および３６内のビットを前記のように遷移させるた
めの所定の間隔の後に、ビットは、第１および第２境界
走査レジスタ２０および３６から回路板ＴＡＰ２４のＴ
ＤＯを通してシフトアウトされ、そのＴＤＩとして境界
走査テストシステム２２に入力される。その後、境界走
査テストシステム２２はシフトアウトされたビットを基
準ストリーム（欠陥が存在しない場合にシフトアウトさ
れたであろうと予想されるビットストリームに相当す
る）と比較し、若し存在すれば、デバイス１２1 −１２
n およびＩ／Ｏ接続部内の欠陥の存在を明示する。
びエッジコネクタピン１６により回路板に対して形成さ
れたＩ／Ｏ接続部の両方をテストするために、境界走査
テストシステム２２は既知のビット列をＳＴＥＭ２８の
ＴＤＩに発射する。ＳＴＥＭ２８に発射されたビットは
第２境界走査レジスタ３６の連鎖を通して、かつ、デバ
イス１２1 −１２n 内の第１境界走査レジスタ２０の連
鎖を通してシフトされ、それにより、連鎖内のそれぞれ
のビットを対応するレジスタにラッチさせる。レジスタ
２０および３６内のビットを前記のように遷移させるた
めの所定の間隔の後に、ビットは、第１および第２境界
走査レジスタ２０および３６から回路板ＴＡＰ２４のＴ
ＤＯを通してシフトアウトされ、そのＴＤＩとして境界
走査テストシステム２２に入力される。その後、境界走
査テストシステム２２はシフトアウトされたビットを基
準ストリーム（欠陥が存在しない場合にシフトアウトさ
れたであろうと予想されるビットストリームに相当す
る）と比較し、若し存在すれば、デバイス１２1 −１２
n およびＩ／Ｏ接続部内の欠陥の存在を明示する。
【００２０】回路板１０に対するＩ／Ｏ接続部のテスト
を行うためにＳＴＥＭ２８を使用する利点は、同期をと
る必要性が排除されることである。第１境界走査レジス
タ２０の連鎖に直列に結合された第２境界走査レジスタ
の組み合わせを使用することにより、ＳＴＥＭ２８はデ
バイス１２1 −１２n をエッジコネクタピン１６と効果
的に集積する。このようにして、デバイス１２1 −１２
n およびエッジコネクタピン１６により形成されるＩ／
Ｏ接続部は境界走査技術を用いることにより同時にテス
トすることができる。かくして、図１のシステム２６の
ような高価な並列テストシステムを使用する必要性が排
除される。
を行うためにＳＴＥＭ２８を使用する利点は、同期をと
る必要性が排除されることである。第１境界走査レジス
タ２０の連鎖に直列に結合された第２境界走査レジスタ
の組み合わせを使用することにより、ＳＴＥＭ２８はデ
バイス１２1 −１２n をエッジコネクタピン１６と効果
的に集積する。このようにして、デバイス１２1 −１２
n およびエッジコネクタピン１６により形成されるＩ／
Ｏ接続部は境界走査技術を用いることにより同時にテス
トすることができる。かくして、図１のシステム２６の
ような高価な並列テストシステムを使用する必要性が排
除される。
【００２１】図３は本発明によるＳＴＥＭの別の実施例
を示す模式的ブロック図である。図３のＳＴＥＭ２８´
は複数個の分離したソケット３２1 ，３２2 ・・・３２
k （ｋは整数である）が設けられている点で、ＳＴＥＭ
２８と異なる。各ソケット３２1 ，３２2 ・・・３２k
は、特定の形態のエッジコネクタ１８と嵌合する異なる
物理形状を有するので、異なるタイプの回路板をＳＴＥ
Ｍ２８´と嵌合させることができる。各ソケット３２i
（ｉ＝１，２，．．．ｋ）内には、一組の接点が存在す
る。各ソケットは、他の各ソケットの対応する接点を有
する別の第２境界走査レジスタ３６と並列に結合され
る。図示されていないが、各ソケットの各接点３４は、
接点が特定の論理レベル（ＴＴＬ，ＥＣＬ，ＣＭＯＳな
ど）で信号を受信できるようにするため、これらに付随
する回路を有する。図２のＳＴＥＭ２８と同様に、図３
のＳＴＥＭ２８´の第２境界走査レジスタ３６はデージ
ーチェーン形式で、デバイス１２1 −１２n の第１境界
走査レジスタ２０の連鎖と直列に結合されている。
を示す模式的ブロック図である。図３のＳＴＥＭ２８´
は複数個の分離したソケット３２1 ，３２2 ・・・３２
k （ｋは整数である）が設けられている点で、ＳＴＥＭ
２８と異なる。各ソケット３２1 ，３２2 ・・・３２k
は、特定の形態のエッジコネクタ１８と嵌合する異なる
物理形状を有するので、異なるタイプの回路板をＳＴＥ
Ｍ２８´と嵌合させることができる。各ソケット３２i
（ｉ＝１，２，．．．ｋ）内には、一組の接点が存在す
る。各ソケットは、他の各ソケットの対応する接点を有
する別の第２境界走査レジスタ３６と並列に結合され
る。図示されていないが、各ソケットの各接点３４は、
接点が特定の論理レベル（ＴＴＬ，ＥＣＬ，ＣＭＯＳな
ど）で信号を受信できるようにするため、これらに付随
する回路を有する。図２のＳＴＥＭ２８と同様に、図３
のＳＴＥＭ２８´の第２境界走査レジスタ３６はデージ
ーチェーン形式で、デバイス１２1 −１２n の第１境界
走査レジスタ２０の連鎖と直列に結合されている。
【００２２】図３のＳＴＥＭ２８´による図３の回路板
１０のテストは、図２のＳＴＥＭ２８と同じ方法で、境
界走査テストシステム２２により行われる。ビットスト
リームは図３の境界走査テストシステム２２によりＳＴ
ＥＭ２８´のＴＤＩに発射され、そして、ビットは第２
および第１境界走査レジスタ３６および２０を通してシ
フトされ、それぞれのビットを対応するレジスタの一つ
にラッチさせる。その後、第２および第１境界走査レジ
スタ３６および２０にそれぞれシフトされたビットは回
路板１０のＴＤＯからシフトアウトされる。ＳＴＥＭ２
８´とＳＴＥＭ２８との唯一の相違点は、ＳＴＥＭ２８
´が異なるタイプのエッジコネクタ形状にも適応できる
融通性をもたらすことであり、これは決定的な利点であ
る。
１０のテストは、図２のＳＴＥＭ２８と同じ方法で、境
界走査テストシステム２２により行われる。ビットスト
リームは図３の境界走査テストシステム２２によりＳＴ
ＥＭ２８´のＴＤＩに発射され、そして、ビットは第２
および第１境界走査レジスタ３６および２０を通してシ
フトされ、それぞれのビットを対応するレジスタの一つ
にラッチさせる。その後、第２および第１境界走査レジ
スタ３６および２０にそれぞれシフトされたビットは回
路板１０のＴＤＯからシフトアウトされる。ＳＴＥＭ２
８´とＳＴＥＭ２８との唯一の相違点は、ＳＴＥＭ２８
´が異なるタイプのエッジコネクタ形状にも適応できる
融通性をもたらすことであり、これは決定的な利点であ
る。
【００２３】図４は本発明によるＳＴＥＭの好ましい別
の実施例２８´´を示す模式的ブロック図である。図４
のＳＴＥＭ２８´´は、回路板１０のデバイス１２1 −
１２n およびエッジコネクタピン１６により形成された
Ｉ／Ｏ接続部の両方の境界走査テストを容易にする。図
４のＳＴＥＭ２８´´は、複数個の分離したモジュール
またはカード３１´´1 −３１´´m （ｍは整数であ
り、一般的に、１０である）を実装する本体３０´´を
有する。各モジュール３１´´1 −３１´´m は複数個
の個別接点３４´´（一般的に、９６個）を有する。各
接点は、回路板のエッジコネクタ１８のエッジコネクタ
ピン１６のうちの対応する一つと嵌合することができ
る。実際、各モジュール３１´´1 −３１´´m が本体
３０´´内に挿入された場合、モジュールの接点３４´
´は互いに心合わせされる。その結果、エッジコネクタ
ピン１６の長いアレーを有する回路板１０は１個以上の
モジュールの接点により適合させることができる。図示
されていないが、回路には各モジュール３１´´1 −３
１´´m の各接点３４´´が設けられており、このモジ
ュールの接点が、対応するエッジコネクタピン１６から
特定の論理レベル信号（ＴＴＬ，ＥＣＬ，ＣＭＯＳな
ど）を処理できるようにする。
の実施例２８´´を示す模式的ブロック図である。図４
のＳＴＥＭ２８´´は、回路板１０のデバイス１２1 −
１２n およびエッジコネクタピン１６により形成された
Ｉ／Ｏ接続部の両方の境界走査テストを容易にする。図
４のＳＴＥＭ２８´´は、複数個の分離したモジュール
またはカード３１´´1 −３１´´m （ｍは整数であ
り、一般的に、１０である）を実装する本体３０´´を
有する。各モジュール３１´´1 −３１´´m は複数個
の個別接点３４´´（一般的に、９６個）を有する。各
接点は、回路板のエッジコネクタ１８のエッジコネクタ
ピン１６のうちの対応する一つと嵌合することができ
る。実際、各モジュール３１´´1 −３１´´m が本体
３０´´内に挿入された場合、モジュールの接点３４´
´は互いに心合わせされる。その結果、エッジコネクタ
ピン１６の長いアレーを有する回路板１０は１個以上の
モジュールの接点により適合させることができる。図示
されていないが、回路には各モジュール３１´´1 −３
１´´m の各接点３４´´が設けられており、このモジ
ュールの接点が、対応するエッジコネクタピン１６から
特定の論理レベル信号（ＴＴＬ，ＥＣＬ，ＣＭＯＳな
ど）を処理できるようにする。
【００２４】各モジュールの各接点３４´´は別々の境
界走査レジスタ３６´´に結合される。各モジュール内
のレジスタ３６´´はデージーチェーン状に直列に接続
され、ＴＤＩおよびＴＤＯを有する。第１モジュール３
１´´1 内のレジスタ３６´´の境界走査連鎖のＴＤＩ
は境界走査テストシステム２２のＴＤＯと結合される。
各モジュール３１´´1 −３１´´m が本体３０´´に
嵌合された場合、各モジュール３１´i （１＜ｉ＜ｍ）
は、モジュール３１´i-1 のＴＤＯに自動的に結合され
たそのＴＤＩおよびモジュール３１´i+1 のＴＤＩに結
合されたそのＴＤＯを有する。このようにして、本体３
０´´内に収容されているモジュールのレジスタ３６´
´の境界走査連鎖は単一走査連鎖状に接続される。
界走査レジスタ３６´´に結合される。各モジュール内
のレジスタ３６´´はデージーチェーン状に直列に接続
され、ＴＤＩおよびＴＤＯを有する。第１モジュール３
１´´1 内のレジスタ３６´´の境界走査連鎖のＴＤＩ
は境界走査テストシステム２２のＴＤＯと結合される。
各モジュール３１´´1 −３１´´m が本体３０´´に
嵌合された場合、各モジュール３１´i （１＜ｉ＜ｍ）
は、モジュール３１´i-1 のＴＤＯに自動的に結合され
たそのＴＤＩおよびモジュール３１´i+1 のＴＤＩに結
合されたそのＴＤＯを有する。このようにして、本体３
０´´内に収容されているモジュールのレジスタ３６´
´の境界走査連鎖は単一走査連鎖状に接続される。
【００２５】更に、各モジュール３１´´1 −３１´´
m は、境界走査レジスタ３６´´の連鎖のＴＤＯに結合
される個別ポート３８も有する。各モジュール３１´´
1 −３１´´m のＴＤＯポート３８は、回路板１０のＴ
ＤＩを接続することができるノードを与える。例えば、
回路板１０が第１モジュール３１´´1 の接点３４´´
と同数または少ない個数のエッジコネクタピン１６を有
し、これにより、機械的係合および電気的接続が可能に
なる場合、第１モジュールのＴＤＯポート３８は回路板
のＴＤＩに接続される。しかし、回路板１０が多数のエ
ッジコネクタピン１６を有し、全てのピンに適合させる
ための幾つかのモジュール３１´´1 −３１´´m が必
要になる場合、回路板に係合する最後のモジュールは回
路板のＴＤＩに結合されるＴＤＯポート３８を有する。
ＳＴＥＭ内のＴＤＯ復帰ラインを通してテストシステム
２２のＴＤＩ入力に結合させるために、回路板のＴＤＯ
はＳＴＥＭ２８´´に接続されている。
m は、境界走査レジスタ３６´´の連鎖のＴＤＯに結合
される個別ポート３８も有する。各モジュール３１´´
1 −３１´´m のＴＤＯポート３８は、回路板１０のＴ
ＤＩを接続することができるノードを与える。例えば、
回路板１０が第１モジュール３１´´1 の接点３４´´
と同数または少ない個数のエッジコネクタピン１６を有
し、これにより、機械的係合および電気的接続が可能に
なる場合、第１モジュールのＴＤＯポート３８は回路板
のＴＤＩに接続される。しかし、回路板１０が多数のエ
ッジコネクタピン１６を有し、全てのピンに適合させる
ための幾つかのモジュール３１´´1 −３１´´m が必
要になる場合、回路板に係合する最後のモジュールは回
路板のＴＤＩに結合されるＴＤＯポート３８を有する。
ＳＴＥＭ内のＴＤＯ復帰ラインを通してテストシステム
２２のＴＤＩ入力に結合させるために、回路板のＴＤＯ
はＳＴＥＭ２８´´に接続されている。
【００２６】ＳＴＥＭ２８´´は基本的に、図２および
図３のＳＴＥＭ２８および２８´´とそれぞれ同じ方法
で動作する。境界走査テスト中に、モジュール３１´´
1 −３１´´m 内の境界走査セル３６´´を通してシフ
トされる。モジュールの対応する接点３４´´は対応す
るエッジコネクタピン１６に嵌合されている。次いで、
同じテスト信号が回路板１０の境界走査セル２０を通し
てシフトされる。テスト信号が境界走査レジスタ３６´
´および２０を通してシフトされた後、レジスタ内に記
憶されたビットをシフトアウトさせ、そして、基準信号
列と比較する。シフトアウトビットと基準信号列間の相
違は、回路板１０のデバイス１２1 −１２n のうちの一
つ、または、エッジコネクタピン１６のうちの一つによ
り形成されたＩ／Ｏ接続部の何れかに付随する欠陥の存
在を指示する。
図３のＳＴＥＭ２８および２８´´とそれぞれ同じ方法
で動作する。境界走査テスト中に、モジュール３１´´
1 −３１´´m 内の境界走査セル３６´´を通してシフ
トされる。モジュールの対応する接点３４´´は対応す
るエッジコネクタピン１６に嵌合されている。次いで、
同じテスト信号が回路板１０の境界走査セル２０を通し
てシフトされる。テスト信号が境界走査レジスタ３６´
´および２０を通してシフトされた後、レジスタ内に記
憶されたビットをシフトアウトさせ、そして、基準信号
列と比較する。シフトアウトビットと基準信号列間の相
違は、回路板１０のデバイス１２1 −１２n のうちの一
つ、または、エッジコネクタピン１６のうちの一つによ
り形成されたＩ／Ｏ接続部の何れかに付随する欠陥の存
在を指示する。
【００２７】以上、回路板１０のＩ／Ｏ接続部を回路板
の境界走査デバイス１２1 −１２nと集積し、境界走査
テスト技術を用いてデバイスおよびＩ／Ｏ接続部の両方
を同時にテストできるようにするシリアル・テスト・イ
クステンション・モジュールの様々な実施例（２８，２
８´および２８´´）について説明した。
の境界走査デバイス１２1 −１２nと集積し、境界走査
テスト技術を用いてデバイスおよびＩ／Ｏ接続部の両方
を同時にテストできるようにするシリアル・テスト・イ
クステンション・モジュールの様々な実施例（２８，２
８´および２８´´）について説明した。
【００２８】
【発明の効果】以上説明したように、第１境界走査レジ
スタの連鎖に直列に結合された第２境界走査レジスタの
組み合わせを使用することにより、本発明のＳＴＥＭは
デバイス１２1 −１２n をエッジコネクタピン１６と効
果的に集積する。これにより、境界走査テスト技術を用
いてデバイスおよびＩ／Ｏ接続部の両方を同時にテスト
でき、従来のような同期をとる必要性が排除されるばか
りか、高価な並列テストシステムを使用する必要性が排
除される。
スタの連鎖に直列に結合された第２境界走査レジスタの
組み合わせを使用することにより、本発明のＳＴＥＭは
デバイス１２1 −１２n をエッジコネクタピン１６と効
果的に集積する。これにより、境界走査テスト技術を用
いてデバイスおよびＩ／Ｏ接続部の両方を同時にテスト
でき、従来のような同期をとる必要性が排除されるばか
りか、高価な並列テストシステムを使用する必要性が排
除される。
【図１】従来技術により回路板のデバイスと回路板に対
するＩ／Ｏ接続部を同時にテストする方法を示す、回路
板の模式的ブロック図である。
するＩ／Ｏ接続部を同時にテストする方法を示す、回路
板の模式的ブロック図である。
【図２】Ｉ／Ｏ接続部および回路板のデバイスを境界走
査テスト技術を用いて同時にテストするための、本発明
による装置に結合された図１の回路板の模式的ブロック
図である。
査テスト技術を用いて同時にテストするための、本発明
による装置に結合された図１の回路板の模式的ブロック
図である。
【図３】図２の装置の好ましい別の実施例の模式的ブロ
ック図である。
ック図である。
【図４】図２の装置の好ましい他の実施例の模式的ブロ
ック図である。
ック図である。
１０ 回路板 １２ 電子デバイス １６ エッジコネクタピン １８ エッジコネクタ ２０ 第１境界走査レジスタ ２２ 境界走査テストシステム ２４ テストアクセスポート（ＴＡＰ） ２６ 並列試験機 ２８ ＳＴＥＭ ３０ ＳＴＥＭ本体 ３２ ソケット ３４ 接点 ３６ 第２境界走査レジスタ
フロントページの続き (72)発明者 ナーミ ティー．ジャーワラ アメリカ合衆国 08648 ニュージャージ ー ローレンスヴィル、ナッソー ドライ ヴ 25 (72)発明者 チ ワン ヨー アメリカ合衆国 18966 ペンシルヴェニ ア ホーランド、ヴァン ホーン プレー ス ３
Claims (7)
- 【請求項１】 第１境界走査レジスタ（２０）を含有す
る回路板（１０）上のデバイス（１２i ）と回路板（１
０）の入力／出力接続部（１６）とをテストする方法に
おいて、 前記各入力／出力接続部（１６）を別の第２境界走査レ
ジスタ（３６）に結合するステップと、 前記各第２境界走査レジスタ（３６）を各第１境界走査
レジスタ（２０）と直列に接続して連鎖を形成するステ
ップと、 既知のビットストリームを前記連鎖に入力し、前記ビッ
トストリーム中のビットを連鎖内のレジスタの一つにラ
ッチさせるステップと、 前記連鎖にラッチされたビットをシフトアウトさせるス
テップと、 前記連鎖からシフトアウトされたビットを、無欠陥条件
下における前記連鎖からシフトアウトされたビットに相
当する基準ビットストリームと比較するステップとから
なることを特徴とする入力／出力接続部とバイスの同時
テスト方法。 - 【請求項２】 前記入力／出力接続部は、回路板が搭載
するエッジコネクタ（１８）上の個別ピン（１６）によ
り形成され、 前記第２境界走査レジスタは、エッジコネクタ（１８）
と相補的なソケット（３２）の個別接点（３４）に接続
部され、 前記各入力／出力接続部と各第２境界走査レジスタとの
結合は、第２境界走査レジスタに付属するソケットを回
路板上のエッジコネクタと嵌合させることにより行うこ
とを特徴とする請求項１の方法。 - 【請求項３】 第１境界走査レジスタ（２０）を個含有
する回路板上のデバイス（１２）と、回路板（１０）上
の入力／出力接続部（１６）とを同時にテストする装置
において、 前記第１境界走査レジスタと直列に結合された第２境界
走査レジスタ（３６）と；前記第２境界走査レジスタを
回路板の個別入力／出力接続部に結合する手段（３２，
３４）と；既知のビットストリームを第１および第２境
界走査レジスタに入力し、このレジスタからビットスト
リームをシフトさせ、これを、無欠陥条件下第１および
第２境界走査レジスタからシフトされたビットストリー
ムを示す基準ビットストリームと比較する境界走査テス
トシステム（２２）とからなることを特徴とする入力／
出力接続部およびデバイスの同時テスト装置。 - 【請求項４】 前記結合手段は、回路板と嵌合するため
のソケット（３２）からなり、 該ソケットは、複数個の接点（３４）を含有し、 各接点は第２境界走査レジスタ（３６）のそれぞれ一つ
に接続部され、 前記各接点は、回路板がソケットに嵌合したときに、個
別回路板入力／出力接続部と電気的な接続を形成するこ
とを特徴とする請求項３の装置。 - 【請求項５】 複数個のソケット（３２1 ，３２
2 ．．．３２n ）を更に含有し、 各ソケットは、異なる形状の回路板と嵌合し、 各ソケットは、複数個の接点（３４）を含有し、 各ソケットの各接点は、他の各ソケットの対応する接点
と共に、第２境界走査レジスタのそれぞれ一つと並列に
接続され、 各接点は、回路板が前記接点を含有するソケットに嵌合
したとき、個別回路板入力／出力接続部と電気的接続を
形成することを特徴とする請求項３の装置。 - 【請求項６】 回路板の入力／出力接続部と、第１境界
走査レジスタを含有する回路板上の境界走査デバイスを
テストする装置において、 閉鎖容器と、 該閉鎖容器に嵌合できる少なくとも１個のモジュール
と，を有し、 前記モジュールは、入力／出力接続部と嵌合する接点
と、該接点に結合される第２境界走査セルとを含有し、 前記各第２境界走査セルは、第１境界走査セルと直列に
結合されることを特徴とする入力／出力接続部および境
界走査デバイスのテスト装置。 - 【請求項７】 複数個のモジュールを更に含有し、 各モジュールは、閉鎖容器と嵌合することができ、 各モジュールは、第１境界走査セルと直列に結合された
各第２境界走査セルを有することを特徴とする請求項６
の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84406092A | 1992-03-02 | 1992-03-02 | |
| US844060 | 1992-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618620A true JPH0618620A (ja) | 1994-01-28 |
Family
ID=25291699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048747A Pending JPH0618620A (ja) | 1992-03-02 | 1993-02-16 | 入力／出力接続部とデバイスの同時テスト方法とその装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5331274A (ja) |
| EP (1) | EP0560500B1 (ja) |
| JP (1) | JPH0618620A (ja) |
| KR (1) | KR970002061B1 (ja) |
| DE (1) | DE69314683T2 (ja) |
| TW (1) | TW253097B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010085318A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Ltd | 回路試験装置及び回路試験システム |
| US10294848B2 (en) | 2014-07-18 | 2019-05-21 | Mahle International Gmbh | Connecting rod and assembly comprising a piston and a connecting rod |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5390191A (en) * | 1992-01-31 | 1995-02-14 | Sony Corporation | Apparatus and method for testing the interconnection between integrated circuits |
| GB9217728D0 (en) * | 1992-08-20 | 1992-09-30 | Texas Instruments Ltd | Method of testing interconnections between integrated circuits in a circuit |
| JP2727930B2 (ja) * | 1993-10-04 | 1998-03-18 | 日本電気株式会社 | バウンダリスキャンテスト回路 |
| JP3479653B2 (ja) * | 1993-10-15 | 2003-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | テスト装置 |
| US5513189A (en) * | 1994-05-25 | 1996-04-30 | Tandem Computers, Incorporated | Boundary scan system with improved error reporting using sentinel bit patterns |
| US5574730A (en) * | 1995-01-31 | 1996-11-12 | Unisys Corporation | Bussed test access port interface and method for testing and controlling system logic boards |
| US5604754A (en) * | 1995-02-27 | 1997-02-18 | International Business Machines Corporation | Validating the synchronization of lock step operated circuits |
| US5852617A (en) * | 1995-12-08 | 1998-12-22 | Samsung Electronics Co., Ltd. | Jtag testing of buses using plug-in cards with Jtag logic mounted thereon |
| US5774477A (en) | 1995-12-22 | 1998-06-30 | Lucent Technologies Inc. | Method and apparatus for pseudorandom boundary-scan testing |
| AU1678697A (en) * | 1996-02-06 | 1997-08-28 | Telefonaktiebolaget Lm Ericsson (Publ) | Assembly and method for testing integrated circuit devices |
| US5787094A (en) * | 1996-06-06 | 1998-07-28 | International Business Machines Corporation | Test and diagnostics for a self-timed parallel interface |
| US6539510B1 (en) * | 1997-08-12 | 2003-03-25 | Xilinx, Inc. | Interface board for receiving modular interface cards |
| KR100512162B1 (ko) * | 1998-03-31 | 2005-11-11 | 삼성전자주식회사 | 마이크로프로세서의에뮬레이션모드를위한바운더리스캔스탠다드인터페이스회로 |
| US6441627B1 (en) * | 1998-10-26 | 2002-08-27 | Micron Technology, Inc. | Socket test device for detecting characteristics of socket signals |
| US7071679B1 (en) | 2003-05-23 | 2006-07-04 | Xilinx, Inc. | Testing of a system-on-a-chip having a programmable section and a plurality of high-speed interfaces |
| GB2405945B (en) * | 2003-09-11 | 2006-10-25 | Agilent Technologies Inc | Printed circuit board assembly test apparatus |
| DE102008019861A1 (de) | 2008-04-17 | 2009-10-29 | Göpel electronic GmbH | Verfahren zum Steuern von Anschlusspins eines emulationsfähigen Bausteins und Anordnung zur Durchführung des Verfahrens |
| KR101222737B1 (ko) * | 2010-09-27 | 2013-01-15 | 삼성전기주식회사 | 내장형 기판의 경계 스캔 테스트 장치 및 그 방법 |
| RU2560967C1 (ru) * | 2014-05-26 | 2015-08-20 | Акционерное Общество "НПО "Орион" (АО "НПЦ "Орион") | Способ коррекции топологии бис |
| CN108152720A (zh) * | 2016-12-06 | 2018-06-12 | 英业达科技有限公司 | 测试非边界扫描芯片及其周边线路的***及其方法 |
| CN110007217B (zh) * | 2019-05-22 | 2021-06-25 | 哈尔滨工业大学（威海） | 一种低功耗边界扫描测试方法 |
| TWI773402B (zh) * | 2021-06-24 | 2022-08-01 | 英業達股份有限公司 | 提高邊界掃描測試的腳位測試涵蓋率系統及其方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3854125A (en) * | 1971-06-15 | 1974-12-10 | Instrumentation Engineering | Automated diagnostic testing system |
| JPS60223250A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 情報伝送装置 |
| NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
| US4710931A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Partitioned scan-testing system |
| NL8801362A (nl) * | 1988-05-27 | 1989-12-18 | Philips Nv | Elektronische module bevattende een eerste substraatelement met een funktioneel deel, alsmede een tweede substraatelement voor het testen van een interkonnektiefunktie, voet bevattende zo een tweede substraatelement, substraatelement te gebruiken als zo een tweede substraatelement en elektronisch apparaat bevattende een plaat met gedrukte bedrading en ten minste twee zulke elektronische modules. |
| US4963824A (en) * | 1988-11-04 | 1990-10-16 | International Business Machines Corporation | Diagnostics of a board containing a plurality of hybrid electronic components |
| GB8826921D0 (en) * | 1988-11-17 | 1988-12-21 | Datatrace Ltd | Circuit testing |
| US5029166A (en) * | 1989-05-31 | 1991-07-02 | At&T Bell Laboratories | Method and apparatus for testing circuit boards |
| US5056093A (en) * | 1989-08-09 | 1991-10-08 | Texas Instruments Incorporated | System scan path architecture |
| US5115435A (en) * | 1989-10-19 | 1992-05-19 | Ncr Corporation | Method and apparatus for bus executed boundary scanning |
| US5155732A (en) * | 1990-10-09 | 1992-10-13 | At&T Bell Laboratories | Method and apparatus for data transfer to and from devices through a boundary-scan test access port |
| US5132635A (en) * | 1991-03-05 | 1992-07-21 | Ast Research, Inc. | Serial testing of removable circuit boards on a backplane bus |
| US5173377A (en) * | 1991-10-28 | 1992-12-22 | Globe-Union Inc. | Apparatus for electrically connecting cell modules of a metal oxide-hydrogen battery |
-
1993
- 1993-01-21 TW TW082100460A patent/TW253097B/zh active
- 1993-02-16 JP JP5048747A patent/JPH0618620A/ja active Pending
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- 1993-02-17 EP EP93301123A patent/EP0560500B1/en not_active Revoked
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- 1993-06-24 US US08/080,480 patent/US5331274A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010085318A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Ltd | 回路試験装置及び回路試験システム |
| US10294848B2 (en) | 2014-07-18 | 2019-05-21 | Mahle International Gmbh | Connecting rod and assembly comprising a piston and a connecting rod |
Also Published As
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|---|---|
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