JPS63268262A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63268262A JPS63268262A JP62102523A JP10252387A JPS63268262A JP S63268262 A JPS63268262 A JP S63268262A JP 62102523 A JP62102523 A JP 62102523A JP 10252387 A JP10252387 A JP 10252387A JP S63268262 A JPS63268262 A JP S63268262A
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- JP
- Japan
- Prior art keywords
- shift
- data
- latch circuit
- test unit
- output
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はrcやLSIなどの半導体集積回路装置に関し
、特にテストヲ容易にするためにスキャンパス構造を備
えた半導体集積回路装置において、そのスキャンパスに
よるテスト回路の改良に関するものである。
、特にテストヲ容易にするためにスキャンパス構造を備
えた半導体集積回路装置において、そのスキャンパスに
よるテスト回路の改良に関するものである。
ICやLSIなどの半導体集積回路装置は、テストを容
易にするために、スキャンパス構造を備えているのが一
般的である。従来、このスキャンパス方式のテスト回路
において、マルチプレクサを用いてテスト信号とゲート
からの出力信号を多重化し、ピン数を削減したものがあ
る。そのテスト回路の基本的な構成を第2図に示す。
易にするために、スキャンパス構造を備えているのが一
般的である。従来、このスキャンパス方式のテスト回路
において、マルチプレクサを用いてテスト信号とゲート
からの出力信号を多重化し、ピン数を削減したものがあ
る。そのテスト回路の基本的な構成を第2図に示す。
第2図において、2はシフトイン端子、3,4はシフト
クロックとしてのクロックA、Bがそれぞれ入力される
クロック端子、5はシステムクロックCが入力されるシ
ステムクロック端子であり、Iはシフトモード信号Mが
入力されるシフトモード端子である。また、6は回路内
のスキャンレジスタとしてのシフトレジスト(以下SR
Lと略す)、8はテスト対象回路としての組み合せ回路
などのテスト単位、9はテストパターン発生器であり、
13はテストすべき信号とテスト単位8のゲートからの
出力信号を多重化するマルチプレクサ(以下MUXと略
す)であり、その出力ビン13aK得ら九るデータが比
較器10に入力されている。なお、第3図にマルチプレ
クサ(MUX)のブロックを示す。
クロックとしてのクロックA、Bがそれぞれ入力される
クロック端子、5はシステムクロックCが入力されるシ
ステムクロック端子であり、Iはシフトモード信号Mが
入力されるシフトモード端子である。また、6は回路内
のスキャンレジスタとしてのシフトレジスト(以下SR
Lと略す)、8はテスト対象回路としての組み合せ回路
などのテスト単位、9はテストパターン発生器であり、
13はテストすべき信号とテスト単位8のゲートからの
出力信号を多重化するマルチプレクサ(以下MUXと略
す)であり、その出力ビン13aK得ら九るデータが比
較器10に入力されている。なお、第3図にマルチプレ
クサ(MUX)のブロックを示す。
次に、上記構成の動作について説明する。
まず、5RL6のプライマリ入力に初期値を設定する。
そして、SRL&のモードをシフトモードMによって9
Jす換え、次いでシフトイン端子2からテストパターン
を設定していく。その後、クロックA、クロックBの順
にシフトクロックを入力して、5RL6に値を設定する
。次に、5RL6のシフトモードからノーマルモードに
切り換え、システムクロック端子5よりシステムクロッ
クCを入力してMUX13にデータを取込み、再び5R
L6のモードをノーマルモードからシフトモードに切り
換え、クロックB、クロックAのシフトクロックを順に
入力し、MUX13のデータを取り出す。
Jす換え、次いでシフトイン端子2からテストパターン
を設定していく。その後、クロックA、クロックBの順
にシフトクロックを入力して、5RL6に値を設定する
。次に、5RL6のシフトモードからノーマルモードに
切り換え、システムクロック端子5よりシステムクロッ
クCを入力してMUX13にデータを取込み、再び5R
L6のモードをノーマルモードからシフトモードに切り
換え、クロックB、クロックAのシフトクロックを順に
入力し、MUX13のデータを取り出す。
このようにして得られたデータとあらかじめ設定された
期待出力値を比較器10にて比較することにより、テス
ト単位8が故障しているかどうか判断することができる
。
期待出力値を比較器10にて比較することにより、テス
ト単位8が故障しているかどうか判断することができる
。
ところが、5RL6つまりスキャンレジスタの構成によ
ってMUX13が使えない場合がある。例えば、第4図
に示すように、シフトインライン12の出力とテスト単
位8の回路出力11が独立に、入力用クロックでおる場
合のスキャンレジスタではMUX’1用いることができ
ないという問題点があった。
ってMUX13が使えない場合がある。例えば、第4図
に示すように、シフトインライン12の出力とテスト単
位8の回路出力11が独立に、入力用クロックでおる場
合のスキャンレジスタではMUX’1用いることができ
ないという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、スキャンレジスタの構成によってマルチプレク
サ(MUX )が使用できない場合でも、スキャンパス
からの回路状態を制御し観測することができる半導体集
積回路装置を得ることを目的とする。
もので、スキャンレジスタの構成によってマルチプレク
サ(MUX )が使用できない場合でも、スキャンパス
からの回路状態を制御し観測することができる半導体集
積回路装置を得ることを目的とする。
本発明に係る半導体集積回路装置は、スキャンレジスタ
としてのシフトレジスタとテスト単位から宿戚されたス
キャンパス構造を有する半導体集積回路装置において、
前記シフトレジスタにてスキャンされたデータと前記テ
スト単位からの出力データとを区別するラッチ回路を設
け、このラッチ回路から得られるデータとあらかじめ設
定された期待出力値を比較してテスト単位の故障の有無
を判断するようにしたものである。
としてのシフトレジスタとテスト単位から宿戚されたス
キャンパス構造を有する半導体集積回路装置において、
前記シフトレジスタにてスキャンされたデータと前記テ
スト単位からの出力データとを区別するラッチ回路を設
け、このラッチ回路から得られるデータとあらかじめ設
定された期待出力値を比較してテスト単位の故障の有無
を判断するようにしたものである。
本発明においては、マルチプレクサのかわりにラッチ回
路を用いることにより、スキャンされたデータとテスト
単位からの出力とを区別し、そのラッチ回路のシフトア
ウト端子で観測することができる。
路を用いることにより、スキャンされたデータとテスト
単位からの出力とを区別し、そのラッチ回路のシフトア
ウト端子で観測することができる。
以下、本発明を図面に示す実施例に基づいて説明する。
第1図は本発明の一実施例を示すブロック図であり、同
図において第2図、第3図と同一または相当部分は同一
符号を付してその説明は省略する。
図において第2図、第3図と同一または相当部分は同一
符号を付してその説明は省略する。
この実施例が第2図の従来例のものと異、なる点は、デ
ータをラッチするとともにスルーモードを有してMUX
13と同等の機能を持つラッチ回路1を設け、5RL6
よりスキャンされたデータとテスト単位8からの回路出
力11を区別して、このラッチ回路1の出力ピンとして
のシフトアウト端子1aから得られるデータと期待出力
値とを比較器10にて比較することによシ、テスト単4
セ8の故障の有無を判断するようにしたものである。な
お、ラッチ回路1の真理値表を下記第1表に示す。
ータをラッチするとともにスルーモードを有してMUX
13と同等の機能を持つラッチ回路1を設け、5RL6
よりスキャンされたデータとテスト単位8からの回路出
力11を区別して、このラッチ回路1の出力ピンとして
のシフトアウト端子1aから得られるデータと期待出力
値とを比較器10にて比較することによシ、テスト単4
セ8の故障の有無を判断するようにしたものである。な
お、ラッチ回路1の真理値表を下記第1表に示す。
第1表
しかして、上記実施例のMHによると、MUX13にか
えてラッチ回路1を用いることによp1シフトインライ
ン12がオン(ON)すると、シフトモードがオンし、
ラッチ回路1のシフトアウト端子1aには5RL6より
スキャンしてきた出力データが得られ、そのデータを観
測することができる。また、シフトインライン12力;
オフ(OFF)すると、シフトモード端子7からのクロ
ックMが入り、テスト単位8からの回路出力11をラッ
チ回路1のシフトアウト端子1aで観測することができ
る。
えてラッチ回路1を用いることによp1シフトインライ
ン12がオン(ON)すると、シフトモードがオンし、
ラッチ回路1のシフトアウト端子1aには5RL6より
スキャンしてきた出力データが得られ、そのデータを観
測することができる。また、シフトインライン12力;
オフ(OFF)すると、シフトモード端子7からのクロ
ックMが入り、テスト単位8からの回路出力11をラッ
チ回路1のシフトアウト端子1aで観測することができ
る。
以上のように本発明によるときは、MUXを用いること
ができない場合にラッチ回路を利用することによシ、ピ
ン数を削減することができる効果がある。
ができない場合にラッチ回路を利用することによシ、ピ
ン数を削減することができる効果がある。
第1図は本発明の一実施例による半導体集積回路装置を
示すテスト回路部のブロック図、第2図は従来の半導体
集積回路装置の一例を示すテスト回路部のブロック図、
第3図はマルチブレサを示すブロック図、第4図はスキ
ャンレジスタの構成によってマルチプレクサを用いるこ
とができない例を示す説明図である。 1・・・・ラッチ回路、2・Φ・・シフトイン端子、6
11・・・シフトレジスタ(SRL)、7・・・命シフ
トモード端子、8・・・拳テスト単位、10・・・・比
較器、11・・・・回路出力、12・・・・シフトイン
ライン。
示すテスト回路部のブロック図、第2図は従来の半導体
集積回路装置の一例を示すテスト回路部のブロック図、
第3図はマルチブレサを示すブロック図、第4図はスキ
ャンレジスタの構成によってマルチプレクサを用いるこ
とができない例を示す説明図である。 1・・・・ラッチ回路、2・Φ・・シフトイン端子、6
11・・・シフトレジスタ(SRL)、7・・・命シフ
トモード端子、8・・・拳テスト単位、10・・・・比
較器、11・・・・回路出力、12・・・・シフトイン
ライン。
Claims (1)
- スキヤンレジスタとしてのシフトレジスタとテスト単位
から構成されたスキャンパス構造を有する半導体集積回
路装置において、前記シフトレジスタにてスキャンされ
たデータと前記テスト単位からの出力データとを区別す
るラッチ回路を設け、このラッチ回路から得られるデー
タとあらかじめ設定された期待出力値を比較してテスト
単位の故障の有無を判断するようにしたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62102523A JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62102523A JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63268262A true JPS63268262A (ja) | 1988-11-04 |
Family
ID=14329695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62102523A Pending JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63268262A (ja) |
-
1987
- 1987-04-24 JP JP62102523A patent/JPS63268262A/ja active Pending
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