JPS63268262A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63268262A JPS63268262A JP62102523A JP10252387A JPS63268262A JP S63268262 A JPS63268262 A JP S63268262A JP 62102523 A JP62102523 A JP 62102523A JP 10252387 A JP10252387 A JP 10252387A JP S63268262 A JPS63268262 A JP S63268262A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- data
- latch circuit
- test unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はｒｃやＬＳＩなどの半導体集積回路装置に関し
、特にテストヲ容易にするためにスキャンパス構造を備
えた半導体集積回路装置において、そのスキャンパスに
よるテスト回路の改良に関するものである。
、特にテストヲ容易にするためにスキャンパス構造を備
えた半導体集積回路装置において、そのスキャンパスに
よるテスト回路の改良に関するものである。
ＩＣやＬＳＩなどの半導体集積回路装置は、テストを容
易にするために、スキャンパス構造を備えているのが一
般的である。従来、このスキャンパス方式のテスト回路
において、マルチプレクサを用いてテスト信号とゲート
からの出力信号を多重化し、ピン数を削減したものがあ
る。そのテスト回路の基本的な構成を第２図に示す。
易にするために、スキャンパス構造を備えているのが一
般的である。従来、このスキャンパス方式のテスト回路
において、マルチプレクサを用いてテスト信号とゲート
からの出力信号を多重化し、ピン数を削減したものがあ
る。そのテスト回路の基本的な構成を第２図に示す。
第２図において、２はシフトイン端子、３，４はシフト
クロックとしてのクロックＡ、Ｂがそれぞれ入力される
クロック端子、５はシステムクロックＣが入力されるシ
ステムクロック端子であり、Ｉはシフトモード信号Ｍが
入力されるシフトモード端子である。また、６は回路内
のスキャンレジスタとしてのシフトレジスト（以下ＳＲ
Ｌと略す）、８はテスト対象回路としての組み合せ回路
などのテスト単位、９はテストパターン発生器であり、
１３はテストすべき信号とテスト単位８のゲートからの
出力信号を多重化するマルチプレクサ（以下ＭＵＸと略
す）であり、その出力ビン１３ａＫ得ら九るデータが比
較器１０に入力されている。なお、第３図にマルチプレ
クサ（ＭＵＸ）のブロックを示す。
クロックとしてのクロックＡ、Ｂがそれぞれ入力される
クロック端子、５はシステムクロックＣが入力されるシ
ステムクロック端子であり、Ｉはシフトモード信号Ｍが
入力されるシフトモード端子である。また、６は回路内
のスキャンレジスタとしてのシフトレジスト（以下ＳＲ
Ｌと略す）、８はテスト対象回路としての組み合せ回路
などのテスト単位、９はテストパターン発生器であり、
１３はテストすべき信号とテスト単位８のゲートからの
出力信号を多重化するマルチプレクサ（以下ＭＵＸと略
す）であり、その出力ビン１３ａＫ得ら九るデータが比
較器１０に入力されている。なお、第３図にマルチプレ
クサ（ＭＵＸ）のブロックを示す。
次に、上記構成の動作について説明する。
まず、５ＲＬ６のプライマリ入力に初期値を設定する。
そして、ＳＲＬ＆のモードをシフトモードＭによって９
Ｊす換え、次いでシフトイン端子２からテストパターン
を設定していく。その後、クロックＡ、クロックＢの順
にシフトクロックを入力して、５ＲＬ６に値を設定する
。次に、５ＲＬ６のシフトモードからノーマルモードに
切り換え、システムクロック端子５よりシステムクロッ
クＣを入力してＭＵＸ１３にデータを取込み、再び５Ｒ
Ｌ６のモードをノーマルモードからシフトモードに切り
換え、クロックＢ、クロックＡのシフトクロックを順に
入力し、ＭＵＸ１３のデータを取り出す。
Ｊす換え、次いでシフトイン端子２からテストパターン
を設定していく。その後、クロックＡ、クロックＢの順
にシフトクロックを入力して、５ＲＬ６に値を設定する
。次に、５ＲＬ６のシフトモードからノーマルモードに
切り換え、システムクロック端子５よりシステムクロッ
クＣを入力してＭＵＸ１３にデータを取込み、再び５Ｒ
Ｌ６のモードをノーマルモードからシフトモードに切り
換え、クロックＢ、クロックＡのシフトクロックを順に
入力し、ＭＵＸ１３のデータを取り出す。
このようにして得られたデータとあらかじめ設定された
期待出力値を比較器１０にて比較することにより、テス
ト単位８が故障しているかどうか判断することができる
。
期待出力値を比較器１０にて比較することにより、テス
ト単位８が故障しているかどうか判断することができる
。
ところが、５ＲＬ６つまりスキャンレジスタの構成によ
ってＭＵＸ１３が使えない場合がある。例えば、第４図
に示すように、シフトインライン１２の出力とテスト単
位８の回路出力１１が独立に、入力用クロックでおる場
合のスキャンレジスタではＭＵＸ’１用いることができ
ないという問題点があった。
ってＭＵＸ１３が使えない場合がある。例えば、第４図
に示すように、シフトインライン１２の出力とテスト単
位８の回路出力１１が独立に、入力用クロックでおる場
合のスキャンレジスタではＭＵＸ’１用いることができ
ないという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、スキャンレジスタの構成によってマルチプレク
サ（ＭＵＸ ）が使用できない場合でも、スキャンパス
からの回路状態を制御し観測することができる半導体集
積回路装置を得ることを目的とする。
もので、スキャンレジスタの構成によってマルチプレク
サ（ＭＵＸ ）が使用できない場合でも、スキャンパス
からの回路状態を制御し観測することができる半導体集
積回路装置を得ることを目的とする。
本発明に係る半導体集積回路装置は、スキャンレジスタ
としてのシフトレジスタとテスト単位から宿戚されたス
キャンパス構造を有する半導体集積回路装置において、
前記シフトレジスタにてスキャンされたデータと前記テ
スト単位からの出力データとを区別するラッチ回路を設
け、このラッチ回路から得られるデータとあらかじめ設
定された期待出力値を比較してテスト単位の故障の有無
を判断するようにしたものである。
としてのシフトレジスタとテスト単位から宿戚されたス
キャンパス構造を有する半導体集積回路装置において、
前記シフトレジスタにてスキャンされたデータと前記テ
スト単位からの出力データとを区別するラッチ回路を設
け、このラッチ回路から得られるデータとあらかじめ設
定された期待出力値を比較してテスト単位の故障の有無
を判断するようにしたものである。
本発明においては、マルチプレクサのかわりにラッチ回
路を用いることにより、スキャンされたデータとテスト
単位からの出力とを区別し、そのラッチ回路のシフトア
ウト端子で観測することができる。
路を用いることにより、スキャンされたデータとテスト
単位からの出力とを区別し、そのラッチ回路のシフトア
ウト端子で観測することができる。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明の一実施例を示すブロック図であり、同
図において第２図、第３図と同一または相当部分は同一
符号を付してその説明は省略する。
図において第２図、第３図と同一または相当部分は同一
符号を付してその説明は省略する。
この実施例が第２図の従来例のものと異、なる点は、デ
ータをラッチするとともにスルーモードを有してＭＵＸ
１３と同等の機能を持つラッチ回路１を設け、５ＲＬ６
よりスキャンされたデータとテスト単位８からの回路出
力１１を区別して、このラッチ回路１の出力ピンとして
のシフトアウト端子１ａから得られるデータと期待出力
値とを比較器１０にて比較することによシ、テスト単４
セ８の故障の有無を判断するようにしたものである。な
お、ラッチ回路１の真理値表を下記第１表に示す。
ータをラッチするとともにスルーモードを有してＭＵＸ
１３と同等の機能を持つラッチ回路１を設け、５ＲＬ６
よりスキャンされたデータとテスト単位８からの回路出
力１１を区別して、このラッチ回路１の出力ピンとして
のシフトアウト端子１ａから得られるデータと期待出力
値とを比較器１０にて比較することによシ、テスト単４
セ８の故障の有無を判断するようにしたものである。な
お、ラッチ回路１の真理値表を下記第１表に示す。
第１表
しかして、上記実施例のＭＨによると、ＭＵＸ１３にか
えてラッチ回路１を用いることによｐ１シフトインライ
ン１２がオン（ＯＮ）すると、シフトモードがオンし、
ラッチ回路１のシフトアウト端子１ａには５ＲＬ６より
スキャンしてきた出力データが得られ、そのデータを観
測することができる。また、シフトインライン１２力；
オフ（ＯＦＦ）すると、シフトモード端子７からのクロ
ックＭが入り、テスト単位８からの回路出力１１をラッ
チ回路１のシフトアウト端子１ａで観測することができ
る。
えてラッチ回路１を用いることによｐ１シフトインライ
ン１２がオン（ＯＮ）すると、シフトモードがオンし、
ラッチ回路１のシフトアウト端子１ａには５ＲＬ６より
スキャンしてきた出力データが得られ、そのデータを観
測することができる。また、シフトインライン１２力；
オフ（ＯＦＦ）すると、シフトモード端子７からのクロ
ックＭが入り、テスト単位８からの回路出力１１をラッ
チ回路１のシフトアウト端子１ａで観測することができ
る。
以上のように本発明によるときは、ＭＵＸを用いること
ができない場合にラッチ回路を利用することによシ、ピ
ン数を削減することができる効果がある。
ができない場合にラッチ回路を利用することによシ、ピ
ン数を削減することができる効果がある。
第１図は本発明の一実施例による半導体集積回路装置を
示すテスト回路部のブロック図、第２図は従来の半導体
集積回路装置の一例を示すテスト回路部のブロック図、
第３図はマルチブレサを示すブロック図、第４図はスキ
ャンレジスタの構成によってマルチプレクサを用いるこ
とができない例を示す説明図である。 １・・・・ラッチ回路、２・Φ・・シフトイン端子、６
１１・・・シフトレジスタ（ＳＲＬ）、７・・・命シフ
トモード端子、８・・・拳テスト単位、１０・・・・比
較器、１１・・・・回路出力、１２・・・・シフトイン
ライン。
示すテスト回路部のブロック図、第２図は従来の半導体
集積回路装置の一例を示すテスト回路部のブロック図、
第３図はマルチブレサを示すブロック図、第４図はスキ
ャンレジスタの構成によってマルチプレクサを用いるこ
とができない例を示す説明図である。 １・・・・ラッチ回路、２・Φ・・シフトイン端子、６
１１・・・シフトレジスタ（ＳＲＬ）、７・・・命シフ
トモード端子、８・・・拳テスト単位、１０・・・・比
較器、１１・・・・回路出力、１２・・・・シフトイン
ライン。
Claims (1)
- スキヤンレジスタとしてのシフトレジスタとテスト単位
から構成されたスキャンパス構造を有する半導体集積回
路装置において、前記シフトレジスタにてスキャンされ
たデータと前記テスト単位からの出力データとを区別す
るラッチ回路を設け、このラッチ回路から得られるデー
タとあらかじめ設定された期待出力値を比較してテスト
単位の故障の有無を判断するようにしたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102523A JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102523A JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268262A true JPS63268262A (ja) | 1988-11-04 |
Family
ID=14329695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62102523A Pending JPS63268262A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268262A (ja) |
-
1987
- 1987-04-24 JP JP62102523A patent/JPS63268262A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1218424A (en) | Scannable asynchronous/synchronous cmos latch | |
| US4812678A (en) | Easily testable semiconductor LSI device | |
| US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| US7694199B2 (en) | Three boundary scan cell switches controlling input to output buffer | |
| US4698830A (en) | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit | |
| JPH0450678A (ja) | テスト容易化回路 | |
| JPH10513613A (ja) | デュアルラッチのクロックドｌｓｓｄおよび方法 | |
| JPH07287053A (ja) | 境界走査適応マルチ・チップ・モジュール及びその操作方法 | |
| US7013415B1 (en) | IC with internal interface switch for testability | |
| US5570374A (en) | Built-in self-test control network | |
| KR20000020103A (ko) | 코어 셀 기반의 집적 회로의 테스트 용이도를 증가시키기 위한바운더리 스캔회로 | |
| US7058868B2 (en) | Scan testing mode control of gated clock signals for memory devices | |
| US5894548A (en) | Semiconductor device having test circuit | |
| US20020194564A1 (en) | Semiconductor integrated circuit having test circuit | |
| US7089471B2 (en) | Scan testing mode control of gated clock signals for flip-flops | |
| JPS63268262A (ja) | 半導体集積回路装置 | |
| US6321355B1 (en) | Semiconductor integrated circuit and method of testing the same | |
| JPH112664A (ja) | バウンダリスキャンレジスタ | |
| KR100504688B1 (ko) | 반도체칩테스트회로 | |
| JPH0989993A (ja) | スキャン回路 | |
| JP2874248B2 (ja) | 診断用スキャンパス付き電子回路 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPH04128666A (ja) | 半導体集積回路 | |
| JP2944325B2 (ja) | スキャンパス診断回路 | |
| JPH0358143A (ja) | Ｌｓｉのスキャンイン／スキャンアウト論理回路 |