JPH0278980A - 半導体集積回路、塔載基板および検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、基板に、半導体集積回路を複数個実装した状
態において、該基板に設けられている、各半導体集積回
路を接続するインタフェース部の機能を検査することに
好適な、半導体集積回路。

および、これを搭載する基板、ならびに、その検査方法
に関する。

［従来の技術］ 一般に、半導体集積回路は、複数個が基板に搭載されて
用いられることが多い。

基板に半導体集積回路を実装する場合、通常。

その前に、各半導体集積回路および基板についての検査
が行なわれる。

この半導体集積回路についての検査方法は。

種々提案されている。例えば、特開昭６１−１５５８７
４号公報には、スキャンパス方式により、半導体集積回
路内部の機能を試験する方法および装置が開示されてい
る。

また、特開昭６１−１６１４６９号公報には、半導体集
積回路に関する技術であって、その入力バッファの前段
に、ラッチ機能を持たせる構成として、入力信号のスキ
ューを該ラッチにより排除して、該半導体集積回路の論
理回路の機能試験を正確に行なえるようにしたものが開
示されている。

一方、基板、そのものについても、配線パターンの適所
にプローブピンを接触させる等の手段により、導通試験
が行なわれる。

［発明が解決しようとする課題］ ところで、半導体集積回路を搭載した基板が。

正常に動作することを保障するには、半導体集積回路が
基板の導体パターンに正確に接続されていることを試験
することが必要である。

しかしながら、上記した公報に開示された技術を含めて
、従来の検査方法および装置は、いずれも半導体集積回
路や、基板そのものについての技術であって、半導体集
積回路を実装した状態での基板のインタフェース部の検
査については、何ら配慮されていない。

例えば、半導体集積回路の論理回路の試験方法を適用し
て、半導体集積回路が実装された基板の入力側子や、搭
載されている半導体集積回路の入力ピンに、検査信号を
印加して、基板の出力端子や半導体集積回路の出力ピン
に、どのような信号が出力されるかで、インタフェース
部が正常に機能しているか否か調べることが考えられる
。

しかし、この方法では、搭載されている複数の半導体集
積回路がインタフェース部を介して各々　。

有機的に接続されているため、入力信号に対して。

各々の半導体集積回路が作動した結果が出力信号として
表われる。そのため、出力信号からインタフェース部が
正常な接続状態で機能していることを解析することは非
常に困難である。

一方１．！！板そのものの導通試験方法を適用して、実
装されている各半導体集積回路の各ピン−ピン間の導通
を調べることが考えられる。

しかし、この方法は、多数のピンに対してプローブピン
を正確にかつ確実に接触させることが容易でないという
問題がある。例えば、治具を設けて、プローブピンの位
置決めを行なうことも考えられるが、治具を精度よく製
作しなければならないため、手間がかかると共に、高価
となる欠点がある。しかも、パターンの異なる基板毎に
治具を必要とする不便もある。　　。

さらに、この基板の検査方法においては、ピンに印加さ
れる信号によって、半導体集積回路の論理回路が動作し
てしまうことがあり得る。そのため、このような動作を
生じないように配慮して検査を行なうことが必要となる
。しかし、複雑に結線された基板において、このような
配慮をしつつ検査をすることは、検査結果の信頼性、作
業能率等の点から、事実上困難である。

そのため、従来は、半導体集積回路を実装した後に、基
板のインタフェース部が正常に機能するか否かの検査は
、省略されることが多かった。

本発明は、半導体集積回路が実装された状態の基板で、
インタフェース部が正常に機能するか否かの検査を行な
う場合における。上記問題を解決するためになされたも
のである。

その目的は、特別な治具を用いずに、また、半導体集積
回路の内部論理回路を動作させることなく検査が行なえ
て、信頼性が高く、がっ、解析が容易、な検査結果を能
率よく得られることに適した、半導体集積回路および搭
載基板ならびに検査方法を提供することにある。

［課題を解決するための手段］ 本発明は、上記問題点を解決する手段として。

論理動作を行なう論理機能部と、これに通じる各々ｌま
たは２以上の入力信号線および出方信号線を有する半導
体集積回路において、 上記入力信号線および出方信号線の各々に対応して接続
され、当該半導体集積回路から外部のインタフェース部
に出力されるテストデータをラッチし、また、外部のイ
ンタフェース部がら入力するテストデータをラッチする
ラッチ機能部を備えることを特徴とする。

また、本発明の半導体集積回路は、上記各ラッチ機能部
に対し、出力用テストデータを送ってラッチさせると共
に、外部への出力を指示し、がっ、外部からのテス１へ
データを取り込んでラッチさせると共に、ラッチしたデ
ータを転送するよう指示するラッチ制御部とを備えるこ
とが好ましい。

本発明においては、上記各ラッチ機能部を。

ラッチしたデータを順次後段に転送できるようにシリア
ルに接続し、かつ、最初と最後のラッチ機能部を上記ラ
ッチ制御部に接続してスキャンループを形成しておくこ
とが好ましい。この場合、テストデータを外部に出力す
る出力用のラッチ機能部を上記出力信号線に接続し、外
部から入力するテス１へデータを取り込む入力用ラッチ
機能部を上記入力（６号線に接続する。すなわち、ラッ
チ機能部を入力ラッチ回路と出力ラッチ回路とに分離し
て、それぞれ対応する信号線に接続する。もっとも、ラ
ッチ機能部自体の作用は、入力用でも出力用でも同じで
あるため、同一の構成でよい。

また、上記各ラッチ機能部に、検査時に上記論理機能部
を、各入力信号線および出力１３号線から切り瀬すスイ
ッチ１幾能を設けることが好ましい。

このような機能を有するものとして１例えば、マスタフ
リップフロップとスレーブフリップフロップを用いた回
路がある。

次に、本発明によれば、上記した半導体集積回路を複数
個搭載した基板が構成される。この基板は、主として導
体配線からなるインタフェース部を形成し、かつ、該イ
ンタフェース部を検査するためのテストデータを転送す
るための配線、該検査を制御するための制御信外用配線
および端子を設けて構成され、この上に上記半導体集積
回路が搭載される。

この基板において、上記搭載されろ各″４ｔ−導体集積
回路のスキャンループをシリアルに（妾オ″とする信号
線を設けることが好ましい。この場合、上記搭載される
各半導体集積回路を２以上の群に分け、各群毎に群を構
成する字導体集積回路のスキへ・ンループをシリアルに
接続する信号線を設けてもよい。

なお、半導体集積回路内のスキャンループを２以上設け
ることもできる。

また、上記半導体集積回路として、ラッチ制御部を設け
ていないものを基板に搭載して、各半導体集積回路のス
キャンループをシリアルに接続すると共に、基板にラッ
チ制御部を設けて、全ての半導体集積回路のラッチ機能
部を制御する構成としてもよい。

また、本発明は、上記半導体集積回路を搭載した基板の
検査方法をも提供するものである。

この検査方法は、次の手順によることを特徴とする。

■検査を目的とするインタフェース部を挾む半導体集積
回路のうち、出力側となる半導体集積回路の出力信号線
に接続された各ラッチ機能部に対し、上記スキャンルー
プ上の、それらより前段にある他のラッチ機能部を順次
介してテストデータを転送してラッチさせる。

■ついで、該ラッチしたテストデータを各ラッチ機能部
から出力信号線を介してインタフェース部に送出する。

■一方、入力側となる半導体集積回路の入力信号線に接
続された各ラッチ（慢能部に、上記インタフェース部か
ら入力するテストデータを取り込む。

（７ｉ）ついで、これを上記スキャンループ上のそれら
より後段の他のラッチ機能部を順次介して転送する。

（［有］最後段のラッチ機能部から順次出力されるテス
トデータのパターンを最初に与えたテストデータ、また
は、予め設定した期待値と比較して、インタフェース部
の機能を評価する。

また１本発明は、上記半導体集積回路を複数個搭載した
基板であって、搭載した半導体集積回路内に形成される
スキャンループを、また、シリアルに接続したものにつ
いての検査方法をも提供する。この方法は、上記した検
査方法の手順のうち、■、（■および（かについては同
じであるので、ＣＤおよび■のみ示す。

（Ｄ検査を目的とするインタフェース部を挾む半導体集
積回路のうち、出力側となる半導体集積回路の出力信号
線に接続された各ラッチ機能部に対し。

他の半導体集積回路を含めて、上記スキャンループ上の
、それらより前段にある他のラッチ機能部を順次介して
テストデータを転送してラッチさせる。

（■ついで、これを他の半導体集積回路を含む上記スキ
ャンループ上の、それらより後段の他のラッチ機能部を
順次介して転送する。

Ｌ記検査方法を１発展させた方法として、各半導体集積
回路の出力用ラッチ機能部に、テストデータをシリアル
転送して、ラッチさせ、これを。

インタフェース部を介して他の各半導体集積回路の入力
用ラッチ機能部に入力させ、ついで、これをシリアル転
送して取り出して、検査する方法がある。

なお１本発明において検査の対象となるインタフェース
部は、猛板において、搭載される各半導体集積回路の入
力ピンや出力ピンを相互に接続する導体配線を主として
意味するが、これに限らず、ピン−ピン間に存在する電
子回路部品や組み合せ論理回路等を含むものである。そ
して、この検査では、インタフェース部そのものの良否
のみならず、半導体集積回路との接続状態の良否も含め
て。

インタフェース部が正常に機能するか否かを調べる。

［作用］ 本発明は、上記したように、基板に搭載される各半導体
集積回路の入出力信号線に設けであるラッチ機能部を用
いて、インタフェース部にテストデータを出力し、また
、インタフェース部からのテストデータを受は取ること
ができる。

この場合、出力信号線に接続されているラッチ機能部に
対して、外部からテストデータを設定してラッチさせ、
これを不ンタフェース部に出力することにより、集積回
路内の論理機能部の動作に無関係に出力データを形成で
きる。９ また、インタフェース部から入力されたデス＋−データ
も、ラッチ機能部から外部に取り出すことにより、集積
回路内部の論理機能部の影響を全く受けることなく、テ
スト結果を得ることができる。

ところで、各ラッチ機能は、これをシリアルに１ｍ　Ｎ
＊’ｊ、することにより、出力用のテストデータや入力
したテストデータをシリアル転送することができる。こ
れによって、少ない配線および端子で。

目的の出力信鋒線にナス１−データを送り、一方、目的
の入力信号線からのテストデータを受は取ること、がで
きる。　。

゛従って５、多数の大規模半導体集積回路を搭載したプ
リント」↓板におけろインタフェース部に、ついての検
査が特別の治具等要せず、しかもプローブピンの接触等
の手間のかかる作業を要しないので、能率よく実行で今
る。

また、上述したように、・検査が、内部の論理機能部の
動作に無−関係に行な、えるので、信頼性の高いナス１
−データが得られる。しかも、複雑な論理動作を介しな
いので、テストデータの解析も容易となる。　　　　　
　　　　　　、 ［実施例］ 以下１本発明の一実施例について図面を参興して詳細に
説明する。

第１図に本発明の半導体集積回路の一実施例を示す。

第１図に示す実施例の半導体集積回路１は、論理動・作
を行なう論理機能部５（回路゛構成の図示省略）と、こ
れに通じる各々複数本の入力信号線５１および出力信号
線５２と、これらの信号線５１および５２の端部に設け
られた端子２と、入力信号線５１に挿入接続された入力
バッファ３および出力信号線・５２に接続された出力バ
ッファ７とを有している。

また、この半導体集積回路１は、外部に出力するテスト
データをラッチすると共に、外部出力する出力ラッチ回
路６と、外部から入力するテストデータをラッチする入
力ラッチ回路４と、該出力ラッチ回路６および入力ラッ
チ回路４に対して。

テストデータを送ると共に、ラッチしている外部からの
テストデータを受は取り、かつ、テストデータの外部へ
の出力と；外部からの取り込みを制御するラッチ制御回
路８と、該ラッチ制御回路８から上記各入力ラッチ回路
４および出力ラッチ回路６・とをシリアルにかつループ
状に接続して。

テス１へデータを伝送すると共に、制御信号を伝送する
スキャンループ信号線８０とを有している。

上記ラッチ制御回路８は、上記入力ラッチ回路４に対し
て外部からのテストデータの取り込みを指示すると共に
、出力ラッチ回路６に対して外部へのテストデータの出
力を指示するクロック信号を出力する。また、上記出力
ラッチ回路に対して。

出力用テストデータをスキャンループ信−号線８０から
ラッチすること（以下スキャンインと称する）を指示す
ると共に、入力ラッチ回路に対して、外部から取り込ん
でラッチしているテストデータをスキャンループ信号線
８０上に送出すること（以下スキャンアウトと称する）
を指示するスキャントリガ信号を出力する。上記入力ラ
ッチ回路４は。

本実施例では、入力バッファ３の後段側に設けられ、一
方、出力ラッチ回路６は、出力バッファ７の前段側に設
けられている。また、上記入力ラッチｌ路４および出力
ラッチ回路６は、共にフリップフロップにて構成されて
いる。

第２図に、入力、ラッチ回路４の構成を示す６また、第
３図にその詳細な回路構成を示し、第４Ａ図および第４
Ｂ図にこのフリップフロップの動作時の真理値表を示す
。

第２図において、入力ラッチ回路４は、マスタフリップ
フロップ（以下マスタＦＦと略記する）４１と、スレー
ブフリップフロップ（以下スレーブＦＦとｌ１１８記す
る）４２からなる。

第３図に示すように、マスタＦＩ？　４１は、インバー
タ＠路４１１、オア回路４１２およびナンド回路４１３
により構成されている。スレーブＦＦ４２は、インバー
タ回路４２１．オア回路４２２およびナンド回路４２３
により構成されている。本回路は、フリップフロップを
構成する回路としてよく知られたものである。従って回
路構成の説明は省略する。

上記マスタＦＦ４　］は、通常時は、Ｄ信号の内容がク
ロック信号ＣＫにより取り込まれ、スキャンイン時は、
ＤＳＩ信号の内容がスキャントリガ信号Ｓ　’１”　Ｂ
により取り込まれる。取り込まれた内容は、出力信号Ｑ
に出力されると共にスレーブＦＦ４２の入力データとな
る。

すなわち、マスタＦＦ４１は、クロック信号ＣＫが′Ｈ
′　レベルのとき、データ入力信号りの内容を取り込み
、スキャントリガ信号ＳＴＢがｌ　Ｌ　１　レベルのと
き、スキャンインデータ信号ＤＳＩの内容を取り込む。

クロック信号ＣＫおよびスキャントリガ信号５ＴＩ３が
共に′オフ′状態のときは、状態を保持しつづける。ク
ロック信号ＣＫおよびスキャントリガ信号５ＴＩ３が同
時に１オン′状態にあるとき、データ入力信号りおよび
スキャンインデータ信号ＤＳＩが同じレベルを、示して
いるときは、そのレベルの状態が取り込まれるが、不一
致の時は不確定状態となる。

一方、スレーブＦＦ４２は、マスタＦＦ４１の内容をス
キャントリガ信号ＳＴＡにより取り込み。

スキャンアウト信号ＤＳＯとして出力する。

スレーブＦＦ４２は、スキャン１−リガ信号ＳＴＡがｌ
　Ｌ　１　レベルのとき、マスタＦＦ４１の内容を取り
込み、’Ｈ’　　レベルのときは、状態を保持しつづけ
、スキャンアウト信号ＤＳＯとじて出力する。

すなわち１本実施例では、入力ラッチ回路４をマスタＦ
ＦとスレーブＦＦとで構成することにより、論理機能部
５を入力信号線に対しスルー状態とするかまたは切り離
すかを切り換えるスイッチ機能と、端子からテストデー
タを取り込むが、または、出力用のテストデータをラッ
チするかを選択する選択スイッチ機能と、データを保持
する記憶機能とを、ラッチ機能部に持たせることを実現
している。

なお、この点は、出力ラッチ回路６についても同様であ
って、論理機能部５を出力信号線に対しスルー状態とす
るかまたは切り離すかを切り換えるスイッチ機能と、端
子ヘラッチしているテストデータを出力するか、ラッチ
している入力データを次の出力ラッチ回路に送るかを選
択する選択スイッチ機能と、データを保持する記憶機能
が、実現される。

以上１入力ラッチ回路４の構成および作用について説明
したが、出力ラッチ回路６も、この人ヵラッチ回路４と
同じ回路構成であり、同様に作用する。従って、説明を
繰り返さない。

次に、上記した入力ラッチ回路４および出力ラッチ回路
６をスキャンループ（Ｂ帰線８０によりシリアル接続し
て形成されているスキャンループについて、第５図を参
照して説明する。

第５図において、マスタＦＦ４１用スキヤントリガ信号
ＳＴＢおよびスレーブＦＦ４２用スキヤントリガ信号Ｓ
ＴＡは、全ての入力ラッチ回路４および出力ラッチ回路
６に共通に入力されている。

また、通常時における入力データ信号りを取り込むため
のクロック信号は、全入力ラッチ回路４に共通に入力さ
れるクロック信号ＣＫＩと、全出力ラッチ回路６に共通
に入力されるクロック信号ＣＫＯがそれぞれ接続されて
いる。なお、マスタｒ”　Ｆ　４１のデータ入力信号り
および出力信号Ｑの説明は省略する。

第５図に示す上記スキャンループにおいて、半導体集積
回路１に、１，２．３・・・ｎ個の入力ラッチ回路４と
、１，２．３・・・ｍ個の出力ラッチ回路６を有してい
るものとすると、ラッチ制御回路８からのスキャンイン
データ信号は、１番目の入力ラッチ回路４のスキャンイ
ンデータ信号ＤＳＩに接続され、１番目のスキャンアウ
トデータ信号ＤＳＯは、２番１１の入力ラッチ回路４の
スキャンインデータ信号ＤＳＩ′に接続される。このよ
うに前段のラッチ回路のスキャンアラ１−信号ＤＳＯが
次段のラッチ回路のスキャンイン信号となるように、順
次接続することにより、半導体集積回路１内の全ての入
力ラッチ回路４および出力ラッチ回路６をシリアルに接
続する。

なお、シリアル接続するラッチ回路の順序は、入力ラッ
チ回路４と出力ラッチ回路６とを区別する必要は全くな
く、混在していても同じである。

次に、第６図によりラッチ制御回路８について説明する
。

ラッチ制御回路８は１、入力バッファ回路８４、出力バ
ッファ回路８７．インバータ回路８１．アンド回路８２
．お、よび、オア回路８３より構成されている。このラ
ッチ制御回路８は、半導体集積回路ｌの端子２より、ス
キャントリガ信号Ｓ　ＴＢおよびＳＴＡを入力し、それ
ぞれ、入力バッファ回路８４にて、反転信号を作成し、
マスタｒ”　Ｆ　４１用スキャントリガ信号ＳＴＢ、ス
レーブＦＦ　４２用スキャントリガ信号ＳＴＡを作成す
る。

シリアル接続された初段のラッチ回路用のスキャンイン
データ信号ＤＳＩには、半導体集積回路１の端子２か“
ら入力されるスキャンインデータ（ａ号ＳＩＤと、シリ
アル接続された最終段のラッチ回路出力のスキャンアウ
トデータ信号ＤＳＯのどちらか一方が、スキャンモード
信号ＳＩＭにより選択されて出力される。一方、最終段
のラッチ回路出力のスキャンアウトデータ信号・ＤＳＯ
は。

出力バッファ回路８７を経由し、半導体集積回路１の端
子２に出力される。

入力ラッチ回路用クロック信号ＣＫＩおよび出力ラッチ
回路用クロック信号ＣＫＯは、それぞれ、クロック信号
ＣＫＩ、ＣＫ２が、端子２より入力バッファ回路８４を
経由して作成されたものである。

以上の回路構成において、半導体集積回路１における入
力ラッチ回路４および出力ラッチ回路６に対するスキャ
ンイン動作について、第７図を参照して説明する。

スキャンモード信号ＳＩＭが’　Ｉ−Ｉ　’　レベルに
あるとき、交互に入力されるスキヤント１）可信号ＳＴ
Ａ、ＳＴＢにより、スキャンインデータ信号ＳＩＤの内
容が順次入力ラッチ回路４および出力ラッチ回路６に取
り込まれていく。

第１番目のスキャントリガ信号ＳＴＢにより。

初段のラッチ回路のマスタ１”　Ｆがセラ１−され（Ｑ
ｌ）、・次に、第２番目のスキャントリガ信号ＳＴＡに
より、マスタＦＦの内容Ａがスレーブ　ＦＦに転送され
る（ＤＳＯＩ）。　　７次に、第２番目のスキャントリ
ガ信号ＳＴＢによ−リ、初段のラッチ回路のマスタＦＦ
には１次のスキセンイ８ンデータ信号ＳＩＤの内容Ｂが
セットされ、２段目のラッチ回路のマスタＦＦには初段
のラッチ回路のスレーブＦＦの内容Ａがセットされる（
Ｑ２）。

次に、第３番目のスキャントリガ４１１号ＳＴΔにより
、初段および２段目のラッチ回路のマスタＦＦの内容（
Ｂ、Ａ）がそれぞれスレーブＦＦに転送される（ＤＳＯ
Ｉ、ＤＳＯ２）。

以下同様にして、ラッチ回路数分のスキャン１−リガ信
号ＳＴＢおよびＳＴＡが入力されることにより、スキャ
ンインデータ＜ａ号ＳＩＤの内容を、全ラッチ回路にス
キャンインすることができる。

なお、この時、通常時のクロッ９１１３号ＣＫ　１　。

ＣＫ　２は出力しない（′Ｌルベル）ように設定してお
く。

全ラッチ回路の内容をスキャンアウトするときは、スキ
ャンモード信号ＳＩＭを“■、″　レベルに設定し、ス
キャントリガ信号ＳＴＡ、ＳＴＢをスキャンイン時と同
様に印加することにより、スキャンアウトデータ信号Ｓ
ＯＤとして全ラッチ回路の内容をＪ：石次出力すること
ができる。

なお、スキャンアウトモード時にスキャンモード信号を
Ｌ′　レベルに設定する意味は、全ラッチ回路の内容を
スキャンアラ１〜終了時に、スキャンアウト開始時と同
様の値に設定しなおしておくためのものである。

また１通常動作時（スキャンイン、スキャンアウト時以
外）には、クロック信号ＣＫ１．およびＣＫ２をＩ−１
’　　レベルに設定しておくことにより、ラッチ回路を
スルー状態に設定することができる。

次に、本実施例の半導体集積回路１によるインタフェー
ス部の検査について説明する。

今、基板に搭載されている複数の半導体集積回路のうち
、一方の出力が基板のインタフェース部を介して他方の
入力に接続されているものとして。

両者間に介在するインタフェース部が正常に機能してい
るか否か調べる。

まず、出力側となる半導体集積回路１の出力ラッチ回路
６に、上記した手Ｊｌｉによって、テストデータをスキ
ャンループ信号線８０のスキャンデータ信号ＤＳＩによ
りスキャンインする。

この場合、データは１入力ラッチ回路４をも含むスキャ
ンループ上をシリアルに送られる。従って、テス］・デ
ータは、各出力ラッチ回路６において１口的の値が設定
されるように、シリアルデータとして形成しておく。例
えば、入力ラッチ回路４が４台接続され、ついで、出力
ラッチ回路が４台接続されているものとすれば、８ビッ
トのシリアルデータのうち、先に送られる４ビットにつ
いて、目的の値となるように設定する。

なお、出力ラッチ回路と入力ラッチ回路の接続順は、半
導体集積回路によって異なり、しかも。

両者が混在してシリアルに接続されることも多いので、
テストデータは、この接続順を考慮して設定する。

設定する値は、′１′または′０′であるが、いずれと
するかは、インタフェース部内に含まれろ論理回路等を
考慮して設定する。

なお、テストデータは、基板外に設けであるデータ作成
装置（図示せず）において形成され、鋸板の導体配線を
介してラッチ制御回路に送られ。

ここから上記したようにして、スキャンループに送られ
る。

上記のようにして、各出力ラッチ回路に目的のテストデ
ータが設定されたとすると１次に、このデータを半導体
集積回路の端子から外部のインタフェース部に送出する
。

一方、入力側となる半導体集積回路では、インタフェー
ス部に接続される端子がらテストデータが入力し、上記
した手順により、入力ラッチ回路に取り込まれ、ラッチ
される。この後、ラッチ制御回路からのスキャンアウト
の指示に従って、各入力ラッチ回路にラッチされている
テストデータがスキャンループ上に出力され、順次後段
のラッチ回路を経て、ラッチ制御回路に送られる。

ラッチ制御回路では、このデータを上記したテストデー
タを作成したデータ作成装置に送る。そして、このデー
タ作成装置では、上記作成したデータと、インタフェー
ス部を通過したデータとを比較して、インタフェース部
が正常に機能しているか否か、すなわち、半導体集積回
路との接続状態等の良否を判定する。

以上説明したように、本実施例によれば、半導体集積回
路の内部状態に影響されることなく、少ない制御信号に
より任意のデータを人出力バッファ回路の直後、直前に
設けたラッチ回路に設定することが可能であり、かつ、
取り出すことができる。従って、半導体集積回路を実装
した基板についての入出力インタフェースの故障検出が
容易となる効果がある。

なお、本実施例では、半導体集積回路の人出力ラッチ回
路を一連のシリアル接続したスキャン回路としたが、ス
キャンアドレス信号の追加、および、スキャンインデー
タ、スキャンアラｊ・データ信号・を増加させることに
より、複数組のシリアル接続したスキャンループ構成と
することができ、短時間にスキャン動作が可能となるこ
とは容易に理解できる。

また、本実施例のラッチ回路は、マスタＦＦおよびスレ
ーブＦ　Ｆによるスキャン回路構成としたが、エツジト
リガタイプフリップフロップを用いることにより、スキ
ャントリガ信号を１種で、前記実施例と同等の機能を実
現できる。

次に、半導体集積回路を複数個搭載した」、を板に関す
る実施例について第８図を参照して説明する。

第８図に示す実施例は、プリント基板１０上に、上記第
１図に示すものと同じ構成を有する複数個の半導体集積
回路１８〜１ｆを搭載したものである。

この実施例では、半導体集積回路１のスキャンアウトデ
ータ信号ＳＯＤと、他の半導体集積回路１のスキャンア
ウトデータ信号ＳＩＤを、データイ３号線１２を介して
接続し、複数個の、半導体集積回路１とシリアル接続し
たスキャンループ構成としている。初段の半導体集積回
路１ａのスキャンインデータ信ｙ−ｓ　Ｉｐは、プリン
ト基板１０の端子１１ａに接続され、最終段の半導体集
積回路１ｆのスキャンアラ１−データ信号ＳＯＤは、プ
リント基板１０の端子１１ｂに接続される構成となって
いる。また、スキャントリガ４ａ号Ｓ　”Ｉ’　Ａ　。

ＳＴＢおよびクロック信号ＣＫＩ、ＣＫ２は、各半導体
集積回路１８〜１ｆにそれぞれ共通に接続され、かつ、
プリント基板１ｏの端子１１ｃに接続されている。

次に１本実施例における検査方法について説明する。

今、半導体集積回路１ａと１ｂとに着目して考える。両
者の間には、前者から後者へのインタフェース部（図示
せず）が存在しているものとする。

まず、半導体集積回路１ａの出力ラッチ回路６（第８図
では図示せず、第１〜３図参照）に、任意のテストデー
タを上記した手順でスキャンインする。ついで、ラッチ
したテストデータをインタフェース部に出力する。

−・方、半導体集積回路１ｂの入力ラッチ回路４（第８
図では図示せず、第１〜３図参照）のクロックＣＫＩを
オンとする。これによって、インタフェース部からテス
トデータが半導体集積回路１ｂの入力ラッチ回路４に取
り込まれる。

その後、入力ラッチ回路４についてスキャンアラ！・動
作を実行させることにより１入力したテストデータを、
当該半導体集積回路１ｂの出力ラッチ回Ｈｅに送り、こ
れにラッチさせる。ついで。

半導体集積回路１ｂの出力ラッチ回路にラッチされてい
゛るデータを１次の半導体集積回路１ｃのラッチ制御部
８に送り、該半導体集積回路１ａ内のスキャンループを
経て、次の半導体集積回路ｌｄに送る。このようにして
、シリアルに接続されている後段の半導体集積回路のス
キャンループを経て、データを取り出すことができる。

このテストデータを、端子１１ｂから取り出し。

インタフェース部が正常に機能していれば、最初に与え
られたテストデータに基づいて得られるであろう期待値
と比較して、インタフェース部に故障があるか否かを検
出でき、インタフェース部の機能が正常か否かを検査す
ることができる。

また１例えば半導体集積回路１ｃと１ｄとの間のインタ
フェース部を検査する場合には、まず、テストデータを
、半導体集積回路１ａおよび１ｂを介して半導体集積回
路１ｃの出力ラッチ回路６に送る。そして、これをイン
タフェース部を介して半導体集積回Ｍｉｄの入力ラッチ
回路４に送る。

二二で得られたテストデータを、後段の半導体集積回路
１ｅ、ｉｆを経て、端子１１ｂから取り出すことによっ
て、必要な検査データを入手することができる。

同様にして、他のインタフェース部についても検査する
ことができる。

なお、上記の例では、各半導体集積回路に挾まれるイン
タフェース部を個別に検査する方法を説明したが、他の
方法も可能である。

例えば、半導体集積回路１ａ〜１（二の出力ラッチ回路
６にテストデータを設定し、これを各インタフェース部
を介して対応する他の半導体集積回路１ｂ〜１ｆの入力
ラッチ回路４に転送し、得られたテストデータを、シリ
アルに接続された各半導体集積回路１ｂ〜１ｆのスキャ
ンループを介して順次取り出すことにより行なう。

この場合、最初のテストデータは、半導体集積回路１０
〜１ａの順に、シリアルに形成し、かつ。

途中に挾まれる各入力ラッチ回路４の分のダミーデータ
を介在させておく。そして、これを半導体集ｆｆ回路１
８〜１（！のスキャンループに順次送り込むことにより
、対応する各半導体集積回路１ｅ〜１ａの出力ラッチ回
路４にラッチさせる。

上記検査に際しては、いずれの半導体集積回路にあって
も、内部の論理機能部とは分離してスキャンループが構
成されているので、テストデータが論理機能部の動作に
よって影響されることｌｉない。従って、イａ頼性の高
い検査ができる。また、テストデータに生じる変化も、
インタフェース部の状態に起因するもののみであるから
、得られたデータの解析も容易であり、初期に与えるテ
ストデータのパターン設定も容易である。

なお１本実施例では、半導体集積回路間のインタフェー
ス部の故障検出について説明したが、半導体集積回路と
プリント基板端子間のインタフェース部についても同様
に故障検出できることは明らかである。

また、本実施例では図示していないが、半導体集積回路
間に、組合せ回路が存在しても、予め組合せ回路を考慮
した期待値を準備しておくことにより、該組合せ回路の
故障検出も可能なことは明らかであろう。

さらに、本実施例の検査方法においては、テストデータ
および制御信号は、各半導体集積回路１内のラッチ制御
回路８に送られる構成となっているが、このラッチ制御
回路８を基板１０に設け、搭載されている全ての半導体
集積回路内のラッチ回路をシリアル接続して、スキャン
ループを形成する構成としてもよい。

この他１本実施例では、プリン！・基板上の半導体集積
回路の全てを一連のシリアル接続したスキャンループ構
成としたが、スキャンアドレス４３号の追加、および、
スキャンイン、スキャンアウトデータ信号を増加して、
プリント基板の端子に接続することにより、複数組のシ
リアル接続したスキャンループ構成とすることができる
。この構成によれば、短時間にスキャン動作が可能とな
り、検査所要時間を短くすることが可能となる。

なお、上記各実施例では、テストデータをシリアルに人
出力する構成となっているが、各ラッチ回路にパラレル
に人出力する構成とすることも考えられる。しかし、パ
ラレル方式は、多数の入出力信号線を必要とするため、
複雑な回路には適さない。これに対して、シリアル方式
は、入出力信号線が少なくてすむので、複雑な回路であ
っても対応でき、実用的である。

また、上記各実施例では、入力ラッチ回路と出力ラッチ
回路とをシリアルに接続しているが、これらを分離して
、各々についてスキャンループを構成してもよい。

［発明の効果］ 以上説明したように本発明によれば、半導体集積回路の
内部論理回路に影響されることなく検査を行なうことが
できて、信頼性が高く、かつ、解析が容易な検査結果を
得ることができる。

また１本発明によれば、半導体集積回路の入出力部分の
みに着目すればよく、内部論理への配慮が不要なため、
大規模半導体集積回路であっても、検査を容易に実行で
きる効果がある。

さらに、本発明によれば、検査に際し、特別な治具を必
要とせず、安価かつ高能率の検査が可能となる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す回路
図、第２図は上記第１図の実施例の構成要にであるラッ
チ回路を示すブロック図、第３図は第２図に示すラッチ
回路の詳細な構成を示す論理回路図、第４Ａ図および第
４Ｂ図は第３図に示すラッチ回路の動作を示す真理値表
、第５図は第２図のラッチ回路を複数個接続したスキャ
ンループの構成を示すブロック図、第６図は第１図にお
けろラッチ制御回路の詳細な構成を示す論理回路図、第
７図は第１図に示す実施例におけるスキャンイン動作を
示すタイムチャート、第８図は第１図に示す半導体集積
回路を複数個搭載した基板についての一実施例の構成を
示すブロック図である。 １・・・半導体集積回路 ３・・・入力バッファ ４・・入力ラッチ回路 ５・・・論理機能部 ６・・・出力ラッチ回路 ７・・・出力バッファ ８・・・ラッチ制御回路 ２・・・端子 １０・・・プリント基板

Claims (1)

1. 【特許請求の範囲】 １、論理動作を行なう論理機能部と、これに通じる各々
   １または２以上の入力信号線および出力信号線を有する
   半導体集積回路において、 上記入力信号線および出力信号線の各々に対応して接続
   され、当該半導体集積回路から外部のインタフェース部
   に出力されるテストデータをラッチし、また、外部のイ
   ンタフェース部から入力するテストデータをラッチする
   ラッチ機能部を備えることを特徴とする半導体集積回路
   。 ２、上記各ラッチ機能部に対し、出力用テストデータを
   送ってラッチさせると共に、外部への出力を指示し、か
   つ、外部からのテストデータを取り込んでラッチさせる
   と共に、ラッチしたデータを転送するよう指示するラッ
   チ制御部とを備えた請求項１記載の半導体集積回路。 ３、上記各ラッチ機能部を、ラッチしたデータを順次後
   段に転送できるようにシリアルに接続し、かつ、最初と
   最後のラッチ機能部を上記ラッチ制御部に接続してスキ
   ャンループを形成した請求項２記載の半導体集積回路。 ４、テストデータを外部に出力する出力用のラッチ機能
   部を上記出力信号線に接続し、外部から入力するテスト
   データを取り込む入力用ラッチ機能部を上記入力信号線
   に接続した請求項３記載の半導体集積回路。 ５、上記各ラッチ機能部に、検査時に上記論理機能部を
   、各入力信号線および出力信号線から切り離すスイッチ
   機能を設けた請求項１、２、３または４記載の半導体集
   積回路。 ６、主として導体配線からなるインタフェース部を形成
   し、かつ、該インタフェース部を検査するためのテスト
   データを転送するための配線、該検査を制御するための
   制御信号用配線および端子を設け、かつ、上記請求項２
   、３または４記載の半導体集積回路を複数個実装した搭
   載基板。 ７、上記搭載される各半導体集積回路のスキャンループ
   を、シリアルに接続する信号線を設けた請求項６記載の
   搭載基板。 ８、上記搭載される各半導体集積回路を２以上の群に分
   け、各群毎に群を構成する半導体集積回路のスキャンル
   ープを、シリアルに接続する信号線を設けた請求項６記
   載の搭載基板。 ９、論理機能部に通じる入力信号線および出力信号線に
   各々ラッチ機能部を有すると共に、これらのラッチ機能
   部を、ラッチ内容が転送できるようにシリアルに接続し
   てスキャンループを形成している半導体集積回路を複数
   個搭載した基板におけるインタフェース部を検査するに
   際し、検査を目的とするインタフェース部を挾む半導体
   集積回路のうち、出力側となる半導体集積回路の出力信
   号線に接続された各ラッチ機能部に対し、上記スキャン
   ループ上の、それらより前段にある他のラッチ機能部を
   順次介してテストデータを転送してラッチさせ、 ついで、該ラッチしたテストデータを各ラッチ機能部か
   ら出力信号線を介してインタフェース部に送出し、 一方、入力側となる半導体集積回路の入力信号線に接続
   された各ラッチ機能部に、上記インタフェース部から入
   力するテストデータを取リ込み、 ついで、これを上記スキャンループ上のそれらより後段
   の他のラッチ機能部を順次介して転送し、 最後段のラッチ機能部から順次出力されるテストデータ
   のパターンを最初に与えたテストデータと比較して、イ
   ンタフェース部の機能を評価することを特徴とするイン
   タフェース部の検査方法。 １０、論理機能部に通じる入力信号線および出力信号線
   に各々ラッチ機能部を有すると共に、これらのラッチ機
   能部を、ラッチ内容が転送できるようにシリアルに接続
   してスキャンループを形成している半導体集積回路を複
   数個搭載すると共に、各半導体集積回路の上記スキャン
   ループをさらにシリアルに接続してある基板におけるイ
   ンタフェース部を検査するに際し、 検査を目的とするインタフェース部を挾む半導体集積回
   路のうち、出力側となる半導体集積回路の出力信号線に
   接続された各ラッチ機能部に対し、他の半導体集積回路
   を含めて、上記スキャンループ上の、それらより前段に
   ある他のラッチ機能部を順次介してテストデータを転送
   してラッチさせ、 ついで、該ラッチしたテストデータを各ラッチ機能部か
   ら出力信号線を介してインタフェース部に送出し、 一方、入力側となる半導体集積回路の入力信号線に接続
   された各ラッチ機能部に、上記インタフェース部から入
   力するテストデータを取リ込み、 ついで、これを他の半導体集積回路を含む上記スキャン
   ループ上の、それらより後段の他のラッチ機能部を順次
   介して転送し、 最後段のラッチ機能部から順次出力されるテストデータ
   のパターンを期待値と比較して、インタフェース部の機
   能を評価することを特徴とするインタフェース部の検査
   方法。