JPH0794731A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0794731A JPH0794731A JP23844393A JP23844393A JPH0794731A JP H0794731 A JPH0794731 A JP H0794731A JP 23844393 A JP23844393 A JP 23844393A JP 23844393 A JP23844393 A JP 23844393A JP H0794731 A JPH0794731 A JP H0794731A
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Abstract
(57)【要約】
【目的】 金属からなるゲ−ト電極の表面に、均一なシ
リコン窒化膜を形成した、低抵抗のゲート電極を具備す
る半導体装置を提供することを目的とする。 【構成】 半導体基板１と、この半導体基板１上にゲー
ト絶縁膜４を介して形成された、多結晶シリコン層６、
障壁層７、及び高融点金属層８を積層させた構造からな
るゲート電極を形成するに際し、前記高融点金属層８の
上面又は側面の少なくとも一方に高融点金属珪化物層９
を形成し、この珪化物層９を介して前記高融点金属層８
の上面または側面の少なくとも一方をシリコン窒化膜で
被覆することを特徴とする。
リコン窒化膜を形成した、低抵抗のゲート電極を具備す
る半導体装置を提供することを目的とする。 【構成】 半導体基板１と、この半導体基板１上にゲー
ト絶縁膜４を介して形成された、多結晶シリコン層６、
障壁層７、及び高融点金属層８を積層させた構造からな
るゲート電極を形成するに際し、前記高融点金属層８の
上面又は側面の少なくとも一方に高融点金属珪化物層９
を形成し、この珪化物層９を介して前記高融点金属層８
の上面または側面の少なくとも一方をシリコン窒化膜で
被覆することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＭＯＳ形半導体装置の電極、配線の形成方法
に関する。
係り、特にＭＯＳ形半導体装置の電極、配線の形成方法
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化及び高
速化にはめざましいものがあるが、ＭＯＳＦＥＴを集積
回路の能動素子として用いる場合、ゲート電極の低抵抗
化は集積回路の高速化のための重要な要素となる。
速化にはめざましいものがあるが、ＭＯＳＦＥＴを集積
回路の能動素子として用いる場合、ゲート電極の低抵抗
化は集積回路の高速化のための重要な要素となる。
【０００３】ゲート電極の低抵抗化のための一つの方法
として、ゲ−ト電極を、従来用いられていた多結晶シリ
コンの代わりに、Ｍｏ、Ｗ等の高融点金属の珪化物、又
はこれら高融点金属の珪化物を多結晶シリコンと積層し
たものを用いることがある。高融点金属の珪化物は、高
温の熱処理や薬品などに対して安定であり、多結晶シリ
コンを用いたプロセスとの互換性が高いという利点があ
る。
として、ゲ−ト電極を、従来用いられていた多結晶シリ
コンの代わりに、Ｍｏ、Ｗ等の高融点金属の珪化物、又
はこれら高融点金属の珪化物を多結晶シリコンと積層し
たものを用いることがある。高融点金属の珪化物は、高
温の熱処理や薬品などに対して安定であり、多結晶シリ
コンを用いたプロセスとの互換性が高いという利点があ
る。
【０００４】しかしながら、金属珪化物を用いる場合、
ゲートの高さを３００〜４００ｎｍとしても数１０Ω／
ｓｑ程度の層抵抗しか達成することが出来ない。層抵抗
を低くするためにゲートの高さを高くすれば、ゲート加
工の際のエッチングにおいて寸法変換差が大きくなった
り、ゲート酸化膜とゲート電極材料との間のエッチング
選択比が充分でないため、ゲート酸化膜でエッチングが
止まらず、シリコン基板をエッチングしてしまう等の不
具合が生じる。
ゲートの高さを３００〜４００ｎｍとしても数１０Ω／
ｓｑ程度の層抵抗しか達成することが出来ない。層抵抗
を低くするためにゲートの高さを高くすれば、ゲート加
工の際のエッチングにおいて寸法変換差が大きくなった
り、ゲート酸化膜とゲート電極材料との間のエッチング
選択比が充分でないため、ゲート酸化膜でエッチングが
止まらず、シリコン基板をエッチングしてしまう等の不
具合が生じる。
【０００５】半導体集積回路のより一層の高速化の為、
例えば１Ω／ｓｑ程度の層抵抗を、例えば４００ｎｍ以
下の高さのゲート電極において実現するためには、ゲー
ト電極の材料として金属を用いることが考えられるが、
高温の熱処理や薬品に対し金属珪化物ほど安定ではない
ため、多結晶シリコンを用いたプロセスとの互換性は低
い。
例えば１Ω／ｓｑ程度の層抵抗を、例えば４００ｎｍ以
下の高さのゲート電極において実現するためには、ゲー
ト電極の材料として金属を用いることが考えられるが、
高温の熱処理や薬品に対し金属珪化物ほど安定ではない
ため、多結晶シリコンを用いたプロセスとの互換性は低
い。
【０００６】金属をゲート電極の材料として用いる際
に、耐熱性や耐薬品性を補う方法として、ゲートの上
面、及び側面を保護膜で覆う方法が考えられる。保護膜
の条件としては、耐熱性、耐薬品性はもちろんである
が、ゲート電極の側部に用いる場合には、ソース・ドレ
インとの絶縁を保つ必要があることに注意すべきであ
る。高温の酸化工程に於けるバリア性や弗酸を含む薬品
に対する安定性等を考慮すると、シリコン窒化膜は最も
適した保護膜の一つと考えられる。
に、耐熱性や耐薬品性を補う方法として、ゲートの上
面、及び側面を保護膜で覆う方法が考えられる。保護膜
の条件としては、耐熱性、耐薬品性はもちろんである
が、ゲート電極の側部に用いる場合には、ソース・ドレ
インとの絶縁を保つ必要があることに注意すべきであ
る。高温の酸化工程に於けるバリア性や弗酸を含む薬品
に対する安定性等を考慮すると、シリコン窒化膜は最も
適した保護膜の一つと考えられる。
【０００７】しかしながら、シリコン窒化膜を形成する
際にソースガスとしてＮＨ3 （アンモニア）を用いるた
め、金属表面が不均一に窒化され、シリコン窒化膜が不
均一に粒状成長するという問題がある。その様子を示し
たのが図１である。これは７８０℃、０．５Ｔｏｒｒ、
ＮＨ3 ：ＳｉＨ2 Ｃｌ2 ＝１０：１の流量比でＷからな
るゲ−ト電極８の表面にＳｉＮ層１０を推積したもので
あるが、ＳｉＮが粒状成長している様子がわかる。
際にソースガスとしてＮＨ3 （アンモニア）を用いるた
め、金属表面が不均一に窒化され、シリコン窒化膜が不
均一に粒状成長するという問題がある。その様子を示し
たのが図１である。これは７８０℃、０．５Ｔｏｒｒ、
ＮＨ3 ：ＳｉＨ2 Ｃｌ2 ＝１０：１の流量比でＷからな
るゲ−ト電極８の表面にＳｉＮ層１０を推積したもので
あるが、ＳｉＮが粒状成長している様子がわかる。
【０００８】
【発明が解決しようとする課題】このように、ＭＯＳＦ
ＥＴのゲート電極の材料として金属を用い、その表面に
耐熱性や耐薬品性を向上させる目的で保護膜としてシリ
コン窒化膜を形成する際に、金属表面がソースガスの一
つであるＮＨ3 により不均一に窒化されてしまい、その
結果、シリコン窒化膜が不均一に粒状成長し、保護膜と
しての性能が損なわれる。
ＥＴのゲート電極の材料として金属を用い、その表面に
耐熱性や耐薬品性を向上させる目的で保護膜としてシリ
コン窒化膜を形成する際に、金属表面がソースガスの一
つであるＮＨ3 により不均一に窒化されてしまい、その
結果、シリコン窒化膜が不均一に粒状成長し、保護膜と
しての性能が損なわれる。
【０００９】そこで本発明の目的は、金属からなるゲ−
ト電極の表面に、均一なシリコン窒化膜を形成した、低
抵抗のゲート電極を具備する半導体装置を提供すること
にある。
ト電極の表面に、均一なシリコン窒化膜を形成した、低
抵抗のゲート電極を具備する半導体装置を提供すること
にある。
【００１０】本発明の他の目的は、金属からなるゲ−ト
電極の表面に、均一なシリコン窒化膜を形成した、低抵
抗の、従来プロセスとの互換性の高いゲート電極又は配
線の形成を可能とする半導体装置の製造方法を提供する
ことにある。
電極の表面に、均一なシリコン窒化膜を形成した、低抵
抗の、従来プロセスとの互換性の高いゲート電極又は配
線の形成を可能とする半導体装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、半導体基板と、この半導体基板上に形成さ
れ、障壁層及び高融点金属層が積層された構造を有する
電極配線とを具備し、前記高融点金属層の上面又は側面
の少なくとも一方が高融点金属珪化物層で被覆され、こ
の珪化物層を介して前記電極配線の上面または側面の少
なくとも一方がシリコン窒化膜で被覆されていることを
特徴とする半導体装置を提供する。
に本発明は、半導体基板と、この半導体基板上に形成さ
れ、障壁層及び高融点金属層が積層された構造を有する
電極配線とを具備し、前記高融点金属層の上面又は側面
の少なくとも一方が高融点金属珪化物層で被覆され、こ
の珪化物層を介して前記電極配線の上面または側面の少
なくとも一方がシリコン窒化膜で被覆されていることを
特徴とする半導体装置を提供する。
【００１２】更に本発明は、半導体基板上に、障壁層及
び高融点金属層を積層させた構造を有する電極配線を形
成する工程と、シリコンを含む雰囲気中で熱処理を行う
ことにより、上記高融点金属層の上面又は側面の少なく
とも一方に珪化物層を形成する工程と、この珪化物層を
介して、前記積層構造の上面又は側面の少なくとも一方
にシリコン窒化物を堆積する工程を具備することを特徴
とする半導体装置の製造方法を提供する。
び高融点金属層を積層させた構造を有する電極配線を形
成する工程と、シリコンを含む雰囲気中で熱処理を行う
ことにより、上記高融点金属層の上面又は側面の少なく
とも一方に珪化物層を形成する工程と、この珪化物層を
介して、前記積層構造の上面又は側面の少なくとも一方
にシリコン窒化物を堆積する工程を具備することを特徴
とする半導体装置の製造方法を提供する。
【００１３】本発明において、高融点金属層としては、
Ｎｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｖ等を用いることが出来る。
また、反応障壁層としては、ＴｉＮ層、ＴｉＮ層とＳｉ
Ｎ層との積層体を用いることが可能である。なお、この
障壁層は、例えばビアの下に多結晶シリコン等の高融点
シリコン層と反応する物質から構成される層を形成する
場合には反応を防止する層となり、また、酸化シリコン
膜等の絶縁膜を形成する場合には、高融点金属の絶縁膜
中への拡散を防止する層となる。絶縁膜中に高融点金属
が拡散すると、この絶縁膜中において、リ−ク電流が生
じ易くなる。
Ｎｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｖ等を用いることが出来る。
また、反応障壁層としては、ＴｉＮ層、ＴｉＮ層とＳｉ
Ｎ層との積層体を用いることが可能である。なお、この
障壁層は、例えばビアの下に多結晶シリコン等の高融点
シリコン層と反応する物質から構成される層を形成する
場合には反応を防止する層となり、また、酸化シリコン
膜等の絶縁膜を形成する場合には、高融点金属の絶縁膜
中への拡散を防止する層となる。絶縁膜中に高融点金属
が拡散すると、この絶縁膜中において、リ−ク電流が生
じ易くなる。
【００１４】多結晶シリコン層は、不純物を含むもので
ある。また、ｐ型不純物をド−プした多結晶シリコン層
とｎ型不純物をド−プした多結晶シリコン層とを同一基
板上に設けることも可能である。
ある。また、ｐ型不純物をド−プした多結晶シリコン層
とｎ型不純物をド−プした多結晶シリコン層とを同一基
板上に設けることも可能である。
【００１５】本発明の方法において、熱処理雰囲気とし
てのシリコンを含む雰囲気は、ジクロロシラン（ＳｉＨ
2 Ｃｌ2 ）、シラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ
6 ）等のシラン系化合物とすることが出来る。
てのシリコンを含む雰囲気は、ジクロロシラン（ＳｉＨ
2 Ｃｌ2 ）、シラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ
6 ）等のシラン系化合物とすることが出来る。
【００１６】
【作用】本発明によれば、多結晶シリコン層、反応障壁
層、及び高融点金属層の積層体を、シリコンを含む雰囲
気中で熱処理することにより、高融点金属の表面に珪化
物層を形成し、次いで、この珪化物層上にシリコン窒化
物を推積している。そのため、高融点金属の表面に直接
シリコン窒化物を形成する時に生ずる、シリコン窒化膜
の不均一な粒状成長が防止され、均一でかつ安定なシリ
コン窒化物を、高融点金属層の保護膜として形成するこ
とが可能である。
層、及び高融点金属層の積層体を、シリコンを含む雰囲
気中で熱処理することにより、高融点金属の表面に珪化
物層を形成し、次いで、この珪化物層上にシリコン窒化
物を推積している。そのため、高融点金属の表面に直接
シリコン窒化物を形成する時に生ずる、シリコン窒化膜
の不均一な粒状成長が防止され、均一でかつ安定なシリ
コン窒化物を、高融点金属層の保護膜として形成するこ
とが可能である。
【００１７】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１（ａ）〜（ｄ）は、本発明の第１の実施例
に係る半導体装置の製造工程を示す断面図である。ま
ず、図１（ａ）に示すように、ｐ型シリコン基板１に熱
酸化によって厚さ６００ｎｍ程度の素子分離用酸化膜２
と、厚さ８ｎｍ程度の酸化膜３を形成する。次いで、ト
ランジスタのしきい値を合わせる目的で、必要に応じて
イオン注入を行ない、不純物層４を形成する。
明する。図１（ａ）〜（ｄ）は、本発明の第１の実施例
に係る半導体装置の製造工程を示す断面図である。ま
ず、図１（ａ）に示すように、ｐ型シリコン基板１に熱
酸化によって厚さ６００ｎｍ程度の素子分離用酸化膜２
と、厚さ８ｎｍ程度の酸化膜３を形成する。次いで、ト
ランジスタのしきい値を合わせる目的で、必要に応じて
イオン注入を行ない、不純物層４を形成する。
【００１８】次に、図１（ｂ）に示すように、酸化膜３
を希弗酸等で剥離し、更に熱酸化により厚さ８ｎｍ程度
のゲート酸化膜５を形成する。ここで、ゲート酸化膜を
新たに形成し直すのは、イオン注入の際に形成された酸
化膜中の欠陥を除去するとともに、犠牲酸化を行って表
面を清浄化し、信頼性の高いゲート酸化膜を形成するた
めである。続いて、減圧ＣＶＤ法により厚さ１００ｎｍ
の多結晶シリコン層６を形成した後、４０ＫｅＶの加速
電圧、３×１０15ｃｍ-2程度のド−ズ量でＡｓをイオン
注入し、多結晶シリコン層６中にｎ型不純物を導入す
る。
を希弗酸等で剥離し、更に熱酸化により厚さ８ｎｍ程度
のゲート酸化膜５を形成する。ここで、ゲート酸化膜を
新たに形成し直すのは、イオン注入の際に形成された酸
化膜中の欠陥を除去するとともに、犠牲酸化を行って表
面を清浄化し、信頼性の高いゲート酸化膜を形成するた
めである。続いて、減圧ＣＶＤ法により厚さ１００ｎｍ
の多結晶シリコン層６を形成した後、４０ＫｅＶの加速
電圧、３×１０15ｃｍ-2程度のド−ズ量でＡｓをイオン
注入し、多結晶シリコン層６中にｎ型不純物を導入す
る。
【００１９】次に、図１（ｃ）に示すように、反応性ス
パッタリングにより、厚さ１０ｎｍ程度のＴｉＮ層７を
形成し、その上にスパッタリング法により厚さ１００ｎ
ｍのタングステン（Ｗ）層８を形成する。ここで、Ｔｉ
Ｎ層８は、後の熱工程でＷと多結晶シリコンが反応し、
Ｗが多結晶シリコン中に拡散し、ゲート酸化膜を損なう
ことを防止する障壁層としての役割を有する。或いは、
ＴｉＮ層７を形成する代わりに、スパッタリングの反応
室内で窒素プラズマによって多結晶シリコン層６の表面
を薄く（１ｎｍ程度）窒化するか、またはアンモニアを
含む雰囲気中でＲＴＡ(rapid thermal annealing）を行
うことで、薄く多結晶シリコン層６の表面を窒化する
か、更には、このような方法でシリコン表面を窒化した
後、ＴｉＮを形成することによっても同様の反応防止の
効果は得られる。
パッタリングにより、厚さ１０ｎｍ程度のＴｉＮ層７を
形成し、その上にスパッタリング法により厚さ１００ｎ
ｍのタングステン（Ｗ）層８を形成する。ここで、Ｔｉ
Ｎ層８は、後の熱工程でＷと多結晶シリコンが反応し、
Ｗが多結晶シリコン中に拡散し、ゲート酸化膜を損なう
ことを防止する障壁層としての役割を有する。或いは、
ＴｉＮ層７を形成する代わりに、スパッタリングの反応
室内で窒素プラズマによって多結晶シリコン層６の表面
を薄く（１ｎｍ程度）窒化するか、またはアンモニアを
含む雰囲気中でＲＴＡ(rapid thermal annealing）を行
うことで、薄く多結晶シリコン層６の表面を窒化する
か、更には、このような方法でシリコン表面を窒化した
後、ＴｉＮを形成することによっても同様の反応防止の
効果は得られる。
【００２０】次に、図１（ｄ）に示すように、ＬＰＣＶ
Ｄ法によりＷ層８上にＳｉＮ層１０を推積するが、これ
にはまず、温度７８０℃、圧力０．５Ｔｏｒｒ程度の条
件でＳｉＨ2 Ｃｌ2 を１０分間程度導入し、Ｗ層８の表
面に薄い珪化物層９を形成した後に、同一の反応室内で
ＳｉＨ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳ
ｉＮ層１０を推積する。このようにすることで、図２に
示すように、Ｗ層８の表面は不均一に窒化されることが
なく、ＳｉＮ層１０は均一に推積される。
Ｄ法によりＷ層８上にＳｉＮ層１０を推積するが、これ
にはまず、温度７８０℃、圧力０．５Ｔｏｒｒ程度の条
件でＳｉＨ2 Ｃｌ2 を１０分間程度導入し、Ｗ層８の表
面に薄い珪化物層９を形成した後に、同一の反応室内で
ＳｉＨ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳ
ｉＮ層１０を推積する。このようにすることで、図２に
示すように、Ｗ層８の表面は不均一に窒化されることが
なく、ＳｉＮ層１０は均一に推積される。
【００２１】引き続き、通常の方法を用いて、ＳｉＮ／
Ｗ／ＴｉＮ／多結晶シリコンからなる積層体を所望の形
状にパターニングしてゲート電極を形成し、このゲート
電極をマスクとして用いて第２導電型の不純物イオンを
基板に注入することにより、ソース、ドレインを形成す
る。その後、ＣＶＤ法により層間絶縁膜としてＳｉＯ2
膜を推積し、このＳｉＯ2 膜にコンタクト孔を形成し、
Ａｌの配線を形成することによりＭＯＳＦＥＴが完成さ
れる。
Ｗ／ＴｉＮ／多結晶シリコンからなる積層体を所望の形
状にパターニングしてゲート電極を形成し、このゲート
電極をマスクとして用いて第２導電型の不純物イオンを
基板に注入することにより、ソース、ドレインを形成す
る。その後、ＣＶＤ法により層間絶縁膜としてＳｉＯ2
膜を推積し、このＳｉＯ2 膜にコンタクト孔を形成し、
Ａｌの配線を形成することによりＭＯＳＦＥＴが完成さ
れる。
【００２２】図３（ａ）〜（ｄ）は、本発明の第２の実
施例に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、ｐ型シリコン基板２１
上に素子分離用の酸化膜２２を形成し、ゲート酸化膜２
５を形成した後、多結晶シリコン層２６を推積し、この
多結晶シリコン層２６に４０ＫｅＶの加速電圧、３×１
０15ｃｍ-2程度のド−ズ量でＡｓのイオン注入を行い、
次いで、Ｗと多結晶シリコンの反応を防止する層２７を
設けた後にＷ層２８を推積し、更に、保護膜３０を形成
し、ゲート電極を所望の形状にパターニングして、多層
構造のゲ−ト電極を得る。
施例に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、ｐ型シリコン基板２１
上に素子分離用の酸化膜２２を形成し、ゲート酸化膜２
５を形成した後、多結晶シリコン層２６を推積し、この
多結晶シリコン層２６に４０ＫｅＶの加速電圧、３×１
０15ｃｍ-2程度のド−ズ量でＡｓのイオン注入を行い、
次いで、Ｗと多結晶シリコンの反応を防止する層２７を
設けた後にＷ層２８を推積し、更に、保護膜３０を形成
し、ゲート電極を所望の形状にパターニングして、多層
構造のゲ−ト電極を得る。
【００２３】ここで、保護膜３０としては、第１の実施
例で述べた方法によりＳｉＮを推積してもよいし、常圧
ＣＶＤ法やプラズマＣＶＤ法等の低温の推積法を用いて
ＳｉＯ2 膜を推積しても良い。また、その後の工程を考
慮し、充分な耐熱性や耐薬品性を有する他の絶縁膜や導
電性の膜を用いても良い。
例で述べた方法によりＳｉＮを推積してもよいし、常圧
ＣＶＤ法やプラズマＣＶＤ法等の低温の推積法を用いて
ＳｉＯ2 膜を推積しても良い。また、その後の工程を考
慮し、充分な耐熱性や耐薬品性を有する他の絶縁膜や導
電性の膜を用いても良い。
【００２４】次に、図３（ｂ）に示すように、Ｈ2 ／Ｎ
2 ／Ｈ2 Ｏの混合ガス雰囲気中で熱処理することで、Ｗ
層２８及び反応防止膜２７は酸化されることなく、多結
晶シリコン層２６及び基板２１の表面のみを酸化し、酸
化膜３１を形成する。これは、ゲート酸化膜の両端を厚
くすることによりゲート端の電界集中を緩和するためで
ある。次に、ゲート電極をマスクとして用いて、２０Ｋ
ｅＶの加速電圧、１×１０14ｃｍ-2程度のド−ズ量で、
Ａｓのイオン注入を行ない、ドレイン端での電界集中を
緩和するためのいわゆるＬＤＤ(lightly doped drain)
領域３２を形成する。
2 ／Ｈ2 Ｏの混合ガス雰囲気中で熱処理することで、Ｗ
層２８及び反応防止膜２７は酸化されることなく、多結
晶シリコン層２６及び基板２１の表面のみを酸化し、酸
化膜３１を形成する。これは、ゲート酸化膜の両端を厚
くすることによりゲート端の電界集中を緩和するためで
ある。次に、ゲート電極をマスクとして用いて、２０Ｋ
ｅＶの加速電圧、１×１０14ｃｍ-2程度のド−ズ量で、
Ａｓのイオン注入を行ない、ドレイン端での電界集中を
緩和するためのいわゆるＬＤＤ(lightly doped drain)
領域３２を形成する。
【００２５】次いで、ゲート電極の側壁に絶縁膜を形成
するために、図３（ｃ）に示すように、ＬＰＣＶＤ法に
より厚さ１００ｎｍ程度のＳｉＮ層３４を推積するが、
この場合も、第１の実施例で述べたように、まず温度７
８０℃、圧力０．５Ｔｏｒｒ程度の条件で、ＳｉＨ2 Ｃ
ｌ2 を１０分間程度導入し、Ｗ層２８の側面に珪化物層
３３を形成した後に、同一の反応室内でにおいて、Ｓｉ
Ｈ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳｉＮ
層３４を推積する。このようにすることで、Ｗ層２８の
表面は不均一に窒化されることがなく、ＳｉＮ層３４は
均一に推積される。
するために、図３（ｃ）に示すように、ＬＰＣＶＤ法に
より厚さ１００ｎｍ程度のＳｉＮ層３４を推積するが、
この場合も、第１の実施例で述べたように、まず温度７
８０℃、圧力０．５Ｔｏｒｒ程度の条件で、ＳｉＨ2 Ｃ
ｌ2 を１０分間程度導入し、Ｗ層２８の側面に珪化物層
３３を形成した後に、同一の反応室内でにおいて、Ｓｉ
Ｈ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳｉＮ
層３４を推積する。このようにすることで、Ｗ層２８の
表面は不均一に窒化されることがなく、ＳｉＮ層３４は
均一に推積される。
【００２６】次に、図３（ｄ）に示すように、反応性イ
オンエッチング（ＲＩＥ）によりＳｉＮをエッチバック
する事によりゲート側壁（３５）を形成する。引き続
き、通常の工程により、ゲート電極及びゲート側壁をマ
スクとして用いて、４０ＫｅＶの加速電圧、３×１０15
ｃｍ-2程度のド−ズ量で、Ａｓのイオン注入を行い、ソ
ース３６ａ及びドレイン３６ｂを形成する。なお、この
時、イオン注入のマスクとしてレジストを用いる場合
は、レジストを塗布する以前に基板に熱酸化膜を形成
し、レジストから基板への汚染を防止する必要がある。
そのような場合、Ｗ層２８の表面の珪化物層３３を厚く
形成し、耐酸化性をあらかじめ強化しておくことが有効
である。
オンエッチング（ＲＩＥ）によりＳｉＮをエッチバック
する事によりゲート側壁（３５）を形成する。引き続
き、通常の工程により、ゲート電極及びゲート側壁をマ
スクとして用いて、４０ＫｅＶの加速電圧、３×１０15
ｃｍ-2程度のド−ズ量で、Ａｓのイオン注入を行い、ソ
ース３６ａ及びドレイン３６ｂを形成する。なお、この
時、イオン注入のマスクとしてレジストを用いる場合
は、レジストを塗布する以前に基板に熱酸化膜を形成
し、レジストから基板への汚染を防止する必要がある。
そのような場合、Ｗ層２８の表面の珪化物層３３を厚く
形成し、耐酸化性をあらかじめ強化しておくことが有効
である。
【００２７】次に、ＣＶＤ法によりＳｉＯ2 層を推積
し、このＳｉＯ2 層にコンタクト孔を形成した後、Ａｌ
等からなる配線を形成することにより、ＭＯＳＦＥＴが
完成される。
し、このＳｉＯ2 層にコンタクト孔を形成した後、Ａｌ
等からなる配線を形成することにより、ＭＯＳＦＥＴが
完成される。
【００２８】図４は、本発明の第３の実施例に係る半導
体装置を示す断面図である。この実施例では、Ｗ層２８
の側面に限らず、上面にも珪化物層３３を形成し、更に
ＳｉＮ層３４を推積している。それ以外は、第２の実施
例と同様である。
体装置を示す断面図である。この実施例では、Ｗ層２８
の側面に限らず、上面にも珪化物層３３を形成し、更に
ＳｉＮ層３４を推積している。それ以外は、第２の実施
例と同様である。
【００２９】なお、以上の実施例においては、Ｎチャネ
ル−ＭＯＳトランジスタの製造方法について説明した
が、不純物の導電型を変えることでＰチャネル−ＭＯＳ
トランジスタも同様の方法で製造できる。また、電極配
線構造として、ゲ−ト電極以外の構造に耐して本発明を
適用することが出来る。例えば、多層配線構造やコンタ
クト電極配線に対して適用可能である。
ル−ＭＯＳトランジスタの製造方法について説明した
が、不純物の導電型を変えることでＰチャネル−ＭＯＳ
トランジスタも同様の方法で製造できる。また、電極配
線構造として、ゲ−ト電極以外の構造に耐して本発明を
適用することが出来る。例えば、多層配線構造やコンタ
クト電極配線に対して適用可能である。
【００３０】更に、以上の実施例では、金属としてＷを
挙げたが、珪化の際の温度、圧力、等を適当に変えるこ
とでＭｏ、Ｔａ、Ｎｂ、Ｖ等の他の高融点金属を用いて
も、同様の効果が得られる。また、反応障壁層として、
ＴｉＮ以外に、ＺｒＮ、ＨｆＮ、ＷＮX 等のの高融点金
属窒化物、ＴｉＣ、ＴａＣ等の高融点金属炭化物等を用
いることが出来る。
挙げたが、珪化の際の温度、圧力、等を適当に変えるこ
とでＭｏ、Ｔａ、Ｎｂ、Ｖ等の他の高融点金属を用いて
も、同様の効果が得られる。また、反応障壁層として、
ＴｉＮ以外に、ＺｒＮ、ＨｆＮ、ＷＮX 等のの高融点金
属窒化物、ＴｉＣ、ＴａＣ等の高融点金属炭化物等を用
いることが出来る。
【００３１】更にまた、ゲ−ト構造も、上記した多結晶
シリコンの積層構造以外に、ゲ−ト絶縁膜上に反応障壁
層及び高融点金属層を、この順に積層した構造とするこ
とが可能である。その他、本発明の趣旨を逸脱しない範
囲で、様々な変形が可能である。
シリコンの積層構造以外に、ゲ−ト絶縁膜上に反応障壁
層及び高融点金属層を、この順に積層した構造とするこ
とが可能である。その他、本発明の趣旨を逸脱しない範
囲で、様々な変形が可能である。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン層、反応障壁層、及び高融点金属層の積
層体を、シリコンを含む雰囲気中で熱処理することによ
り、高融点金属の表面に珪化物層を形成し、次いで、こ
の珪化物層上にシリコン窒化物を推積している。そのた
め、高融点金属の表面に直接シリコン窒化物を形成する
時に生ずる、シリコン窒化膜の不均一な粒状成長が防止
され、均一でかつ安定なシリコン窒化物を、高融点金属
層の保護膜として形成することが可能である。
多結晶シリコン層、反応障壁層、及び高融点金属層の積
層体を、シリコンを含む雰囲気中で熱処理することによ
り、高融点金属の表面に珪化物層を形成し、次いで、こ
の珪化物層上にシリコン窒化物を推積している。そのた
め、高融点金属の表面に直接シリコン窒化物を形成する
時に生ずる、シリコン窒化膜の不均一な粒状成長が防止
され、均一でかつ安定なシリコン窒化物を、高融点金属
層の保護膜として形成することが可能である。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図２】本発明の方法によりＷ表面にＳｉＮが均一に成
長することを示す図。
長することを示す図。
【図３】本発明の第２の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図４】本発明の第３の実施例に係る半導体装置を示す
断面図。
断面図。
【図５】Ｗ表面のＳｉＮ粒状成長を示す図。
１…シリコン基板 ２…素子分離 ３…酸化膜 ４…しきい値を合わせるための不純物層 ５…ゲート酸化膜 ６…多結晶シリコン ７…反応防止膜（ＴｉＮ） ８…Ｗ（タングステン） ９…珪化物層 １０…シリコン窒化膜 ２１…シリコン基板 ２２…素子分離 ２５…ゲート酸化膜 ２６…多結晶シリコン ２７…反応防止膜 ２８…Ｗ（タングステン） ３０…保護膜 ３１…酸化膜 ３２…ＬＤＤ領域 ３３…珪化物層 ３４…シリコン窒化膜 ３５…ゲート側壁
【手続補正書】
【提出日】平成６年１２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、半導体基板と、この半導体基板上に形成さ
れた高融点金属層を有する電極配線とを具備し、前記高
融点金属層の上面又は側面の少なくとも一方が高融点金
属珪化物層で被覆され、この珪化物層を介して前記電極
配線の上面または側面の少なくとも一方がシリコン窒化
膜で被覆されていることを特徴とする半導体装置を提供
する。
に本発明は、半導体基板と、この半導体基板上に形成さ
れた高融点金属層を有する電極配線とを具備し、前記高
融点金属層の上面又は側面の少なくとも一方が高融点金
属珪化物層で被覆され、この珪化物層を介して前記電極
配線の上面または側面の少なくとも一方がシリコン窒化
膜で被覆されていることを特徴とする半導体装置を提供
する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】更に本発明は、半導体基板上に、高融点金
属層を有する電極配線を形成する工程と、シリコンを含
む雰囲気中で熱処理を行うことにより、上記高融点金属
層の上面又は側面の少なくとも一方に珪化物層を形成す
る工程と、この珪化物層を介して、前記電極配線の上面
又は側面の少なくとも一方にシリコン窒化物を堆積する
工程を具備することを特徴とする半導体装置の製造方法
を提供する。
属層を有する電極配線を形成する工程と、シリコンを含
む雰囲気中で熱処理を行うことにより、上記高融点金属
層の上面又は側面の少なくとも一方に珪化物層を形成す
る工程と、この珪化物層を介して、前記電極配線の上面
又は側面の少なくとも一方にシリコン窒化物を堆積する
工程を具備することを特徴とする半導体装置の製造方法
を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】本発明において、電極配線としては、障壁
層及び高融点金属層が積層された構造を有するものが好
ましい。高融点金属層としては、Ｎｉ、Ｍｏ、Ｔａ、Ｎ
ｂ、Ｖ等を用いることが出来る。また、障壁層として
は、ＴｉＮ層、ＴｉＮ層とＳｉＮ層との積層体を用いる
ことが可能である。なお、この障壁層は、例えばビアの
下に多結晶シリコン等の高融点シリコン層と反応する物
質から構成される層を形成する場合には反応を防止する
層となり、また、酸化シリコン膜等の絶縁膜を形成する
場合には、高融点金属の絶縁膜中への拡散を防止する層
となる。絶縁膜中に高融点金属が拡散すると、この絶縁
膜中において、リ−ク電流が生じ易くなる。
層及び高融点金属層が積層された構造を有するものが好
ましい。高融点金属層としては、Ｎｉ、Ｍｏ、Ｔａ、Ｎ
ｂ、Ｖ等を用いることが出来る。また、障壁層として
は、ＴｉＮ層、ＴｉＮ層とＳｉＮ層との積層体を用いる
ことが可能である。なお、この障壁層は、例えばビアの
下に多結晶シリコン等の高融点シリコン層と反応する物
質から構成される層を形成する場合には反応を防止する
層となり、また、酸化シリコン膜等の絶縁膜を形成する
場合には、高融点金属の絶縁膜中への拡散を防止する層
となる。絶縁膜中に高融点金属が拡散すると、この絶縁
膜中において、リ−ク電流が生じ易くなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】本発明によれば、高融点金属層をシリコンを含
む雰囲気中で熱処理することにより、高融点金属の表面
に珪化物層を形成し、次いで、この珪化物層上にシリコ
ン窒化物を推積している。そのため、高融点金属の表面
に直接シリコン窒化物を形成する時に生ずる、シリコン
窒化膜の不均一な粒状成長が防止され、均一でかつ安定
なシリコン窒化物を、高融点金属層の保護膜として形成
することが可能である。
む雰囲気中で熱処理することにより、高融点金属の表面
に珪化物層を形成し、次いで、この珪化物層上にシリコ
ン窒化物を推積している。そのため、高融点金属の表面
に直接シリコン窒化物を形成する時に生ずる、シリコン
窒化膜の不均一な粒状成長が防止され、均一でかつ安定
なシリコン窒化物を、高融点金属層の保護膜として形成
することが可能である。
Claims (2)
- 【請求項１】半導体基板と、この半導体基板上に形成さ
れ、障壁層及び高融点金属層が積層された構造を有する
電極配線とを具備し、前記高融点金属層の上面又は側面
の少なくとも一方が高融点金属珪化物層で被覆され、こ
の珪化物層を介して前記電極配線の上面または側面の少
なくとも一方がシリコン窒化膜で被覆されていることを
特徴とする半導体装置。 - 【請求項２】半導体基板上に、障壁層及び高融点金属層
を積層させた構造を有する電極配線を形成する工程と、
シリコンを含む雰囲気中で熱処理を行うことにより、上
記高融点金属層の上面又は側面の少なくとも一方に珪化
物層を形成する工程と、この珪化物層を介して、前記積
層構造の上面又は側面の少なくとも一方にシリコン窒化
物を堆積する工程を具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844393A JPH0794731A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844393A JPH0794731A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794731A true JPH0794731A (ja) | 1995-04-07 |
Family
ID=17030304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23844393A Pending JPH0794731A (ja) | 1993-09-24 | 1993-09-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794731A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012869A (ja) * | 1996-06-20 | 1998-01-16 | Nec Corp | 半導体装置およびその製造方法 |
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| US6162741A (en) * | 1996-12-03 | 2000-12-19 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| WO2002073696A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Procede pour fabriquer un dispositif semi-conducteur a circuit integre |
| US6879043B2 (en) | 2000-10-30 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Electrode structure and method for fabricating the same |
| US6893980B1 (en) | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US7022574B2 (en) | 1997-02-12 | 2006-04-04 | Yamaha Corporation | Multi-voltage level semiconductor device and its manufacture |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| JP2009515328A (ja) * | 2005-11-04 | 2009-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲートに近接したコンタクト・ホールを有する半導体トランジスタ |
| KR100940267B1 (ko) * | 2007-11-30 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 소자의 전극 형성방법 |
| JP2010123982A (ja) * | 2010-01-06 | 2010-06-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| US8134201B2 (en) | 2008-05-09 | 2012-03-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device provided with stacked layer gate including charge accumulation layer and control gate, and manufacturing method thereof |
| JP2018181885A (ja) * | 2017-04-03 | 2018-11-15 | 住友電気工業株式会社 | 窒化珪素パッシベーション膜の成膜方法及び半導体装置の製造方法 |
-
1993
- 1993-09-24 JP JP23844393A patent/JPH0794731A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
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| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| CN100447980C (zh) * | 2001-03-12 | 2008-12-31 | 株式会社日立制作所 | 用于制造半导体集成电路器件的方法 |
| WO2002073696A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Procede pour fabriquer un dispositif semi-conducteur a circuit integre |
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