JP2781350B2 - 同期式dramのヒドン・セルフ・リフレッシュ方法及び装置 - Google Patents
同期式dramのヒドン・セルフ・リフレッシュ方法及び装置Info
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Description
する同期式DRAM(Synchronous DynamicRandom Aces
s Memory)に関し、特に多数個のセルバンク(cell bank)
のセルフリフレッシュ動作を独立的に制御して同期式
DRAMの動作速度を向上させることができる、ヒドン
・セルフ・リフレッシュ(hidden self refresh) 方法及
び装置に関するものである。
るための1つのキャパシターと、前記キャパシターの充
電及び放電通路を開閉するための1つのトランジスタよ
り成り、また前記キャパシターに充填した電荷は時間の
経過によりセルフレイト等を介して少しずつ放電する。
このために、DRAM装置は前記セルキャパシターに電
荷を補充するため周期的にDRAMセルに貯蔵したデー
タをリフレッシュする必要がある。
期にはラス・オンリ・リフレッシュ(RAS only refr
esh )方式を用いてきたが、オンチップアドレスカウン
タ(onchip address counter)を搭載してリフレッシュア
ドレスをチップ自ら決定するようにする、カス・ビフォ
ー・ラス・リフレッシュ(CAS before RASrefres
h )方式及びセルフリフレッシュ方式等に発展してき
た。
部からのリフレッシュモードに切換えることができるよ
うにする特別なクロックシーケンス(clock sequence)を
必要とし、リフレッシュ動作が行われている時間中の入
力と出力は一般的に休止状態でなければならないのでD
RAMの高速化使用に支障をもたらすようになる。ま
た、高集積メモリ素子の場合にはチップの効果的な運用
のため、リフレッシュ周期が長くなるべきであるが、こ
のような場合にはセルのデータリテンションタイムの限
界に至るようになり素子の信頼性を低下させる原因にな
ることもある。
フリフレッシュ装置を簡単に説明する。図1において、
従来のセルフリフレッシュ装置は4つのセルバンク10
〜13及び前記4つのセルバンク10〜13の各々を接
続してローセルアレーを選択的に駆動するための4つの
デコーダー20〜23を備える。また、従来のセルフリ
フレッシュ装置はクラック信号を発生するためのセルフ
リフレッシュ発振器及びタイマー40と、前記セルフリ
フレッシュ発振器及びタイマー40からのクラック信号
によりリフレッシュアドレス信号を発生するリフレッシ
ュカウンター50と、また外部からのローアドレス信号
を一時的に貯蔵するためのローアドレスラッチ回路70
を備える。
前記リフレッシュカウンター50からのリフレッシュア
ドレス信号及び、前記ローアドレスラッチ回路70から
の外部アドレス信号を選択するためのアドレスマルチプ
レクサ60と、前記アドレスマルチプレクサ60により
選択したアドレス信号を緩衝させ前記4つのデコーダー
20〜23側に各々伝送する4つのローアドレスバッフ
ァー30〜33を追加して備える。
装置において、前記アドレスマルチプレクサ60は、デ
ータアクセスの際、前記ローアドレスラッチ回路70か
らの外部アドレス信号A0 〜An を前記4つのローアド
レスバッファ−30〜33を各々経て前記4つのデコー
ダ−20〜23に各々供給する。前記4つのデコーダ−
20〜23は前記アドレス信号A0 〜An が自らに接続
したセルバンクを指定する論理値を有する場合にセルバ
ンク内のある1つのローセルアレーを駆動させる。
て、前記アドレスマルチプレクサ60は前記リフレッシ
ュカウンター50からのリフレッシュアドレス信号を、
前記4つのローアドレスバッファー30〜33を各々経
て前記4つのデコーダ−20〜23に各々供給し、前記
リフレッシュアドレス信号の論理値に該当するある1つ
のセルバンク内のローセルアレーが駆動するようにす
る。
タイマー40とリフレッシュカウンター50は、前記リ
フレッシュモードの際に限り駆動し、クラック信号及び
リフレッシュアドレス信号を各々発生する。逆にデータ
アクセスモードにおいて、前記リフレッシュカウンター
50は初期状態を維持し、また前記セルフリフレッシュ
発振器及びタイマー40はクラック信号を発生しない。
リフレッシュ装置はセルバンクにローアドレス信号を共
通的に印加し、また前記セルフリフレッシュ発振器及び
タイマー40と前記リフレッシュカウンター50がリフ
レッシュモードに限り動作することにより、リフレッシ
ュモード中にデータアクセス動作を行うことができな
い。これは、リフレッシュモード及びデータアクセスモ
ードの切換えを外部からのローアドレスストローブ信号
及びカラムアドレスストローブ信号により制御するため
であり、一歩進んで外部からのアドレス信号がリフレッ
シュモード中にはローアドレスラッチ回路側に入力する
ことができないためでもある。また、リフレッシュモー
ドを中断することになる場合、前記リフレッシュカウン
ター50が初期化することによりアドレス指定にならな
かったローセルアレーに貯蔵したデータが消失されるた
め、従来のセルフリフレッシュ装置はDRAMのデータ
アクセス速度を向上させることができなかった。
バンクのリフレッシュ動作を独立的に制御し、データア
クセス速度を向上させることができる同期式DRAMの
ヒドン・セルフ・リフレッシュ方法及び装置を提供する
ことにある。
式DRAMのヒドン・セルフ・リフレッシュ方法は、多
数のセルアレーより成る少なくとも2つ以上のセルバン
クを有する同期式DRAMのヒドン・セルフ・リフレッ
シュ方法において、上記セルバンクの何れかをアドレス
する外部からの第1アドレス信号を入力する過程と、前
記第1アドレス信号の論理値に該当するセルバンクの、
前記多数のセルアレーの何れかをアドレスするためのリ
フレッシュアドレス信号を発生する過程と、上記セルバ
ンクのセルアレーの何れかをアドレスするための第2ア
ドレス信号を入力する過程と、データアクセス操作の間
第2アドレス信号と前記リフレッシュアドレス信号とを
それぞれ連続的に選択する過程と、前記第2アドレス信
号と前記リフレッシュアドレス信号とが前記セルバンク
に印加される時間が部分的に一部重なるように前記第1
アドレス信号の論理値に従い前記セルバンクに前記連続
的に選択したアドレス信号をラッチする過程とより成る
ことを特徴とする同期式DRAMのヒドン・セルフ・リ
フレッシュ方法にある。
セルアレーを含む少なくとも2つ以上のセルバンクを有
する同期式DRAMにおいて、前記セルバンクの何れか
をアドレスするよう、外部からの第1アドレス信号を入
力するための第1入力手段と、上記セルアレーをアドレ
スするよう、外部からの第2アドレス信号を入力するた
めの第2入力手段と、前記第1入力手段からの前記第1
アドレス信号の論理値により、前記セルバンク別に前記
セルアレーをアドレスするためのリフレッシュアドレス
信号を発生するカウンター手段と、前記カウンター手段
からの前記リフレッシュアドレス信号及び、前記第2入
力手段からの前記第2アドレス信号を選択するマルチプ
レクサ手段と、前記第1入力手段からの前記第1アドレ
ス信号の論理値により、独立的に駆動して前記マルチプ
レクサ手段からのアドレス信号を、前記セルバンクの側
に伝送するため少なくとも2つ以上のラッチ手段を備
え、前記少くとも2つ以上のラッチ手段の何れも前記セ
ルバンクの対応するものに従ってマルチプレクサ手段に
より選択されたアドレス信号を伝送することを特徴とす
る同期式DRAMのヒドン・セルフ・リフレッシュ装置
を提供するにある。本発明の他の目的とする所は、前記
カウンター手段が、前記セルバンク別に最終リフレッシ
ュしたセルアレーに対するアドレスを貯蔵するための少
なくとも2つ以上のレジスターと、前記2つ以上のレジ
スターの内、何れか1つからの前記リフレッシュアドレ
ス信号に1を加え、前記加算したリフレッシュアドレス
信号を前記マルチプレクサ手段に供給する加算器手段
と、前記第1入力手段からの前記第1アドレス信号の論
理値により独立的に動作して前記加算手段からの出力を
前記少なくとも2つ以上のレジスター側に各々伝送する
ようにした少なくとも2つ以上の切換えスイッチ素子
と、前記第1入力手段からの前記第1アドレス信号の論
理値により、独立的に動作して前記少なくとも2つ以上
のレジスターの何れかに貯蔵した前記リフレッシュアド
レス信号を、前記加算器手段側に各々伝送するための少
なくとも2つ以上の切換えスイッチ素子を備えたことを
特徴とする同期式DRAMのヒドン・セルフ・リフレッ
シュ装置を提供するにある。本発明の更に他の目的とす
る所は、多数のセルアレーを含む少なくとも2つ以上の
セルバンクを有する同期式DRAMにおいて、前記セル
バンクの何れかをアドレスするため外部からの第1アド
レス信号を入力するための第1入力手段と、前記セルア
レーをアドレスするため外部からの第2アドレス信号を
入力するための第2入力手段と、前記第1入力手段から
の前記第1アドレス信号の論理値により独立的に駆動し
て前記セルアレーをアドレスするためのリフレッシュア
ドレス信号を発生する少なくとも2つ以上のカウンター
手段と、前記少なくとも2つ以上のカウンタ手段の何れ
か1つからの前記リフレッシュアドレス信号を選択する
か前記第2入力手段からの前記第2アドレス信号を選択
するためのマルチプレクサ手段と、前記第1入力手段か
らの前記第1アドレス信号の論理値により、独立的に駆
動して前記マルチプレクサ手段からのアドレス信号を前
記セルバンクの側に伝送するため、少なくとも2つ以上
のラッチ手段を備えたことを特徴とする同期式DRAM
のヒドン・セルフ・リフレッシュ装置を提供するにあ
る。
アドレス信号を独立的に印加し、多数のセルバンクに対
するリフレッシュ用アドレス信号を独立的に発生して多
数のセルバンクに対し独立的にリフレッシュ動作を行う
ことができるようにするものである。
リフレッシュモードを外部からのセルバンク用アドレス
信号を利用しつつリフレッシュモードでデータアクセス
モードに又はデータアクセスモードにモード切換えを自
由にできるようにするにあり、このような利点により、
本発明はデータアクセス速度を向上させる利点を提供す
る。
RAMのヒドン・セルフ・リフレッシュ装置を示す。図
2において、前記同期式DRAMのヒドン・リフレッシ
ュ装置は第1入力ライン90から第1ローアドレス信号
An-1 ,An を共通的に入力するリフレッシュカウンタ
ー52A〜52Dと、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー41と、第2入力ライン
92から第2ローアドレス信号A0 〜An-2 を供給され
るローアドレスラッチ回路70を備える。また、前記同
期式DRAMのヒドン・セルフ・リフレッシュ装置は多
数のセルアレーを各々備える第1乃至第4セルバンク1
0〜13と、前記第1乃至第4セルバンク10〜13に
各々接続した第1乃至第4デーコーダー20〜23を追
加して備える。
論理値により前記第1乃至第4セルバンク10〜13内
のある1つを指定し、前記第2ローアドレス信号A0 〜
An-2 は論理値により前記第1乃至第4セルバンク10
〜13内のセルアレーを指定する。また、前記第1及び
第2ローアドレス信号A0 〜An は外部のマイクロコン
ピュータと同様な装置から発生する。
ー41は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記第1乃至第4リフレッシュカウンター52A〜
52Dに共通的に供給する。
52A〜52Dは、前記第1ローアドレス信号An-1 ,
An により相互補完的に動作する。例えば、前記第1ロ
ーアドレス信号An-1 ,An の論理値が“00”の場合
に第1リフレッシュカウンター52Aが駆動し、また前
記第1ローアドレス信号An-1 ,An が“01”、“1
0”又は“11”の場合には第2、第3又は第4リフレ
ッシュカウンター52B,52C又は52Dが駆動す
る。また前記第1乃至第4リフレッシュカウンター52
A〜52Dは前記第1ローアドレス信号An-1 ,An に
より駆動する場合、前記セルフリフレッシュ発振器及び
タイマー41からのクラック信号が印加のために1つず
つ増加又は減少カウントし、カウントされた値をリフレ
ッシュ用アドレス信号としてアドレスマルチプレクサ6
0に供給する。逆に、前記第1ローアドレス信号
An-1 ,An により選択されなかったリフレッシュカウ
ンターは最終カウント値をそのまま維持することにな
る。
第2入力ライン92からの第2のローアドレス信号A0
〜An-2 をラッチし、ラッチされた第2ローアドレス信
号A0 〜An-2 を前記アドレスマルチプレクサ60に供
給する。このようにすると、前記アドレスマルチプレク
サ60はリフレッシュモードの場合、前記第1乃至第4
リフレッシュカウンター52A〜52D内のある1つか
ら供給されるリフレッシュアドレス信号を選択する。逆
にデータアクセスモードの場合、前記アドレスマルチプ
レクサ60は前記第2ローアドレス信号A0 〜An-2 を
選択する。前記アドレスマルチプレクサ60は図示され
てはいないが、外部から印加する自動リフレッシュ制御
信号の論理状態により切り換えられる。
フレッシュ装置は、前記アドレスマルチプレクサ60に
より選択されたアドレス信号を共通的に入力する第1乃
至第4ローアドレスラッチ回路及びバッファ80〜83
を追加して備える。前記第1乃至第4ローアドレスラッ
チ回路及びバッファ80〜83は、前記第1入力ライン
90からの第1ローアドレス信号An-1 ,An を共通的
に入力し、前記第1ローアドレスAn-1 ,An の論理値
により相互補完的にラッチ動作を行う。例えば、前記第
1ローアドレス信号An-1 ,An の論理値が“00”の
場合に第1アドレスラッチ回路及びバッファ80がラッ
チ動作を行い、また前記第1ローアドレス信号An-1 ,
An が“01”、“10”又は“11”の場合には第
2、第3又は第4ローアドレスラッチ回路及びバッファ
回路81,82又は83がラッチ動作を行う。さらに、
前記第1乃至第4ローアドレスラッチ回路及びバッファ
80〜83は、前記アドレスマルチプレクサ60からの
アドレス信号をラッチするためのラッチ回路と、また前
記ラッチ回路によりラッチされたアドレス信号を、自ら
の出力端子に接続したデコーダ−20〜23側に伝送す
るバッファとを各々備える。結果的に、前記第1ローア
ドレスラッチ回路及びバッファ80は、前記第1リフレ
ッシュカウンタ52Aによりカウントされたリフレッシ
ュアドレス信号又は前記ローアドレスラッチ回路70に
よりラッチされた前記第2ローアドレス信号A0 〜A
n-2 を入力し、入力されたアドレス信号を前記第1デコ
ーダー20側に伝送する。同様に、前記第2乃至第4ロ
ーアドレスラッチ回路及びバッファ81〜83も各々第
2リフレッシュカウンター52Bからのリフレッシュア
ドレス信号、又は前記ローアドレスラッチ回路70によ
りラッチされた前記第2ローアドレス信号A0 〜
An-2 、第3リフレッシュカウンタ52Cからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路7
0によりラッチされた前記第2ローアドレス信号A0 〜
An-2 、第4リフレッシュカウンタ52Dからのリフレ
ッシュアドレス信号又は前記ローアドレスラッチ回路7
0によりラッチされた前記第2ローアドレス信号A0 〜
An-2 を第2乃至第4デコーダー21〜23側に伝送す
る。
及びバッファ80〜83は、第1乃至第4セルバンク1
0〜13の内のある一つのセルバンクがリフレッシュモ
ードにあるとしても、残りの3つのセルバンク側に前記
ローアドレスラッチ回路70によりラッチされた前記第
2ローアドレス信号A0 〜An-2 を伝送してリフレッシ
ュモード中にもデータのアクセスを可能にすることがで
きる。また前記同期式DRAMのヒドンセルフリフレッ
シュ装置は、前記ローアドレス信号内のセルバンクを指
定するための前記ビットのローアドレス信号により多数
のセルバンクのリフレッシュ動作を独立的に制御するこ
とができる。
DRAMのヒドンセルフリフレッシュ装置を説明する図
である。図3において、前記同期式DRAMのヒドンセ
ルフリフレッシュ装置は、第1入力ライン90からの第
1ローアドレス信号An-1 、An を入力するリフレッシ
ュカウンター54と、クラック信号を発生するセルフリ
フレッシュ発振器及びタイマー41と、第2入力ライン
92から第2ローアドレス信号A0 〜An-2 を供給され
るローアドレスラッチ回路70を備える。また、前記同
期式DRAMのヒドンセルフリフレッシュ装置は多数の
セルアレーを各々備える第1乃至第4セルバンク10〜
13と、前記第1乃至第4セルバンク10〜13に各々
接続した第1乃至第4デコーダー20〜23を追加して
備える。
論理値によって前記第1乃至第4セルバンク10〜13
の内のある1つを指定し、前記第2ローアドレス信号A
0 〜An-2 は論理値によって前記第1乃至第4セルバン
ク10〜13内のセルアレーを指定する。また、前記第
1及び第2ローアドレス信号A0 〜Anは外部のマイク
ロコンピュータのような装置から発生する。
ー41は、リフレッシュモード及びデータアクセスモー
ドとは係わりなく常に一定な周期のクラック信号を発生
して前記リフレッシュカウンター54に共通的に供給す
る。
に示したように、リフレッシュアドレス信号を一時的に
貯蔵するための第1乃至第4レジスター100〜103
と、前記第1乃至第4レジスター100〜103の内の
ある1つのレジスターからのアドレス信号の論理値に
“1”を加算するための加算器104を備える。また、
前記リフレッシュカウンター54は前記加算器104の
出力ライン96及び前記第1乃至第4レジスター100
〜103の入力端子の間に接続した第1乃至第4制御用
スイッチ105〜108と、前記第1乃至第4レジスタ
ー100〜103の出力端子と前記加算器104の入力
端子の間に各々接続した第5乃至第8制御用スイッチ1
09〜112を追加して備える。
112は、図3に示した第1入力ライン90からの第1
ローアドレス信号An-1 、An の論理値により動作す
る。例えば、前記第1ローアドレス信号An-1 、An が
“00”の論理値を有する場合、前記第1制御用スイッ
チ105は前記加算器104でカウントされたリフレッ
シュアドレス信号を前記第1レジスター105の入力端
子側に伝送し、また、前記第5制御用スイッチ109は
前記第1レジスター100に貯蔵したリフレッシュアド
レス信号を前記加算器104の入力端子側に伝送する。
さらに、前記第1ローアドレス信号An-1 、An が“0
1”の論理値を有する場合、前記第2制御用スイッチ1
06は前記加算器104でカウンタしたリフレッシュア
ドレス信号を前記第2レジスター101の入力端子側に
伝送し、また、前記第6制御用スイッチ110は前記第
2レジスター101に貯蔵されたリフレッシュアドレス
信号を前記加算器104の入力端子側に伝送する。ま
た、前記第1ローアドレス信号An-1 、An が“10”
の論理値を有する場合、前記第3制御用スイッチ107
は前記加算器104でカウントされたリフレッシュアド
レス信号を前記第3レジスター102の入力端子側に伝
送し、また前記第7制御用スイッチ111は前記第3レ
ジスター102に貯蔵されたリフレッシュアドレス信号
を前記加算器104の入力端子側に伝送する。同様に、
前記第1ローアドレス信号An-1 、An が“11”の論
理値を有する場合、前記第4制御用スイッチ108は前
記加算器104でカウントされたリフレッシュアドレス
信号を前記第4レジスター103の入力端子側に伝送
し、さらに、前記第8制御用スイッチ112は前記第4
レジスター103に貯蔵されたリフレッシュアドレス信
号を前記加算器104の入力端子側に伝送する。結果的
に、前記第1乃至第4レジスター100〜103は第1
乃至第4セルバンク10〜13で最終にリフレッシュし
たローセルアレーのアドレスを各々貯蔵することにな
る。
フリフレッシュ発振器及びタイマー41の出力端子94
からのクラック信号を自らのクラック端子側に入力す
る。また、前記加算器104は前記クラック信号が印加
されるたびに、前記第1乃至第4レジスター100〜1
03の内のある1つのレジスターからの前記リフレッシ
ュアドレス信号に1を加算して新しいリフレッシュアド
レス信号を発生する。前記加算器104で発生する前記
新しいリフレッシュアドレス信号Am+1 は、前記加算器
104の出力端子96を経て前記第1乃至第4制御用ス
イッチ105〜108及び図3に示したアドレスマルチ
プレスサ60に共通的に供給される。
2入力ライン92からの第2ローアドレス信号A0 〜A
n-2 をラッチし、ラッチされた第2ローアドレス信号A
0 〜An-2 を前記アドレスマルチプレクサ60に供給す
る。ここでは、前記アドレスマルチプレクサ60はリフ
レッシュモードの場合、前記リフレッシュカウンタ54
から供給するリフレッシュアドレス信号を選択する。反
対に、データアクセスモードの場合、前記アドレスマル
チプレクサ60は前記第2ローアドレス信号A0 〜A
n-2 を選択する。前記アドレスマルチプレクサ60は図
示してない外部から印加される自動リフレッシュ制御信
号の論理状態によって切り換えられる。
ッシュ装置は、前記アドレスマルチプレクサ60により
選択されたアドレス信号を共通的に入力する第1乃至第
4ローアドレスラッチ回路及びバッファ80〜83を追
加して備える。前記第1乃至第4ローアドレスラッチ回
路及びバッファ80〜83は前記第1入力ライン90か
らの第1ローアドレス信号An-1 、An を共通的に入力
し、前記第1ローアドレス信号An-1 、An の論理値に
より相互補完的にラッチ動作を行う。例えば、前記第1
ローアドレス信号An-1 、An の論理値が“00”の場
合に第1ローアドレスラッチ回路及びバッファー80が
ラッチ動作を行い、また、前記第1ローアドレス信号A
n-1 、An が“01”、“10”又は“11”の場合に
は、第2、第3又は第4ローアドレスラッチ回路及びバ
ッファ81、82又は83がラッチ動作を行う。
ッチ回路及びバッファ80〜83は、前記アドレスマル
チプレクサ60からのアドレス信号をラッチするための
ラッチ回路と、また、前記ラッチ回路によりラッチされ
たアドレス信号を自らの出力端子に接続したデコーダー
20〜23側に伝送するバッファを各々備える。結果的
に、前記第1ローアドレスラッチ回路及びバッファ80
は、前記リフレシュカウンター54によりカウントされ
た第1セルバンク用リフレッシュアドレス信号、又は前
記ローアドレスラッチ回路70によりラッチされた前記
第2ローアドレス信号A0 〜An-2 を入力して入力され
たアドレス信号を前記第1デコーダー20側に伝送す
る。同様に、前記第2乃至第4ローアドレスラッチ回路
及びバッファ81〜83も、各々前記リフレッシュカウ
ンター54によりカウントされた前記第2セルバンク1
1用リフレッシュアドレス信号、又は前記ローアドレス
ラッチ回路70によりラッチされた前記第2ローアドレ
ス信号A0 〜An-2 、前記リフレッシュカウンター54
によりカウントされた前記第3セルバンク12用リフレ
ッシュアドレス信号、又は前記ローアドレスラッチ回路
70によりラッチされた前記第2ローアドレス信号A0
〜An-2 、また前記リフレッシュカウンター54により
カウンターされたリフレッシュアドレス信号、又は前記
ローアドレスラッチ回路70によりラッチされた前記第
2ローアドレス信号A0 〜An-2 を第2乃至第4ディコ
ーダー21〜23側に伝送する。
Mのヒドンリフレッシュ装置は、セルバンク数に該当す
るローアドレスラッチ回路及びバッファーを用いて多数
のセルバンクにアドレス信号を独立的に印加することが
できる。また、前記ヒドンリフレッシュ装置は多数のセ
ルバンクに対するリフレッシュ用アドレス信号を独立的
に発生し、多数のセルバンクに対して独立的にリフレッ
シュ動作を行うことができる。また、前記ヒドンリフレ
ッシュ装置は多数のセルバンクに対してリフレッシュモ
ードを外部からのセルバンク用アドレス信号を用いてリ
フレッシュモードからデータアクセスモードに、又はデ
ータアクセスモードへのモード切換えを自在にできる。
このような利点等のために、本発明の同期式DRAMの
ヒドンリフレッシュ装置は、データアクセス速度を向上
させる利点を提供する。
ック図である。
AMのヒドンセルフリフレッシュ装置を示すブロック図
である。
AMのヒドンセルフリフレッシュ装置を示すブロック図
である。
を詳細に示した詳細ブロック図である。
バッファ 100〜103 第1乃至第4レジスター 104 加算器 105〜112 第1乃至第8制御用スイッチ
Claims (4)
- 【請求項1】 多数のセルアレーより成る少なくとも2
つ以上のセルバンクを有する同期式DRAMのヒドン・
セルフ・リフレッシュ方法において、 上記セルバンクの何れかをアドレスする外部からの第1
アドレス信号を入力する過程と、 前記第1アドレス信号の論理値に該当するセルバンク
の、前記多数のセルアレーの何れかをアドレスするため
のリフレッシュアドレス信号を発生する過程と、 上記セルバンクのセルアレーの何れかをアドレスするた
めの第2アドレス信号を入力する過程と、 データアクセス操作の間第2アドレス信号と前記リフレ
ッシュアドレス信号とをそれぞれ連続的に選択する過程
と、 前記第2アドレス信号と前記リフレッシュアドレス信号
とが前記セルバンクに印加される時間が部分的に一部重
なるように前記第1アドレス信号の論理値に従い前記セ
ルバンクに前記連続的に選択したアドレス信号をラッチ
する過程とより成ることを特徴とする同期式DRAMの
ヒドン・セルフ・リフレッシュ方法。 - 【請求項2】 多数のセルアレーを含む少なくとも2つ
以上のセルバンクを有する同期式DRAMにおいて、 前記セルバンクの何れかをアドレスするよう、外部から
の第1アドレス信号を入力するための第1入力手段と、 上記セルアレーをアドレスするよう、外部からの第2ア
ドレス信号を入力するための第2入力手段と、 前記第1入力手段からの前記第1アドレス信号の論理値
により、前記セルバンク別に前記セルアレーをアドレス
するためのリフレッシュアドレス信号を発生するカウン
ター手段と、 前記カウンター手段からの前記リフレッシュアドレス信
号及び、前記第2入力手段からの前記第2アドレス信号
を選択するマルチプレクサ手段と、 前記第1入力手段からの前記第1アドレス信号の論理値
により、独立的に駆動して前記マルチプレクサ手段から
のアドレス信号を、前記セルバンクの側に伝送するため
少なくとも2つ以上のラッチ手段を備え、前記少くとも
2つ以上のラッチ手段の何れも前記セルバンクの対応す
るものに従ってマルチプレクサ手段により選択されたア
ドレス信号を伝送することを特徴とする同期式DRAM
のヒドン・セルフ・リフレッシュ装置。 - 【請求項3】 前記カウンター手段が、前記セルバンク
別に最終リフレッシュしたセルアレーに対するアドレス
を貯蔵するための少なくとも2つ以上のレジスターと、 前記2つ以上のレジスターの内、何れか1つからの前記
リフレッシュアドレス信号に1を加え、前記加算したリ
フレッシュアドレス信号を前記マルチプレクサ手段に供
給する加算器手段と、 前記第1入力手段からの前記第1アドレス信号の論理値
により独立的に動作して前記加算手段からの出力を前記
少なくとも2つ以上のレジスター側に各々伝送するよう
にした少なくとも2つ以上の切換えスイッチ素子と、 前記第1入力手段からの前記第1アドレス信号の論理値
により、独立的に動作して前記少なくとも2つ以上のレ
ジスターの何れかに貯蔵した前記リフレッシュアドレス
信号を、前記加算器手段側に各々伝送するための少なく
とも2つ以上の切換えスイッチ素子を備えたことを特徴
とする請求項2記載の同期式DRAMのヒドン・セルフ
・リフレッシュ装置。 - 【請求項4】 多数のセルアレーを含む少なくとも2つ
以上のセルバンクを有する同期式DRAMにおいて、 前記セルバンクの何れかをアドレスするため外部からの
第1アドレス信号を入力するための第1入力手段と、 前記セルアレーをアドレスするため外部からの第2アド
レス信号を入力するための第2入力手段と、 前記第1入力手段からの前記第1アドレス信号の論理値
により独立的に駆動して前記セルアレーをアドレスする
ためのリフレッシュアドレス信号を発生する少なくとも
2つ以上のカウンター手段と、 前記少なくとも2つ以上のカウンタ手段の何れか1つか
らの前記リフレッシュアドレス信号を選択するか前記第
2入力手段からの前記第2アドレス信号を選択するため
のマルチプレクサ手段と、 前記第1入力手段からの前記第1アドレス信号の論理値
により、独立的に駆動して前記マルチプレクサ手段から
のアドレス信号を前記セルバンクの側に伝送するため、
少なくとも2つ以上のラッチ手段を備えたことを特徴と
する同期式DRAMのヒドン・セルフ・リフレッシュ装
置。
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Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08138374A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 半導体メモリ装置およびそのリフレッシュ方法 |
JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
US6373769B1 (en) | 1997-06-12 | 2002-04-16 | Infineon Technologies Ag | Decoded autofresh mode in a DRAM |
KR19990002763A (ko) * | 1997-06-23 | 1999-01-15 | 윤종용 | 반도체 메모리 장치의 리프레쉬 구조 |
US6075744A (en) * | 1997-10-10 | 2000-06-13 | Rambus Inc. | Dram core refresh with reduced spike current |
US6061293A (en) * | 1997-12-31 | 2000-05-09 | Intel Corporation | Synchronous interface to a self-timed memory array |
JP3490887B2 (ja) | 1998-03-05 | 2004-01-26 | シャープ株式会社 | 同期型半導体記憶装置 |
US6028804A (en) * | 1998-03-09 | 2000-02-22 | Monolithic System Technology, Inc. | Method and apparatus for 1-T SRAM compatible memory |
US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
US6415353B1 (en) | 1998-10-01 | 2002-07-02 | Monolithic System Technology, Inc. | Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same |
US6504780B2 (en) * | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
US5999474A (en) | 1998-10-01 | 1999-12-07 | Monolithic System Tech Inc | Method and apparatus for complete hiding of the refresh of a semiconductor memory |
US6707743B2 (en) | 1998-10-01 | 2004-03-16 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division |
KR100351889B1 (ko) * | 1998-11-13 | 2002-11-18 | 주식회사 하이닉스반도체 | 카스(cas)레이턴시(latency) 제어 회로 |
JP2000163956A (ja) * | 1998-11-24 | 2000-06-16 | Sharp Corp | 半導体記憶装置 |
KR100557975B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 메모리의 자동 리프레쉬 회로_ |
US6282606B1 (en) * | 1999-04-02 | 2001-08-28 | Silicon Aquarius, Inc. | Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods |
US6327209B1 (en) | 2000-08-30 | 2001-12-04 | Micron Technology, Inc. | Multi stage refresh control of a memory device |
JP2002157880A (ja) * | 2000-11-15 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
KR100472723B1 (ko) * | 2000-12-26 | 2005-03-08 | 주식회사 하이닉스반도체 | 뱅크 리프레쉬 제어 장치 및 방법 |
JP2004288226A (ja) * | 2001-03-30 | 2004-10-14 | Internatl Business Mach Corp <Ibm> | Dram及びdramのリフレッシュ方法 |
US7085186B2 (en) * | 2001-04-05 | 2006-08-01 | Purple Mountain Server Llc | Method for hiding a refresh in a pseudo-static memory |
US6590822B2 (en) * | 2001-05-07 | 2003-07-08 | Samsung Electronics Co., Ltd. | System and method for performing partial array self-refresh operation in a semiconductor memory device |
JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2002352598A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
GB2380035B (en) | 2001-09-19 | 2003-08-20 | 3Com Corp | DRAM refresh command operation |
US6671218B2 (en) | 2001-12-11 | 2003-12-30 | International Business Machines Corporation | System and method for hiding refresh cycles in a dynamic type content addressable memory |
US7043599B1 (en) * | 2002-06-20 | 2006-05-09 | Rambus Inc. | Dynamic memory supporting simultaneous refresh and data-access transactions |
US6795364B1 (en) * | 2003-02-28 | 2004-09-21 | Monolithic System Technology, Inc. | Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode |
JP2005222581A (ja) | 2004-02-03 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置 |
JP4664622B2 (ja) * | 2004-05-20 | 2011-04-06 | 株式会社東芝 | 半導体集積回路装置 |
US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
JP4894306B2 (ja) | 2006-03-09 | 2012-03-14 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
JP5446384B2 (ja) * | 2009-03-30 | 2014-03-19 | 富士通セミコンダクター株式会社 | インターフェース回路、メモリシステム、およびアクセス制御方法 |
US8982654B2 (en) * | 2013-07-05 | 2015-03-17 | Qualcomm Incorporated | DRAM sub-array level refresh |
KR20160001098A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 래치 회로 이를 포함하는 입출력 장치 |
US20180061484A1 (en) * | 2016-08-29 | 2018-03-01 | Apple Inc. | Systems and Methods for Memory Refresh Timing |
TWI639920B (zh) | 2017-11-17 | 2018-11-01 | 財團法人工業技術研究院 | 記憶體控制器及其控制方法以及記憶體及其控制方法 |
TWI671632B (zh) | 2018-10-24 | 2019-09-11 | 財團法人工業技術研究院 | 記憶體裝置及其復新資訊同步方法 |
CN112786084B (zh) * | 2021-03-16 | 2023-06-23 | 北京时代全芯存储技术股份有限公司 | 记忆体装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2247835C3 (de) * | 1972-09-29 | 1978-10-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Regenerieren der Speicherinhalte von MOS-Speichern und MOS-Speicher zur Durchführung dieses Verfahrens |
IT1041882B (it) * | 1975-08-20 | 1980-01-10 | Honeywell Inf Systems | Memoria dinamica a semiconduttori e relativo sistema di recarica |
US4238842A (en) * | 1978-12-26 | 1980-12-09 | Ibm Corporation | LARAM Memory with reordered selection sequence for refresh |
US4494222A (en) * | 1980-03-28 | 1985-01-15 | Texas Instruments Incorporated | Processor system using on-chip refresh address generator for dynamic memory |
GB2095442A (en) * | 1981-03-25 | 1982-09-29 | Philips Electronic Associated | Refreshing dynamic MOS memories |
JPH0642263B2 (ja) * | 1984-11-26 | 1994-06-01 | 株式会社日立製作所 | デ−タ処理装置 |
US4701843A (en) * | 1985-04-01 | 1987-10-20 | Ncr Corporation | Refresh system for a page addressable memory |
JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
US5239505A (en) * | 1990-12-28 | 1993-08-24 | Intel Corporation | Floating gate non-volatile memory with blocks and memory refresh |
JPH0554646A (ja) * | 1991-08-28 | 1993-03-05 | Ricoh Co Ltd | メモリ装置及びそのダイナミツクramリフレツシユ方式 |
JPH05109266A (ja) * | 1991-10-17 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体記憶装置 |
JP2988804B2 (ja) * | 1993-03-19 | 1999-12-13 | 株式会社東芝 | 半導体メモリ装置 |
-
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