JPH11317078A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11317078A JPH11317078A JP11054649A JP5464999A JPH11317078A JP H11317078 A JPH11317078 A JP H11317078A JP 11054649 A JP11054649 A JP 11054649A JP 5464999 A JP5464999 A JP 5464999A JP H11317078 A JPH11317078 A JP H11317078A
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Abstract
ことのできる半導体メモリ装置を提供する。 【解決手段】LSBアドレスでデコーディングされたサ
ブワードラインイネーブル選択信号SWLE、ローデコ
ーダでMSBアドレスでデコーディングされて印加され
る/グローバルワードライン信号GWLbにより各メモ
リセルを駆動する複数のSWD3ブロックと、MSBア
ドレスPXbを有し、ローデコーダのプリチャージ信号
及びGWLb信号にVbb電圧を加えるローデコーディ
ングプリチャージ信号発生部(RDPRi/VBFi)
とを含む。
Description
関し、特にローデコーダの出力信号GWLB、SWLE
を用いて多数のサブワードラインドライバを駆動し、カ
ラム選択信号を効率よくコントロールすることのできる
半導体メモリ装置に関する。
導体メモリ装置を説明する。図1は従来の技術の半導体
メモリ装置の構成ブロック図である。従来のメモリ装置
は、メモリセルアレイ、サブワードライン駆動部及びカ
ラム選択駆動部とを備えている。サブワードライン駆動
部は、サブワードラインイネーブル(Sub Word Line en
able、以下SWLEという)1、ローデコーダ2及びサ
ブワードラインドライバ(Sub Word Line Driver、以下
SWDという)3から構成されている。SWD3はメモ
リセルアレイ4のそれぞれのワードラインを駆動するた
めのものである。SWLE1は、入力されたアドレスの
最下位(以下LSBという)ビットに応じてサブワード
ラインイネーブル選択信号(以下SWLE選択信号とい
う)を出力し、ローデコーダ2は、アドレスの最上位ビ
ット(以下MSBという)に応じてグローバルワードラ
イン(Global Word Line、以下GWLという)信号とグ
ローバルワードラインバー(Global Word Line bar、以
下GWLbという)信号を出力する。上記GWLb信号
はGWL信号の反転した信号である。
アレイ4に連結され、データをセンシングする複数のビ
ットラインセンスアンプアレイ5と、入力されるカラム
アドレスをデコーディングする複数のカラムデコーダ6
と、各カラムデコーダ6と各ビットラインセンスアンプ
アレイ5をシリアルに連結するカラム選択ライン7とを
含む。ここで、各ビットラインセンスアンプアレイ5は
それぞれのセンスアンプ5aを備え、各センスアンプ5
a毎にビットラインとビットバーラインが連結されてい
る。ビットラインセンスアンプアレイ5は、センスアン
プ等化及びプリチャージイネーブル部(EQ/PCH)
を含む。
ンはメモリセルアレイ部4のセルに連結される。ビット
ラインセンスアンプ5a毎に連結されたビットラインと
ビットバーラインにはYゲート5bが連結され、Yゲー
ト5bのターンオンによりビットラインとビットバーラ
インが選択されるようになっている。Yゲート5bのオ
ン/オフは対応するカラムデコーダ6により制御され
る。すなわち、複数のカラムデコーダ6のうち入力され
るアドレスに対応するカラムデコーダ6が選択される
と、カラムデコーダ6に連結されたカラム選択ライン7
が選択され、カラム選択ライン7に連結されたYゲート
5bがターンオンする。このように、選択されたビット
ラインとビットバーラインを介して入力されるメモリセ
ルのデータは、センスアンプによって増幅されてデータ
ライン及びデータバーラインDB、/DBに伝達され
る。
体メモリ装置の動作を、ローデコーダ2及びSWD3を
中心として説明する。図2aは従来の技術の半導体メモ
リ装置のSWD3の構成図で、図2bは従来の技術の半
導体装置のローデコーダ及びSWD3の駆動による動作
タイミング図である。SWD3は、直列に接続され、そ
れぞれのゲートにローデコーダ2のGWLb信号が印加
されるPMOSトランジスタP20とNMOSトランジ
スタN22とを有し、かつGWL信号がゲートに印加さ
れ、サブワードラインSWLにソース端子が連結される
NMOSトランジスタN21とから構成される。PMO
SトランジスタP20のドレインとNMOSトランジス
タN22のドレインは一緒にサブワードラインに連結さ
れる。そして、PMOSトランジスタP20のソース及
びNMOSトランジスタN21のドレインにはサブワー
ドラインイネーブル部1のSWLE選択信号が印加され
る。
装置のローデコーダ2及びSWD3においては、図2b
に示すように、t1区間では、GWL信号とSWLE選
択信号は低電圧で、GWLb信号はブースト電圧で供給
されている。従って、GWLbラインに連結されたPM
OSトランジスタP20はターンオフし、NMOSトラ
ンジスタN22はターンオンすることにより、SWLは
低電圧状態に維持される。このとき、NMOSトランジ
スタN21はターンオフ状態となっている。次いで、t
2区間では、LSBアドレスでデコーディングされたS
WLE選択信号はブースト電圧を供給する。MSBアド
レスによりデコーディングされたGWLb信号は低電圧
を供給し、GWL信号は高電圧を供給する。従って、P
MOSトランジスタP20とNMOSトランジスタN2
1はターンオンし、NMOSトランジスタN22はター
ンオフする。これにより、SWLE選択信号のブースト
電圧をSWLに伝達してSWL信号を発生させる。
択ドライバの動作を説明する。図3は従来の技術の半導
体メモリ装置のカラムデコーダ及びビットラインセンス
アンプアレイ部の駆動に従う動作タイミング図である。
それぞれカラム選択ライン7に連結されている複数のカ
ラムデコーダ6のうち、入力されるアドレスPYij、
PYkl、PYmn、PYxyに該当するカラムデコー
ダ6が選択される。カラムデコーダ6が選択されると、
それに連結されたカラム選択ライン7がアクティブとな
る。これにより、アクティブされたカラム選択ライン7
に連結されたYゲート5bがオンとなることにより、メ
モリセルアレイ部4のうち該当メモリセルのデータがビ
ットラインとビットバーラインを介してセンスアンプ5
aに伝達される。センスアンプ5aは、ビットラインと
ビットバーラインを介して入力されるデータをセンシン
グ/増幅してデータラインDBとデータバーライン/D
Bを介して出力する。
置のカラム選択ドライバは、カラム選択ライン7にビッ
トラインセンスアンプアレイ5が共通に連結され、デー
タラインとデータバーラインを通じてメモリセルアレイ
4にデータを書き込んだり、メモリセルアレイ4のデー
タを読み出したりする。
来の技術の半導体メモリ装置には下記のような問題点が
あった。まず、ローデコーダブロックにおいては、サブ
ワードラインSWDをコントロールするGWL信号、G
WLb信号がローデコーダによって生成され、それらが
4つのSWD3に連結される。これは4本のポリシリコ
ンワードライン毎に2本のメタルラインのGWLb、G
WL信号ラインが存することを意味する。このため、製
造工程時に、デザインルールマージンの不足に起因する
ワードラインの欠陥を発生させて収率を低下させる問題
点があった。又、このような半導体メモリ装置では、ワ
ードラインとワードラインとの間、ワードラインとビッ
トラインとの間にカップリングノイズ等を発生させてチ
ップの性能を低下させるという問題点があった。
な問題点があった。カラム選択ラインにはビットライン
センスアンプアレイが共通に連結されているため、ある
カラム選択ラインがアクティブになっても、それに連結
された全てのビットラインセンスアンプアレイがアクテ
ィブになる。これは、不必要に消費電流を増加させるこ
とを意味する。また、選択されたビットラインセンスア
ンプアレイが、該当データをデータライン及びデータバ
ーラインに伝達する際、選択されていないビットライン
センスアンプアレイも該当データラインとデータバーラ
インにデータを伝達するため、非選択のところではビッ
トラインプリチャージ電圧とデータラインプリチャージ
電圧とが衝突を起こして、電流消費が更に多くなる。こ
れは、メモリの容量が大きくなるほど一層多くの電流消
費が起こる原因となる。更に、カラム選択ラインの負荷
が増加するため、処理速度が減少する問題が生じる。処
理速度が減少することを補償するためドライバのサイズ
を大きくする方案があるが、ドライバのサイズが増加す
るほど電流消費が更にひどくなる。
リ装置の問題点を解決するためになされたものであり、
その目的とするところは、ローデコーダの出力信号GW
LB、SWLEを利用して多数のSWD3を駆動し、カ
ラム選択信号を効率よくコントロールすることができる
半導体メモリ装置を提供することにある。
め、カラム選択信号を効率よくコントロールできる本発
明の半導体メモリ装置は、メモリセルアレイと、各メモ
リセルを選択/駆動するためのロー、カラムデコーダ
と、各メモリセルのデータをセンシングするビットライ
ンセンスアンプアレイとを備える半導体メモリ装置であ
って、LSBアドレスでデコーディングされたサブワー
ドラインイネーブル選択信号SWLE、ローデコーダで
MSBアドレスでデコーディングされて印加されるグロ
ーバルワードライン信号GWLbにより各メモリセルを
駆動するSWD3ブロックと、MSBアドレスPXbを
有し、ローデコーダのプリチャージ信号とGWLb信号
にVbb電圧を加えるローデコーディングプリチャージ
信号発生部(RDPRi/VBFi)とを含み;カラム
デコーダとビットラインセンスアンプアレイとを直列連
結するカラム選択ラインにカラムデコーダの出力信号レ
ベルをシフトして伝達するレベルシフタ部と、カラム選
択ラインのレベルに基づいてビットラインセンスアンプ
アレイに選択的にアクティブ信号を印加するデータ入出
力制御部とを更に備えることを特徴とする。
実施形態の半導体メモリ装置を説明する。図4は本半導
体メモリ装置の構成ブロック図である。本半導体メモリ
装置は、複数のメモリセルアレイ44と、各メモリセル
アレイ44ごとに連結され、ビットライン及びビットバ
ーラインを介して各メモリセルアレイ44のデータをセ
ンシングする複数のビットラインセンスアンプアレイ4
5と、入力されるアドレス信号に該当するカラム選択ラ
イン47をアクティブさせる複数のカラムデコーダ46
と、カラムデコーダ46に連結されたカラム選択ライン
のレベルを制御するレベルシフタ部48と、レベルシフ
タ部48の制御信号により選択されたビットラインセン
スアンプアレイ45から出力されるデータがデータライ
ン及びデータバーラインを介して出力されるように(或
いは、データライン及びデータバーラインを介して入力
されるデータがビットライン及びビットバーラインを介
してメモリセルに格納されるように)、ビットライン及
びビットバーラインに連結されたYゲート45bを制御
するデータ入出力制御部49と、メモリセルアレイ44
のメモリセルを駆動する多数のSWD(Sub Word LineDr
iver)ブロック42と、SWDブロック42にMSBア
ドレスでデコーディングされた多数のGWLb信号を印
加するローデコーダ41と、LSBアドレスでデコーデ
ィングされたサブワードラインイネーブル選択信号(S
WLE選択信号)を出力するサブワードラインイネーブ
ル部40と、MSBアドレスPXb有しローデコーダ4
1のプリチャージ信号とGWLb信号にVbb電圧を加
えるローデコーディングプリチャージ信号発生部(RD
PRi/VBFi)43とを備える。
は、カラム選択ライン47に連結された複数のビットラ
インセンスアンプアレイ45のうち一つのビットライン
センスアンプアレイ45を選択するようにカラム選択ラ
イン47のレベルを制御する制御信号を出力する。そし
て、ビットラインセンスアンプアレイ45はセンスアン
プ等化及びプリチャージイネーブル部(EQ/PCH)
を含む。カラム選択ライン47は、各カラムデコーダ4
6ごとに連結され、複数のビットラインセンスアンプア
レイ45をシリアルに連結する。
体装置の各構成ブロックの詳細構成及びその動作につい
て説明する。図5は本発明の半導体メモリ装置のローデ
コーダ及びSWD42の詳細構成図である。このように
構成された本半導体メモリ装置の詳細構成は以下の通り
である。まず、ローデコーダ41は、Vpp電圧がソー
スに印加される第1、第2、第3PMOSトランジスタ
P40、P41、P42と、第1、第2PMOSトラン
ジスタP40、P41のドレインに最初のトランジスタ
のソースが連結され、ローデコーディングプリチャージ
信号発生部43から出力されるMSBアドレスによるデ
コーディング信号がゲートに印加され、それぞれ直列連
結される第1、第2、第3、第4NMOSトランジスタ
N40、N41、N42、N43と、第1、第2PMO
SトランジスタP40、P41のドレインに連結される
インバーターI40と、第3PMOSトランジスタP4
2のドレインとGWLb信号を出力する出力端に最初の
トランジスタが連結され、それぞれ直列連結される第
5、第6NMOSトランジスタN44、N45と、イン
バーターI40の出力端にゲートが連結され、ソースが
GWLb信号を出力する出力端に連結される第7NMO
SトランジスタN46と、ソースは接地端子に連結さ
れ、ドレインは第7NMOSトランジスタN46に連結
され、ゲートにVBF信号が印加される第8NMOSト
ランジスタN47とから構成される。
はインバーターI40の出力端に連結され、第1PMO
SトランジスタP40のゲートにはローデコーディング
プリチャージ信号が印加される。第5NMOSトランジ
スタN44のゲートにはVBFB信号が印加される。
号発生部43の詳細構成について説明する。MSBによ
るデコーディング信号PXbを入力されてローデコーデ
ィングプリチャージ信号を出力するローデコーディング
プリチャージ信号発生部(RDPRi)と、ローデコー
ディングプリチャージ信号を遅延させる遅延部(Del
ay)と、遅延されたローデコーディングプリチャージ
信号と遅延されないローデコーディングプリチャージ信
号とをNAND演算して出力するNAND演算部と、N
AND演算部の出力信号を反転させるインバーターI4
1と、ソースにVccが印加され、ゲートにインバータ
ーI41の出力信号、NAND演算部の出力信号がそれ
ぞれ印加される第1、第2PMOSトランジスタP42
−1、P42−2と、ソースにVbbが印加され、第1
PMOSトランジスタP42−1のドレインにドレイン
が連結される第1NMOSトランジスタN49−1と、
ソースにVbbが印加され、第2PMOSトランジスタ
P42−2のドレイン及びVBF信号を出力する出力端
にドレインが共通連結される第2NMOSトランジスタ
N49−2とから構成される。
ーデコーダ41から出力されるGWLb信号がそれぞれ
ゲートに印加されるPMOSトランジスタp43とNM
OSトランジスタN48からなるインバーターとして構
成される。PMOSトランジスタP43のソースにはサ
ブワードラインイネーブルSWLE選択信号が印加さ
れ、インバーターの出力端にはサブワードラインを駆動
するためのSWL信号が出力される。
動方法を説明する。図6は本半導体メモリ装置のローデ
コーダ41及びSWD42の駆動に従う動作タイミング
図である。図6に示すように、t1区間では、MSBア
ドレスPXij、PXkl、PXmnが低電圧で供給さ
れることにより、ローデコーダ41の第1、第2、第3
NMOSトランジスタN40、N41、N42はターン
オフしており、MSBアドレス(PXb)が低電圧で供
給されることによりRDPRiブロックの出力信号が低
電圧で供給される。これにより、第4NMOSトランジ
スタN43はターンオフされ、第1PMOSトランジス
タP40はターンオンされ、ノードN40−1はブース
ト電圧となり、インバーターI40を介して第3PMO
SトランジスタP42に低電圧が供給されてターンオン
されることにより、GWLbにブースト電圧が供給され
る。この際、SWLE選択信号は、低電圧を供給してい
る状態で、SWDブロックのPMOSトランジスタP4
3をターンオフさせ、SWDブロック42のNMOSト
ランジスタN48をターンオンさせてSWLラインにV
SSを供給する。
PXkl、PXmnが高電圧で供給されることによりロ
ーデコーダ41の第1、第2、第3NMOSトランジス
タN40、N41、N42がターンオンし、MSBアド
レスPXbが高電圧に供給されることによりRDPRi
ブロックの出力信号がブースト電圧として供給される。
これにより、第1PMOSトランジスタP40はターン
オフとなり、第4NMOSトランジスタN43はターン
オンとなり、ノードN40−1は低電圧状態となる。ノ
ードN40−1の値は、インバーターI40を経て第
6、第7NMOSトランジスタN45、N46にブース
ト電圧として供給される。従って、第6、第7NMOS
トランジスタN45、N46はターンオンする。そし
て、RDPRiブロックの出力信号は、遅延部及びNA
ND演算部ND40を経て/電圧発生信号VBFB値と
して出力される。このVBFB値はブースト電圧を有す
る。
VBFがVbb電圧状態なので、すなわち第5、第6、
第7NMOSトランジスタN44、N45、N46がタ
ーンオンされた状態なので、GWLbに低電圧が供給さ
れる。この際、選択されたSWLE選択信号は、既にブ
ースト電圧を供給している状態であるため、SWDブロ
ックのPMOSトランジスタP43をターンオンさせ、
SWDブロック42のNMOSトランジスタN48をタ
ーンオフさせてSWLラインにブースト電圧を供給す
る。このとき、△t1時間後、/電圧発生信号VBFB
信号が低電圧となり、VFB信号が高電圧となることに
より、第5NMOSトランジスタN44がターンオフ
し、第8NMOSトランジスタN47がターンオンす
る。これにより、GWLb信号にVbb信号が供給され
る。よって、選択さないSWLに不要なノイズが発生し
ても、SWDのPMOSトランジスタP43を介して低
電圧の選択されないSWLEラインに流れ出る。
FBがブースト電圧をNMOSトランジスタN44に、
VBFがVbbを第8NMOSトランジスタN47に加
えることにより、GWLbラインにデルタt2だけ低電
圧を加える。この後、選択されたSWLEに低電圧が供
給されることにより、SWLが低電圧に落ちる。その
際、MSBアドレスPXij、PXkl、PXmnが低
電圧で供給されることによりローデコーダ41の第5、
第6NMOSトランジスタN40、N41がターンオフ
し、MSBアドレスPXbが低電圧で供給されることに
よりRDPRiブロックの出力信号が低電圧で供給され
る。これにより、第4NMOSトランジスタN43はタ
ーンオフし、第1PMOSトランジスタP40はターン
オンし、ノードN40−1はブースト電圧となり、第
6、第7NMOSトランジスタN45、N46はターン
オフされることにより、GWLbにブースト電圧が供給
される。この際、SWLE選択信号は、低電圧を供給し
ている状態でSWDブロック42のPMOSトランジス
タP43をターンオフさせ、NMOSトランジスタN4
8をターンオンさせてSWLラインにVSSを供給す
る。
及びビットラインセンスアンプアレイ部の詳細構成は以
下の通りである。図7は本半導体メモリ装置のカラムデ
コーダ及びビットラインセンスアンプアレイ部の詳細構
成図である。本半導体メモリ装置のカラム選択ドライバ
の部分的な詳細構成は次の通りである。まず、カラムデ
コーダ46は、ソースが電源端に連結され、ゲート入力
信号に基づいて制御されるPMOSトランジスタPM1
と、PMOSトランジスタPM1のドレインにシリアル
に連結されるNMOSトランジスタNM1、NM2、N
M3、NM4と、ドレイン及びソースがPMOSトラン
ジスタPM1のドレイン及びソースにそれぞれ連結され
るPMOSトランジスタPM2と、PMOSトランジス
タPM1、PM2の出力を反転させるインバータINV
1と、ソースが電源端に連結され、インバータINV1
の出力信号により制御されるPMOSトランジスタPM
3とを含む。ここで、NMOSトランジスタNM4のソ
ースには接地端が連結される。
カラム選択ラインのレベルを制御するための制御信号を
出力する制御信号出力部48aと、制御信号出力部48
aの制御信号に基づいて実際にカラム選択ラインのレベ
ルを決定するレベル決定部48bとから構成される。こ
こで、制御信号出力部48aは、PMOSトランジスタ
PM1のゲートへ入力された信号を一定時間(△t1)
遅延させる遅延部48cと、遅延部48cの出力信号と
遅延される以前の信号とを論理演算するNANDゲート
と、NANDゲートの出力信号を反転させる第2インバ
ータINV2と、電圧発生部48dとから構成されてい
る。電圧発生部48dは、ソースが電源端に連結され、
第2インバータINV2の出力信号により制御されるP
MOSトランジスタPM4と、ソースが電源端に連結さ
れ、NANDゲートの出力信号により制御されるPMO
SトランジスタPM5と、ドレインがPMOSトランジ
スタPM4のドレインに連結され、ソースが負電圧(−
Vb)端に連結され、ゲートがPMOSトランジスタP
M5のドレインに連結されるNMOSトランジスタNM
5と、ドレインがPMOSトランジスタPM5のドレイ
ンに連結され、ソースが負電圧(−Vb)端に連結さ
れ、ゲートがPMOSトランジスタPM4のドレインに
連結されるNMOSトランジスタNM6とから構成され
ている。ここで、NANDゲートの出力信号は後述する
レベル決定部48bの制御信号として使用され、第2イ
ンバータINV2の出力信号もレベル決定部48bの出
力信号として使用される。電圧発生部48dは、NAN
Dゲート及び第2インバータINV2の出力信号に基づ
いて電源電圧及び接地電圧を選択的にレベル決定部48
bのNMOSトランジスタNM11のゲートに印加す
る。
デコーダ46の出力端に接続され、制御信号出力部48
aのNANDゲートの出力信号により制御されるNMO
SトランジスタNM7と、ソースは接地端に連結され、
カラムデコーダ46のインバータINV1の出力信号に
より制御されるNMOSトランジスタNM8と、ドレイ
ンがカラムデコーダ46の出力端に連結され、カラムデ
コーダ46のインバータINV1の出力信号により制御
されるNMOSトランジスタNM9と、ドレインはNM
OSトランジスタNM9のソースに連結され、制御信号
出力部48aの第2インバータINV2の出力信号によ
り制御されるNMOSトランジスタNM10と、ソース
は負電圧(−Vb)端に連結され、ドレインがNMOS
トランジスタNM10のソースに連結され、制御信号出
力部48aのノードAの信号により制御されるNMOS
トランジスタNM11とから構成される。
制御部49を構成しているPMOSトランジスタPM6
のしきい電圧と同様である。このように、制御信号出力
部48a、レベル決定部48bによりカラム選択ライン
47のレベルが決定され、その決定された信号がデータ
入出力制御部49に入力される。ここで、データ入出力
制御部49は、図4に示すように、ビットラインセンス
アンプアレイ45ごとに連結されている。各ビットライ
ンセンスアンプアレイ45ごとに連結されたデータ入出
力制御部49のうち一つを選択するためには選択信号C
BSELを必要とする。本実施形態では、選択信号によ
り各ビットラインセンスアンプアレイ45ごとに連結さ
れた全てのデータ入出力制御部49を選択することなく
必要なデータ入出力制御部49だけを選択するため、電
流消費を最小化することができる。
Yゲート45bを制御する。Yゲート45bがターンオ
ンされると、メモリセルのデータが該当センスアンプ4
5aによりセンスされ、増幅された後、ビットライン及
びビットバーラインを介してデータライン及びデータバ
ーラインに伝達されるか、それともデータライン及びデ
ータバーラインを介して伝達されたデータがビットライ
ン及びビットバーラインを介してメモリセルに格納され
る。選択信号は、図7に示すように、データ入出力制御
部49を構成しているPMOSトランジスタPM6のソ
ースと連結された選択信号印加線(アクティブ信号印加
ライン)49aを介して印加される。
は以下の通りである。データ入出力制御部49は、PM
OSトランジスタPM6とNMOSトランジスタNM1
2とから構成される。PMOSトランジスタPM6のソ
ースにはデータ入出力制御部49を選択するための選択
信号CBSELを印加する選択信号印加線(アクティブ
信号印加ライン)49aが連結され、ゲートにはカラム
選択ラインが連結される。NMOSトランジスタNM1
2のゲートにもカラム選択ラインが連結され、ソースに
は接地端が連結され、ドレインにはPMOSトランジス
タPM6の出力端が連結される。そして、PMOSトラ
ンジスタPM6の出力端はYゲート45bに連結され
る。
リ装置のカラムデコーダ及びビットラインセンスアンプ
アレイ部の動作を説明する。図8は本半導体メモリ装置
のカラムデコーダ及びビットラインセンスアンプアレイ
部の駆動による動作タイミング図である。まず、t1区
間では、プレデコーダ部(図示せず)から出力されるカ
ラムアドレスが全てローレベルの信号であるので、カラ
ムデコーダ46のNMOSトランジスタNM1、NM
2、NM3、NM4が全てターンオフ状態である。そし
て、PMOSトランジスタPM1がターンオンされ、イ
ンバータINV1の入力端にはハイレベルの信号が印加
される。従って、インバータINV1の出力がロー信号
となり、2つのPMOSトランジスタPM2、PM3が
ターンオンする。PMOSトランジスタPM3のターン
オンで、電源電圧Vccがカラム選択ラインに印加され
る。その際、図8に示すように、データ入出力制御部4
9を選択するための選択信号CBSELはロー状態を維
持しているため、データ入出力制御部49のPMOSト
ランジスタPM6はターンオフ状態となり、NMOSト
ランジスタNM12はターンオン状態となり、Yゲート
45bに向かって接地信号Vssが出力される。
ハイレベルになって図7のカラムデコーダ46のNMO
SトランジスタNM1、NM2、NM3、NM4がター
ンオン状態となり、PMOSトランジスタPM1がター
ンオフ状態となる。これにより、インバータINV1の
入力端にはVss電圧が印加され、インバータINV1
の出力信号はハイレベルとなる。インバータINV1の
出力信号によりレベル決定部48bのNMOSトランジ
スタNM8、NM9がターンオン状態となる。このと
き、制御信号出力部48aのNANDゲートの出力は、
遅延部48cにより遅延される時間(△t1)だけハイ
レベルを維持する。ハイレベルのNANDゲートの出力
信号がレベル決定部48bのNMOSトランジスタNM
7のゲートに印加されることにより、NMOSトランジ
スタNM7がターンオン状態となる。これにより、NM
OSトランジスタNM8、NM7を介して接地電圧Vs
sがカラム選択ラインに印加される。
ンセンスアンプアレイ45に対応してデータ入出力制御
部49がシリアルに連結されるが、このうち一つのみを
選択するためには、カラムアドレスをカラムデコーダ4
6でデコーディングする瞬間に選択しようとするデータ
入出力制御部49の選択信号印加線(アクティブ信号印
加ライン)49aにハイレベルの選択信号を印加する。
そして、選択しないデータ入出力制御部49の選択信号
印加線49aにはローレベルの選択信号を印加する。こ
こで、カラム選択ラインの電圧がVss電圧なので、各
データ入出力制御部49のPMOSトランジスタPM6
が全てターンオン状態となり、NMOSトランジスタN
M12が全てターンオフ状態となる。このように、デー
タ入出力制御部49を選択するための選択信号CBSE
L及びカラム選択ラインにより一つのビットラインセン
スアンプアレイ45が選択される。
ゲートの出力は、遅延部48cにより遅延される時間
(△t1)だけハイレベルを維持する。NANDゲート
の出力信号はインバータINV2を経てローレベルにな
り、PMOSトランジスタPM4はターンオンされる。
PMOSトランジスタPM4がターンオンされることに
より電源電圧VccがNMOSトランジスタNM6のゲ
ートに印加され、NMOSトランジスタNM6がターン
オン状態となる。これにより、NMOSトランジスタN
M6を介して負電圧(−Vb)がノードA点に印加され
る。ノードA点は、レベル決定部48bのNMOSトラ
ンジスタNM11のゲートに連結されているため、NM
OSトランジスタNM11はターンオフされる。ところ
が、それまでレベル決定部48bのNMOSトランジス
タNM10はインバータINV2の出力によりターンオ
フ状態に維持されている。
48cから信号が出力されると、NANDゲートの出力
信号がローレベルとなり、インバータINV2の出力信
号がハイレベルとなる。これにより、レベル決定部48
bのNMOSトランジスタNM7がターンオフ状態にな
って、それ以上カラム選択ラインに接地電圧が供給され
なくなる。そのとき、インバータINV2の出力信号は
ハイレベルなので、NMOSトランジスタNM10が初
めてターンオン状態となり、NANDゲートの出力信号
によりPMOSトランジスタPM5がターンオン状態と
なる。これにより、ノードA点の電位が電源電圧Vcc
となり、レベル決定部48bのNMOSトランジスタN
M11がターンオンする。これにより、NMOSトラン
ジスタNM11、NM10、NM9を介して負電圧(−
Vb)がカラム選択ラインに印加される。
カラム選択ラインは接地電圧Vssを維持し、遅延終了
後には負電圧(−Vb)を維持する。従って、選択しな
いデータ入出力制御部49によりノイズが発生しても、
データ入出力制御部49のPMOSトランジスタPM6
を介してローレベル電位の選択信号印加線49aに抜け
出る。
9は、選択信号印加線49aを介して伝達されたハイレ
ベルの信号を該当Yゲートに伝達してYゲートをターン
オンさせる。Yゲートがターンオンされると、ビットラ
インのデータがデータラインとデータバーラインに出力
(読出し動作)されるか、或いはそれらからデータがメ
モリセルに格納(書込動作)される。
になると、制御信号出力部48aの遅延部48cによる
遅延区間(△t1)が来る前にNANDゲートの出力信
号がハイレベルになるから、レベル決定部48bのNM
OSトランジスタNM7がターンオンする。また、NA
NDゲートに連結されたインバータINV2の出力がロ
ーレベルとなり、NMOSトランジスタNM10がター
ンオフする。この際、NMOSトランジスタNM11の
ゲートには負電圧(−Vb)が印加され、結局カラム選
択ラインには遅延時間(△t2)だけローレベルの信号
が印加される。この後、PMOSトランジスタPM2が
ターンオンされることにより、レベル決定部48bのN
MOSトランジスタNM8、NM9がターンオフ状態と
なる。これにより、それ以上カラム選択ラインにローレ
ベルの信号が印加されることがなくなり、結局カラム選
択ラインには電源電圧Vccが印加される。したがっ
て、データ入出力制御部49のPMOSトランジスタP
M6がターンオフし、NMOSトランジスタNM12が
ターンオンし、該当Yゲート45bに向かってローレベ
ルの信号が供給される。そして、ビットラインセンスア
ンプのビットライン、データライン、及びデータバーラ
インが連結されたYゲートがターンオフされることによ
り、データの読出し又は書込動作が終了する。
下のような効果がある。請求項1の発明によれば、MS
BアドレスでコントロールされるGWLb信号がローデ
コーダから一つだけしか出ないため、ワードラインのオ
ープンまたは短絡の発生を少なくし、所望のYゲートに
のみアクティブ信号を与えるため、電流消費を最小化す
ることができる。請求項2の発明によれば、MSBアド
レスでコントロールされるGWLb信号がローデコーダ
から一つだけしか出ないため、製造工程時にワードライ
ンのオープンまたは短絡の発生を少なくして歩留まりを
高める。請求項3、4の発明によれば、選択されたGW
Lbに−Vbb電圧を加えて、PMOSトランジスタが
ノイズキャンセル機能を果たすようにするため、一般な
SWDブロックに比べてトランジスタ数を減少させるこ
とができる。これは、チップの全体面積を小さくする効
果がある。
ーダから出力されるカラム選択ラインの信号、及び選択
信号印加線を介して入力される選択信号により所望のY
ゲートにのみアクティブ信号を与えるため、電流消費を
最小化することができる。請求項7、8の発明によれ
ば、選択されたセンスアンプから出力されるデータのみ
がデータライン/データバーラインに伝達されるため、
必要な電流消費が最小化するとともに、非選択のセンス
アンプでビットラインプリチャージ電圧とデータライン
プリチャージ電圧とが互いに衝突することがない。更
に、素子動作時に、カラム選択ラインにかかる負荷が減
少してスピードが向上する効果がある。
図。
D3の構成図、bは従来技術の半導体メモリ装置のロー
デコーダ及び単位SWD3の駆動に従う動作タイミング
図。
ダ及びビットラインセンスアンプアレイ部の駆動に従う
動作タイミング図。
図。
ダ及びSWD3の詳細構成図。
ダ及びSWD3の駆動に従う動作タイミング図。
ーダ及びビットラインセンスアンプアレイ部の詳細構成
図。
ーダ及びビットラインセンスアンプアレイ部の駆動に従
う動作タイミング図。
Claims (8)
- 【請求項1】 複数のメモリセルアレイと、各メモリセ
ルを選択/駆動するためのローデコーダと、カラムデコ
ーダと、各メモリセルのデータをセンシングする複数の
ビットラインセンスアンプアレイとを備える半導体メモ
リ装置であって、 LSBアドレスでデコーディングされたサブワードライ
ンイネーブル選択信号(SWLE)、ローデコーダでM
SBアドレスでデコーディングされて印加される/グロ
ーバルワードライン信号GWLbにより各メモリセルを
駆動する複数のサブワードラインドライバブロックと、 MSBアドレスPXbを有し、ローデコーダのプリチャ
ージ信号及びGWLb信号にVbb電圧を加えるローデ
コーディングプリチャージ信号発生部(RDPRi/V
BFi)とを含み;カラムデコーダとビットラインセン
スアンプアレイとを直列連結するカラム選択ラインにカ
ラムデコーダの出力信号レベルをシフトして伝達するレ
ベルシフタ部と、 カラム選択ラインのレベルに基づいてビットラインセン
スアンプアレイに選択的にアクティブ信号を印加するデ
ータ入出力制御部とを更に備えることを特徴とする半導
体メモリ装置。 - 【請求項2】 複数のメモリセルアレイと、メモリセル
アレイのセルに対応してそれらを駆動する複数のサブワ
ードラインドライバブロックと、 サブワードラインドライバブロックに、MSBアドレス
でデコーディングされた複数の/グローバルワードライ
ンGWLb信号を印加するローデコーダと、 サブワードラインドライバブロックに、LSBアドレス
でデコーディングされたサブワードラインイネーブルS
WLE選択信号を出力するサブワードラインイネーブル
部と、 MSBアドレスPXbを有し、ローデコーダに印加され
るプリチャージ信号及びGWLb信号にVbb電圧を加
えるローデコーディングプリチャージ信号発生部(RD
PRi/VBFi)とを備えることを特徴とする半導体
メモリ装置。 - 【請求項3】 ローデコーダは、 Vpp電圧がソースに印加される第1、第2、第3PM
OSトランジスタP40、P41、P42と、 第1、第2PMOSトランジスタのドレインに最初のト
ランジスタのソースが連結され、ゲートにMSBアドレ
スによるデコーディング信号が印加され、それぞれ直列
連結される第1、第2、第3、第4NMOSトランジス
タ(N40、N41、N42、N43)と、 第1、第2PMOSトランジスタ(P40、P41)の
ドレインに連結されるインバーター(I40)と、 第3PMOSトランジスタ(P42)のドレイン、そし
てGWLb信号を出力する出力端に最初のトランジスタ
が連結され、それぞれ直列連結される第5、第6NMO
Sトランジスタ(N44、N45)と、 インバーター(I40)の出力端にゲートが連結され、
GWLb信号を出力する出力端にソースが連結される第
7NMOSトランジスタ(N46)と、 ソースが接地端子に連結され、ドレインが第7NMOS
トランジスタ(N46)に連結され、ゲートにローデコ
ーディングプリチャージ信号発生部(RDPRi/VB
Fi)から出力される電圧発生信号VBFが印加される
第8NMOSトランジスタ(N47)とから構成される
ことを特徴とする請求項2に記載の半導体メモリ装置。 - 【請求項4】 ローデコーディングプリチャージ信号発
生部は、 MSBによるデコーディング信号(PXb)を入力され
てローデコーディングプリチャージ信号を出力するロー
デコーディングプリチャージ信号発生部(RDPRi)
と、 ローデコーディングプリチャージ信号を遅延させる遅延
部と、 遅延されたローデコーディングプリチャージ信号と、遅
延されないローデコーディングプリチャージ信号とをN
AND演算して出力するNAND演算部と、 NAND演算部の出力信号を反転させるインバーター
(I41)と、 ソースにVccが印加され、ゲートにインバーター(I
41)の出力信号、NAND演算部の出力信号がそれぞ
れ印加される第1、第2PMOSトランジスタ(P42
−1、P42−2)と、 ソースにVbbが印加され、第1PMOSトランジスタ
(P42−1)のドレインにドレインが連結される第1
NMOSトランジスタ(N49−1)と、 ソースにVbbが印加され、第2PMOSトランジスタ
(P42−2)のドレインと電圧発生信号VBFを出力
する出力端とにドレインが共通連結される第2NMOS
トランジスタ(N49−2)とから構成されることを特
徴とする請求項2に記載の半導体メモリ装置。 - 【請求項5】 複数のメモリセルアレイ部と複数のビッ
トラインセンスアンプアレイ部とを備える半導体メモリ
装置であって、 入力されるNビットカラムアドレスをデコーディングす
る複数のカラムデコーダ部と、 カラムデコーダ部毎に連結されて、複数のビットライン
センスアンプアレイ部をシリアルに連結するカラム選択
ラインと、 カラムデコーダ部の出力レベルを制御してカラム選択ラ
インに信号を伝達するレベルシフタ部と、 カラム選択ラインのレベルに基づいて選択信号印加線を
介してカラムアドレスに対応するビットラインセンスア
ンプアレイ部に選択的にアクティブ信号を印加するデー
タ入出力制御部とを備えることを特徴とする半導体メモ
リ装置。 - 【請求項6】 レベルシフタ部は、 カラム選択ラインのレベルを制御するための制御信号を
出力する制御信号出力部と、 制御信号に基づいてカラム選択ラインのレベルを決定す
るレベル決定部とからなり、 カラム選択ラインに一定時間の間に負(−)電圧を印加
することを特徴とする請求項5記載の半導体メモリ装
置。 - 【請求項7】 制御信号出力部は、 入力されるNビットカラムアドレスのうちカラムデコー
ダ部に印加されるアドレス信号を一定時間遅延させる遅
延部と、 遅延段階を経ずにアドレス信号と遅延部の出力信号とを
論理演算し、レベル決定部に第1制御信号を出力する論
理ゲートと、 論理ゲートの出力を反転させ、レベル決定部に第2制御
信号を出力するインバータと、 第1、第2制御信号に基づいてレベル決定部に電源電圧
又は負(−)電圧を選択的に出力する電圧発生部とを含
むことを特徴とする請求項6記載の半導体メモリ装置。 - 【請求項8】 レベル決定部は、 ドレインはカラム選択ラインに連結され、制御信号出力
部から出力される第1制御信号により制御されるNMO
Sトランジスタ(NM7)と、 ソースが接地電圧端に連結され、ドレインがNMOSト
ランジスタNM7のソースに連結され、カラムデコーダ
部のインバータ及び出力信号により制御されるNMOS
トランジスタ(NM8)と、 ドレインはカラム選択ラインに連結され、インバータの
出力信号により制御されるNMOSトランジスタ(NM
9)と、 ドレインはNMOSトランジスタ(NM9)のソースに
連結され、制御信号出力部から出力される第2制御信号
により制御されるNMOSトランジスタ(NM10)
と、 ドレインがNMOSトランジスタ(NM10)のドレイ
ンに連結され、ソースが負(−)電圧端に連結され、電
圧発生部の出力信号により制御されるNMOSトランジ
スタ(NM11)とを含むことを特徴とする請求項6記
載の半導体メモリ装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980006749A KR100268945B1 (ko) | 1998-03-02 | 1998-03-02 | 반도체 메모리 장치 |
KR22020/1998 | 1998-06-12 | ||
KR6749/1998 | 1998-06-12 | ||
KR1019980022020A KR100298437B1 (ko) | 1998-06-12 | 1998-06-12 | 반도체메모리장치의칼럼선택드라이버 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11317078A true JPH11317078A (ja) | 1999-11-16 |
JP3940517B2 JP3940517B2 (ja) | 2007-07-04 |
Family
ID=26633480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05464999A Expired - Fee Related JP3940517B2 (ja) | 1998-03-02 | 1999-03-02 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6111808A (ja) |
JP (1) | JP3940517B2 (ja) |
DE (1) | DE19909092B4 (ja) |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050707 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
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