JPH09213096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09213096A JPH09213096A JP8016947A JP1694796A JPH09213096A JP H09213096 A JPH09213096 A JP H09213096A JP 8016947 A JP8016947 A JP 8016947A JP 1694796 A JP1694796 A JP 1694796A JP H09213096 A JPH09213096 A JP H09213096A
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Abstract
レクス入力型DRAMの冗長救済効率を改善する。 【解決手段】 欠陥ロウアドレス検知ヒューズ回路61
と、冗長主ワードアドレスヒューズ回路62と、冗長副
ワードアドレスヒューズ回路63と、分割位置アドレス
ヒューズ回路64とで構成された冗長ヒューズ回路と、
比較器66とをDRAM中の冗長制御回路40に設け
る。比較器66は、与えられたロウアドレスが欠陥ロウ
アドレスと一致し、かつ続いて与えられたコラムアドレ
スのうちの列ブロック位置指定部分が分割位置アドレス
と一致した場合に限り、救済が必要であることを示す切
替信号を供給する。これにより、通常メモリアレイ中の
欠陥ロウの中でも欠陥のない通常副ワード線はそのまま
使用し、欠陥ロウの中の欠陥のある通常副ワード線のみ
を、冗長主ワードアドレス及び冗長副ワードアドレスに
応じて冗長副ワード線に置換する。
Description
造をとるアドレスマルチプレクス入力型の半導体記憶装
置における冗長救済効率の改善に関するものである。
(ダイナミック・ランダムアクセスメモリ)では、記憶
容量がますます増大する傾向にある。これに呼応して、
端子数の低減のために、アドレスをロウアドレスとコラ
ムアドレスとに分けて入力するマルチプレクス方式が採
用されている。このような従来のアドレスマルチプレク
ス入力型のDRAMでは、歩留まりの向上のために、与
えられたロウアドレスが欠陥ロウの位置を指定するアド
レスである場合には該欠陥ロウに係る1本の通常ワード
線をこれに対応した1本の冗長ワード線に置換するとい
う冗長救済方式が採用されていた。
めに、階層型ワード線構造が提案されている(特開平6
−195964参照)。これは、ワード線を主ワード線
と副ワード線との2つの階層で構成したものである。デ
ータを記憶するためのメモリアレイは複数個のサブアレ
イブロックに分割され、該複数個のサブアレイブロック
に対して共通に主ワード線が設けられる。そして、複数
個のサブアレイブロックの各々に対して複数本ずつ、副
ワード選択線と副ワード線とがそれぞれ設けられる。与
えられたロウアドレスの一部からなる主ワードアドレス
に応じて1本の主ワード線が選択され、該与えられたロ
ウアドレスの他の部分からなる副ワードアドレスに応じ
て各サブアレイブロックに対して1本の副ワード選択線
がそれぞれ選択されて、該主ワード線の選択及び副ワー
ド選択線の選択に応じて各サブアレイブロックに対して
1本の副ワード線がそれぞれ選択される。そして、メモ
リアレイの中の主ワードアドレス及び副ワードアドレス
で選択された1ロウのメモリセルの中から、続いて与え
られたコラムアドレスに応じて、1個のメモリセルが選
択されるようになっている。このような階層型ワード線
構造をとるDRAMでも、従来は、上記の冗長救済方式
が踏襲されていた。つまり、与えられたロウアドレスが
欠陥ロウの位置を指定するアドレスである場合には、該
欠陥ロウに係る1本の通常主ワード線をこれに対応した
1本の冗長主ワード線に置換していたのである(特開平
6−196656参照)。
スが欠陥ロウの位置を指定するアドレスであっても、主
ワードアドレス及び副ワードアドレスで選択された1ロ
ウのメモリセルの全てが欠陥を有するわけではなく、欠
陥を有するメモリセルは少数である。つまり、欠陥ロウ
であっても、その中には、欠陥を有するメモリセルに係
る副ワード線と、欠陥を有するメモリセルに係らない副
ワード線とが混在している。
のとおり主ワード線単位でロウの置換が行なわれていた
ので、無欠陥の副ワード線も欠陥副ワード線と同時に救
済されてしまい、冗長救済効率が上がらないという問題
があった。
るアドレスマルチプレクス入力型の半導体記憶装置にお
ける冗長救済効率を改善することにある。
め、本発明は、階層型ワード線構造をとるアドレスマル
チプレクス入力型の半導体記憶装置において、副ワード
線単位でロウの置換を行なうこととしたものである。す
なわち、与えられたロウアドレスが欠陥ロウの位置を指
定するアドレスである場合には、与えられたコラムアド
レスに応じて、欠陥ロウの中の欠陥のない副ワード線は
そのまま使用し、かつ欠陥ロウの中の欠陥のある副ワー
ド線のみを冗長副ワード線に置換するようにした。
モリブロックと、冗長メモリブロックと、セレクタとを
備えた構成を採用したものである。すなわち、通常メモ
リブロックは、与えられたロウアドレスに応じた通常メ
モリセルから読み出した記憶データを供給するものであ
る。冗長メモリブロックは、通常メモリブロック中の欠
陥ロウの位置を示す欠陥ロウアドレスと、該欠陥ロウア
ドレスに対応して少なくとも1個の列ブロックの位置を
指定するための少なくとも1つの分割位置アドレスとを
記憶し、かつ、与えられたロウアドレスが前記記憶され
た欠陥ロウアドレスと一致しかつ与えられたコラムアド
レスのうちの列ブロック位置指定部分が前記記憶された
分割位置アドレスのうちの1つと一致した場合には、欠
陥のある通常副ワード線と同一分割位置にある冗長副ワ
ード線で指定された冗長メモリセルから読み出した記憶
データを供給するものである。セレクタは、通常メモリ
セルから読み出された記憶データと、冗長メモリセルか
ら読み出された記憶データとのいずれかを選択的に出力
するものである。
置の具体例について、図面を参照しながら説明する。
を示している。ただし、記憶データの読み出しに係る部
分のみが図示されている。図1において、11はロウア
ドレスバッファ、12はコラムアドレスバッファ、13
は4Mビットの記憶容量を持つ2048ロウ×2048
コラムの通常メモリアレイを備えた通常メモリブロッ
ク、14は32Kビットの記憶容量を持つ16ロウ×2
048コラムの冗長メモリアレイを備えた冗長メモリブ
ロック、15はセレクタである。PREは、冗長メモリ
ブロック14へ与えられるプリチャージ信号である。
えられた11ビットのアドレス信号A0 〜A10をロウア
ドレスRAとして入力し、該ロウアドレスRAのうちの
9ビットからなる主ワードアドレスMWAと、残り2ビ
ットからなる副ワードアドレスSWAとを、通常メモリ
ブロック13及び冗長メモリブロック14へ供給するも
のである。コラムアドレスバッファ12は、続いて外部
から与えられた11ビットのアドレス信号A0 〜A10を
コラムアドレスCAとして入力し、該コラムアドレスC
Aのうちの9ビットからなる主ビットアドレスMBA
と、残り2ビットからなる副ビットアドレスSBAと
を、通常メモリブロック13の中のコラムデコーダへ供
給する。このコラムデコーダによって1本が選択駆動さ
れる512本×4組のコラム選択線CS1〜CS4は、
通常メモリブロック13と冗長メモリブロック14とに
共用される。また、副ビットアドレスSBAは、冗長メ
モリブロック14へも供給される。セレクタ15は、通
常メモリブロック13から出力された通常データ信号N
DTと、冗長メモリブロック14から出力された冗長デ
ータ信号RDT及び切替信号N/Rとを受け取り、切替
信号N/Rに応じて、通常データ信号NDTと冗長デー
タ信号RDTとのいずれかをデータ信号DTとして選択
的に出力するものである。
の内部構成を示している。図2において、21は512
個の通常主ワードデコーダ(MWD1〜MWD51
2)、22は512本の通常主ワード線、23は4個の
通常副ワードデコーダ(SWD1〜SWD4)、24は
4本×4組の通常副ワード選択線、25は512×4個
の通常副ワード線ドライバ、26は4本×2048組の
通常副ワード線、27は512×4個の通常サブアレ
イ、28はコラムデコーダ、29は4組の通常コラムス
イッチ・センスアンプ列(CS/SA列)、30は次段
通常アンプである。
Mビットの記憶容量を持つ通常メモリアレイを構成する
ものである。すなわち、通常メモリアレイは、512行
×4列のブロックに分割されている。個々の通常サブア
レイ27は、各々1ビットのデータを記憶するための4
ロウ×512コラムの通常メモリセルを有している。通
常主ワード線22は、1個の行ブロックを構成する4個
の通常サブアレイ27に対して共通に1本ずつ設けられ
ている。通常副ワード選択線24は、1個の列ブロック
を構成する512個の通常サブアレイ27に対して共通
に4本ずつ設けられている。通常副ワード線26は、5
12×4個の通常サブアレイ27の各々が有する4ロウ
の通常メモリセルに接続されるように、該512×4個
の通常サブアレイ27の各々に4本ずつ設けられてい
る。個々の通常主ワードデコーダ21は、主ワードアド
レスMWAに応じて、512本の通常主ワード線22の
うちの対応する1本を選択するものである。個々の通常
副ワードデコーダ23は、副ワードアドレスSWAに応
じて、対応する4本の通常副ワード選択線24のうちの
1本を選択するものである。個々の通常副ワード線ドラ
イバ25は、図3に示すように4個のANDゲートで構
成され、通常主ワード線22の選択及び通常副ワード選
択線24の選択に応じて、対応する4本の通常副ワード
線26のうちの1本を選択的に駆動するものである。こ
の結果、主ワードアドレスMWA及び副ワードアドレス
SWAからなるロウアドレスRAに応じて、通常メモリ
アレイの中の1ロウを構成する512×4個の通常メモ
リセルの各々から1ビットの記憶データがビット線上に
読み出される。このようにして読み出された512×4
ビットの記憶データは、通常コラムスイッチ・センスア
ンプ列29へ供給される。コラムデコーダ28は、主ビ
ットアドレスMBA及び副ビットアドレスSBAからな
るコラムアドレスCAに応じた1ビットの記憶データが
通常コラムスイッチ・センスアンプ列29から次段通常
アンプ30へ供給されるように、512本×4組のコラ
ム選択線CS1〜CS4のうちの1本を選択するもので
ある。次段通常アンプ30は、通常データ信号NDTを
図1のセレクタ15へ供給するものである。なお、図2
中の4組の通常コラムスイッチ・センスアンプ列29
は、実際には、接続可能なビット線長に限界があるの
で、それぞれビット線方向に分割配置される。
の内部構成を示している。図4において、40は冗長制
御回路、41は4個の冗長主ワードデコーダ(MWD1
〜MWD4)、42は4本の冗長主ワード線、43は4
個の冗長副ワードデコーダ(SWD1〜SWD4)、4
4は4本×4組の冗長副ワード選択線、45は4×4個
の冗長副ワード線ドライバ、46は4本×16組の冗長
副ワード線、47は4×4個の冗長サブアレイ、49は
4組の冗長コラムスイッチ・センスアンプ列(CS/S
A列)、50は次段冗長アンプである。
ビットの記憶容量を持つ冗長メモリアレイを構成するも
のである。すなわち、冗長メモリアレイは、4行×4列
のブロックに分割されている。個々の冗長サブアレイ4
7は、各々1ビットのデータを記憶するための4ロウ×
512コラムの冗長メモリセルを有している。冗長主ワ
ード線42は、1個の行ブロックを構成する4個の冗長
サブアレイ47に対して共通に1本ずつ設けられてい
る。冗長副ワード選択線44は、1個の列ブロックを構
成する4個の冗長サブアレイ47に対して共通に4本ず
つ設けられている。冗長副ワード線46は、4×4個の
冗長サブアレイ47の各々が有する4冗長ロウの冗長メ
モリセルに接続されるように、該4×4個の冗長サブア
レイ47の各々に4本ずつ設けられている。冗長制御回
路40は、主ワードアドレスMWA、副ワードアドレス
SWA、副ビットアドレスSBA及びプリチャージ信号
PREを受け取り、2ビットの冗長主ワードアドレスM
WA′、2ビットの冗長副ワードアドレスSWA′、4
つのイネーブル信号EN1〜EN4及び切替信号N/R
を供給するものである。切替信号N/Rは、図1のセレ
クタ15へ供給される。個々の冗長主ワードデコーダ4
1は、冗長制御回路40から供給された冗長主ワードア
ドレスMWA′に応じて、4本の冗長主ワード線42の
うちの対応する1本を選択するものである。個々の冗長
副ワードデコーダ43は、冗長制御回路40から供給さ
れた冗長副ワードアドレスSWA′に応じて、対応する
4本の冗長副ワード選択線44のうちの1本を選択する
ものである。同一の分割位置(同一の列ブロック位置)
にある通常副ワードデコーダ23と冗長副ワードデコー
ダ43とは、独立に動作させることができるようになっ
ている。しかも、イネーブル信号EN1〜EN4に応じ
て、4個の冗長副ワードデコーダ43のうちの1個のみ
が動作するようになっている。個々の冗長副ワード線ド
ライバ45は、図3の通常副ワード線ドライバ25と同
様の4個のANDゲートで構成され、冗長主ワード線4
2の選択及び冗長副ワード選択線44の選択に応じて、
対応する4本の冗長副ワード線46のうちの1本を選択
的に駆動するものである。この結果、冗長制御回路40
からそれぞれ供給された冗長主ワードアドレスMWA′
及び冗長副ワードアドレスSWA′に応じて、冗長メモ
リアレイの中の1冗長ロウの4分の1を構成する512
個の冗長メモリセルの各々から1ビットの記憶データが
読み出される。このようにして読み出された512ビッ
トの記憶データは、対応する冗長コラムスイッチ・セン
スアンプ列49へ供給される。そして、図2のコラムデ
コーダ28によって512本×4組のコラム選択線CS
1〜CS4の中からいずれのコラム選択線が選択された
かに応じて、与えられたコラムアドレスCAに応じた1
ビットの記憶データが冗長コラムスイッチ・センスアン
プ列49から次段冗長アンプ50へ供給される。次段通
常アンプ50は、冗長データ信号RDTを図1のセレク
タ15へ供給するものである。
構成を示している。図5において、61は欠陥ロウアド
レス検知ヒューズ回路、62は冗長主ワードアドレスヒ
ューズ回路、63は冗長副ワードアドレスヒューズ回
路、64は分割位置アドレスヒューズ回路、65は副ワ
ードデコーダ制御回路、66は比較器である。欠陥ロウ
アドレス検知ヒューズ回路61と、冗長主ワードアドレ
スヒューズ回路62と、冗長副ワードアドレスヒューズ
回路63と、分割位置アドレスヒューズ回路64とは、
1組の冗長ヒューズ回路を構成している。この冗長ヒュ
ーズ回路を構成する4個のヒューズ回路61,62,6
3,64には、それぞれプリチャージ信号PREが供給
される。図5の冗長制御回路40は、4本×2048組
の通常副ワード線26のうちの予測欠陥数に応じた数の
冗長ヒューズ回路を備えている。
61は、通常メモリアレイ中の欠陥ロウの位置を示す1
1ビットの欠陥ロウアドレスを記憶するためのヒューズ
を有し、与えられたロウアドレスRAすなわち主ワード
アドレスMWAと副ワードアドレスSWAとからなる1
1ビットのアドレスがヒューズに記憶された欠陥ロウア
ドレスと一致した場合には“H”レベルの欠陥ロウ検知
信号REDを生成するものである。個々の冗長主ワード
アドレスヒューズ回路62は、欠陥ロウアドレスに対応
した2ビットの冗長主ワードアドレスMWA′を記憶す
るためのヒューズを有し、対応する欠陥ロウアドレス検
知ヒューズ回路61が“H”レベルの欠陥ロウ検知信号
REDを生成した場合にはヒューズに記憶された冗長主
ワードアドレスMWA′を供給するものである。個々の
冗長副ワードアドレスヒューズ回路63は、欠陥ロウア
ドレスに対応した2ビットの冗長副ワードアドレスSW
A′を記憶するためのヒューズを有し、対応する欠陥ロ
ウアドレス検知ヒューズ回路61が“H”レベルの欠陥
ロウ検知信号REDを生成した場合にはヒューズに記憶
された冗長副ワードアドレスSWA′を供給するもので
ある。個々の分割位置アドレスヒューズ回路64は、欠
陥ロウアドレスに係る通常副ワード線の欠陥位置に対応
して1個の列ブロックの位置を指定するように2ビット
の分割位置アドレスDPAを記憶するためのヒューズを
有し、対応する欠陥ロウアドレス検知ヒューズ回路61
が“H”レベルの欠陥ロウ検知信号REDを生成した場
合にはヒューズに記憶された分割位置アドレスDPAを
供給するものである。副ワードデコーダ制御回路65
は、複数の分割位置アドレスヒューズ回路64のうちの
いずれかから供給された分割位置アドレスDPAに応じ
て、4個の冗長副ワードデコーダ43のうちの分割位置
アドレスDPAで指定された位置の1個の列ブロックに
対応した1個の冗長副ワードデコーダのみを動作させる
ように、イネーブル信号EN1〜EN4を供給するもの
である。比較器66は、複数の欠陥ロウアドレス検知ヒ
ューズ回路61のうちのいずれかが欠陥ロウ検知信号R
EDを生成し、かつ複数の分割位置アドレスヒューズ回
路64のうちのいずれかから供給された分割位置アドレ
スDPAと、与えられたコラムアドレスCAのうちの列
ブロック位置指定部分すなわち副ビットアドレスSBA
とが一致した場合には救済が必要であることを示す
“H”レベルの切替信号N/Rを、その他の場合には救
済が必要でないことを示す“L”レベルの切替信号N/
Rをそれぞれ供給するものである。
ューズ回路61の内部構成を示している。図6におい
て、71は22本のヒューズからなるヒューズ列、72
はNMOSトランジスタ列、73はインバータ列、74
及び77はPMOSトランジスタ、75及び76はイン
バータである。ヒューズ列71は、22本のヒューズの
切断パターンに応じて、11ビットの欠陥ロウアドレス
を相補形式で記憶するものである。プリチャージ信号P
REが与えられると、PMOSトランジスタ74がター
ンオンする結果、ノードN1が“H”レベルにプリチャ
ージされる。与えられたロウアドレスRAすなわち主ワ
ードアドレスMWAと副ワードアドレスSWAとからな
る11ビットのアドレスがヒューズ列71に記憶された
欠陥ロウアドレスと一致した場合には、ノードN1が
“H”レベルに保持されるので、欠陥ロウ検知信号RE
Dの論理レベルが“H”となる。一致しない場合には、
NMOSトランジスタ列72の中のいずれかのトランジ
スタを通してノードN1の電荷がグラウンドに引き抜か
れる結果、欠陥ロウ検知信号REDの論理レベルが
“L”となる。
ューズ回路62の内部構成を示している。図7におい
て、101及び102は単位ヒューズ回路、103はイ
ンバータ、104及び105はCMOSトランスファゲ
ートである。単位ヒューズ回路101,102の各々
は、1本のヒューズ81と、1個のNMOSトランジス
タ82と、2個のPMOSトランジスタ84,87と、
1個のインバータ85とで構成される。CMOSトラン
スファゲート104,105の各々は、NMOSトラン
ジスタ91と、PMOSトランジスタ92とで構成され
る。2本のヒューズ81は、2ビットの冗長主ワードア
ドレスMWA′を記憶するものである。プリチャージ信
号PREが与えられると、個々の単位ヒューズ回路10
1,102の中のPMOSトランジスタ84がターンオ
ンする結果、ノードN2及びN3がいずれも“H”レベ
ルにプリチャージされる。そして、対応する欠陥ロウア
ドレス検知ヒューズ回路61から“H”レベルの欠陥ロ
ウ検知信号REDが供給されると、2本のヒューズ81
の切断パターンに応じた2ビットの冗長主ワードアドレ
スMWA′がCMOSトランスファゲート104,10
5に与えられる。CMOSトランスファゲート104,
105は、“H”レベルの欠陥ロウ検知信号REDに応
答してターンオンし、与えられた冗長主ワードアドレス
MWA′を出力する。なお、図5中の冗長副ワードアド
レスヒューズ回路63と、分割位置アドレスヒューズ回
路64とは、図7の冗長主ワードアドレスヒューズ回路
62と同一の内部構成を備えている。
し動作について説明する。ここで、図2の通常メモリア
レイ中の2048ロウのうち通常副ワード線P1,P
2,P3,P4で示されたロウが欠陥ロウであり、この
うち実際に欠陥があるのは通常副ワード線P3のみであ
って、他の通常副ワード線P1,P2,P4には欠陥が
ないものとする。また、通常副ワード線Q1,Q2,Q
3,Q4で示されたロウが欠陥ロウであり、このうち実
際に欠陥があるのは通常副ワード線Q2のみであって、
他の通常副ワード線Q1,Q3,Q4には欠陥がないも
のとする。図4の冗長メモリアレイ中の16冗長ロウの
うち冗長副ワード線R1,R2,R3,R4で示された
冗長ロウは、欠陥のある通常副ワード線P3及びQ2の
救済に用いられるロウである。すなわち、冗長副ワード
線R3は列ブロック位置(分割位置)を同じくする通常
副ワード線P3の救済に、冗長副ワード線R2は列ブロ
ック位置(分割位置)を同じくする通常副ワード線Q2
の救済にそれぞれ用いられるものとする。
換先が冗長副ワード線R3になるように、図5中の1組
の冗長ヒューズ回路が予めプログラムされる。具体的に
は、通常副ワード線P1,P2,P3,P4に係る11
ビットの欠陥ロウアドレスが欠陥ロウアドレス検知ヒュ
ーズ回路61に記憶され、冗長副ワード線R1,R2,
R3,R4に対応した冗長主ワード線42に係る2ビッ
トの冗長主ワードアドレスMWA′が冗長主ワードアド
レスヒューズ回路62に記憶され、4本の冗長副ワード
選択線44のうちの冗長副ワード線R1,R2,R3,
R4に対応した1本の副ワード選択線に係る2ビットの
冗長副ワードアドレスSWA′が冗長副ワードアドレス
ヒューズ回路63に記憶され、通常副ワード線P3及び
冗長副ワード線R3の列ブロック位置を示す2ビットの
分割位置アドレスDPAすなわち“11(2進数)”が
分割位置アドレスヒューズ回路64に記憶される。ま
た、欠陥のある通常副ワード線Q2の置換先が冗長副ワ
ード線R2になるように、図5中の他の1組の冗長ヒュ
ーズ回路が予めプログラムされる。具体的には、通常副
ワード線Q2及び冗長副ワード線R2の列ブロック位置
を示す2ビットのアドレス“10(2進数)”が分割位
置アドレスヒューズ回路64に記憶される点を除いて、
通常副ワード線P3及び冗長副ワード線R3に係るプロ
グラミングと同様のプログラミングが行なわれる。
係る欠陥ロウアドレスと一致するロウアドレスRAが、
11ビットのアドレス信号A0 〜A10として、図1のD
RAMに与えられたものとする。続いて、コラムアドレ
スCAが11ビットのアドレス信号A0 〜A10として同
DRAMに与えられる。
ドレスMWAに対応した1本の通常主ワード線22が通
常主ワードデコーダ21により選択され、各々4本の通
常副ワード選択線24のうちの副ワードアドレスSWA
に応じた1本の通常副ワード選択線が4個の通常副ワー
ドデコーダ23(SWD1〜SWD4)によりそれぞれ
選択され、通常副ワード線P1,P2,P3,P4が4
個の通常副ワード線ドライバ25により駆動される。こ
の結果、通常副ワード線P1,P2,P3,P4に係る
欠陥ロウに属する512×4個の通常メモリセルの各々
から1ビットの記憶データが読み出される。通常コラム
スイッチ・センスアンプ列29は、コラムデコーダ28
と協働して、コラムアドレスCAに応じた1ビットの記
憶データを次段通常アンプ30へ供給する。この結果、
通常データ信号NDTがセレクタ15へ供給される。こ
の際、コラムアドレスCAが欠陥のない通常副ワード線
P1,P2,P4に係る列ブロックの位置を指定するア
ドレスである場合には例外なく正しい通常データ信号N
DTがセレクタ15へ供給されるが、コラムアドレスC
Aが欠陥のある通常副ワード線P3に係る列ブロックの
位置を指定するアドレスである場合には不正の通常デー
タ信号NDTがセレクタ15へ供給されることがある。
制御回路40が冗長主ワードアドレスMWA′、冗長副
ワードアドレスSWA′、イネーブル信号EN1〜EN
4及び切替信号N/Rを供給する。詳細には、通常副ワ
ード線P1,P2,P3,P4に係る欠陥ロウアドレス
を記憶した欠陥ロウアドレス検知ヒューズ回路61が
“H”レベルの欠陥ロウ検知信号REDを生成し、これ
に対応した冗長主ワードアドレスヒューズ回路62と、
冗長副ワードアドレスヒューズ回路63と、分割位置ア
ドレスヒューズ回路64とがそれぞれヒューズに記憶さ
れた冗長主ワードアドレスMWA′と、冗長副ワードア
ドレスSWA′と、“11(2進数)”の分割位置アド
レスDPAとを供給する。副ワードデコーダ制御回路6
5は、“11(2進数)”の分割位置アドレスDPAに
応じて、4つのイネーブル信号EN1〜EN4のうちの
1つのイネーブル信号EN3のみをアサートする。比較
器66は、分割位置アドレスヒューズ回路64から供給
された分割位置アドレスDPAと、与えられたコラムア
ドレスCAのうちの副ビットアドレスSBAとが一致し
た場合には救済が必要であることを示す“H”レベルの
切替信号N/Rを、その他の場合には救済が必要でない
ことを示す“L”レベルの切替信号N/Rをそれぞれセ
レクタ15へ供給する。
制御回路40から供給された冗長主ワードアドレスMW
A′に対応した1本の冗長主ワード線42が冗長主ワー
ドデコーダ41により選択される。また、4個の冗長副
ワードデコーダ43(SWD1〜SWD4)のうちアサ
ートされたイネーブル信号EN3を受け取った1個の冗
長副ワードデコーダ(SWD3)のみが動作して、対応
する4本の冗長副ワード選択線44のうち冗長制御回路
40から供給された副ワードアドレスSWA′に応じた
1本の冗長副ワード選択線が選択される。この結果、1
冗長ロウを構成する4本の冗長副ワード線R1,R2,
R3,R4のうちの1本の冗長副ワード線R3のみが冗
長副ワード線ドライバ45により駆動され、該駆動され
た冗長副ワード線R3に係る512個の冗長メモリセル
の各々から1ビットの記憶データが読み出される。冗長
コラムスイッチ・センスアンプ列49は、コラムデコー
ダ28と協働して、コラムアドレスCAに応じた1ビッ
トの記憶データを次段冗長アンプ50へ供給する。この
際、コラムアドレスCAが冗長副ワード線R3に係る列
ブロックの位置を指定するアドレスである場合には、例
外なく正しい冗長データ信号RDTがセレクタ15へ供
給される。
と、冗長データ信号RDTと、切替信号N/Rとがセレ
クタ15に供給されると、セレクタ15は、切替信号N
/Rに応じて、通常データ信号NDTと冗長データ信号
RDTとのいずれかをデータ信号DTとして選択的に出
力する。詳細には、コラムアドレスCAが欠陥のない通
常副ワード線P1,P2,P4に係る列ブロックの位置
を指定するアドレスである場合には、救済が必要でない
ことを示す“L”レベルの切替信号N/Rが供給される
結果、通常データ信号NDTがデータ信号DTとして選
択される。また、コラムアドレスCAが欠陥のある通常
副ワード線P3に係る列ブロックの位置を指定するアド
レスである場合には、救済が必要であることを示す
“H”レベルの切替信号N/Rが供給される結果、冗長
データ信号RDTがデータ信号DTとして選択される。
つまり、与えられたロウアドレスRAが欠陥ロウの位置
を指定するアドレスである場合には、続いて与えられた
コラムアドレスCAに応じて、欠陥ロウの中の欠陥のな
い通常副ワード線P1,P2,P4はそのまま使用さ
れ、欠陥ロウの中の欠陥のある通常副ワード線P3のみ
が冗長副ワード線R3に置換されるのである。
係る欠陥ロウアドレスと一致するロウアドレスRAが図
1のDRAMに与えられたときには、続いて与えられた
コラムアドレスCAに応じて、欠陥ロウの中の欠陥のな
い通常副ワード線Q1,Q3,Q4はそのまま使用さ
れ、欠陥ロウの中の欠陥のある通常副ワード線Q2のみ
が冗長副ワード線R2に置換される。これから容易に類
推できるように、最大4欠陥ロウを1冗長ロウで救済で
きる。
陥ロウの位置を指定するアドレスである場合には、いず
れの欠陥ロウドレス検知ヒューズ回路61も“H”レベ
ルの欠陥ロウ検知信号REDを生成しないので、比較器
66は、分割位置アドレスヒューズ回路64のプログラ
ミング内容にかかわらず、救済が必要でないことを示す
“L”レベルの切替信号N/Rをセレクタ15へ供給す
る。したがって、セレクタ15は、ロウアドレスRA及
びコラムアドレスCAに応じて通常メモリブロック13
から供給された通常データ信号NDTを、データ信号D
Tとして選択する。
よれば、欠陥ロウの中の実際に欠陥を持つ通常副ワード
線のみを同一分割位置(同一の列ブロック位置)にある
冗長副ワード線に置換することとしたので、副ワード線
単位でロウの置換を行なえる結果、冗長救済効率が改善
される。従来は主ワード線単位でロウの置換が行なわれ
ていたことを考えると、Kを列ブロック数(上記の例で
はK=4)とすると、冗長救済効率が最大K倍に改善さ
れる。
た分割位置アドレスDPAに応じて4個の冗長副ワード
デコーダ43(SWD1〜SWD4)のうちの所要の1
個(例えば欠陥のある通常副ワード線P3の置換先であ
る冗長副ワード線R3に係る冗長副ワードデコーダSW
D3)のみが動作するように該4個の冗長副ワードデコ
ーダ43を制御するための副ワードデコーダ制御回路6
5を備えた構成を採用したので、冗長副ワード選択線4
4及び冗長副ワード線46の駆動電流が低減される。な
お、記憶された分割位置アドレスDPAに応じて4個の
通常副ワードデコーダ23(SWD1〜SWD4)のう
ちの1個(例えば欠陥のある通常副ワード線P3に係る
通常副ワードデコーダSWD3)のみが動作しないよう
に該4個の通常副ワードデコーダ23を副ワードデコー
ダ制御回路65で更に制御するようにすれば、冗長メモ
リブロック14を備えない場合と同程度までワード線駆
動電流が低減される。ただし、副ワードデコーダ制御回
路65の配設を省略しても、冗長救済効率の改善効果に
変わりはない。
ヒューズ回路において、欠陥ロウアドレス検知ヒューズ
回路61の出力すなわち欠陥ロウ検知信号REDに基づ
いて、冗長主ワードアドレスヒューズ回路62、冗長副
ワードアドレスヒューズ回路63及び分割位置アドレス
ヒューズ回路64の各々の記憶情報を読み出すこととし
たので、欠陥の多い分割位置に多数組の冗長ヒューズ回
路を割り当てるなど、柔軟なヒューズ・プログラミング
が可能になる。つまり、冗長制御回路40の中のヒュー
ズを有効に利用できる。ただし、冗長ヒューズ回路と冗
長主ワード線との対応関係が固定されるという制約が生
じるけれども、冗長主ワードアドレスヒューズ回路62
の配設を省略することにより冗長制御回路40の中のヒ
ューズの数を低減してもよい。冗長副ワードアドレスヒ
ューズ回路63についても同様である。
線に欠陥がある場合に対応するためには、分割位置アド
レスヒューズ回路64の中のヒューズの数を増やせばよ
い。例えば、4本のヒューズの各々が異なる分割位置ア
ドレスを表わすこととすれば、図2中の通常副ワード線
P1,P2,P3,P4で示されたロウの中の複数の通
常副ワード線(例えばP3及びP4)に欠陥がある場合
でも、副ワード線単位のロウの置換が可能になる。
ば、階層型ワード線構造をとるアドレスマルチプレクス
入力型の半導体記憶装置において副ワード線単位でロウ
の置換を行なうこととしたので、該半導体記憶装置の冗
長救済効率が改善される。
ク図である。
ブロック図である。
示す図である。
ブロック図である。
ク図である。
内部構成を示す図である。
内部構成を示す図である。
Claims (6)
- 【請求項1】 階層型ワード線構造をとるアドレスマル
チプレクス入力型の半導体記憶装置であって、 与えられたロウアドレスが欠陥ロウの位置を指定するア
ドレスである場合には、与えられたコラムアドレスに応
じて、前記欠陥ロウの中の欠陥のない通常副ワード線は
そのまま使用し、かつ前記欠陥ロウの中の欠陥のある通
常副ワード線のみを冗長副ワード線に置換するようにし
たことを特徴とする半導体記憶装置。 - 【請求項2】 階層型ワード線構造をとるアドレスマル
チプレクス入力型の半導体記憶装置であって、 与えられたロウアドレスに応じた通常メモリセルから読
み出した記憶データを供給するための通常メモリブロッ
クと、 前記通常メモリブロック中の欠陥ロウの位置を示す欠陥
ロウアドレスと、該欠陥ロウアドレスに対応して少なく
とも1個の列ブロックの位置を指定するための少なくと
も1つの分割位置アドレスとを記憶し、かつ、前記与え
られたロウアドレスが前記記憶された欠陥ロウアドレス
と一致しかつ与えられたコラムアドレスのうちの列ブロ
ック位置指定部分が前記記憶された分割位置アドレスの
うちの1つと一致した場合には、欠陥のある通常副ワー
ド線と同一分割位置にある冗長副ワード線で指定された
冗長メモリセルから読み出した記憶データを供給するた
めの冗長メモリブロックと、 前記通常メモリセルから読み出された記憶データと、前
記冗長メモリセルから読み出された記憶データとのいず
れかを選択的に出力するためのセレクタとを備えたこと
を特徴とする半導体記憶装置。 - 【請求項3】 階層型ワード線構造をとるアドレスマル
チプレクス入力型の半導体記憶装置であって、 各々データを記憶するためのLロウ(Lは整数)の通常
メモリセルをそれぞれ有するJ×K個(J,Kは整数)
の通常サブアレイで構成されるように、J行K列のブロ
ックに分割された通常メモリアレイと、 各々前記通常メモリアレイのうちの1個の行ブロックを
構成するK個の通常サブアレイに対して共通に1本ずつ
設けられたJ本の通常主ワード線と、 各々前記通常メモリアレイのうちの1個の列ブロックを
構成するJ個の通常サブアレイに対して共通にL本ずつ
設けられたK組の通常副ワード選択線と、 前記J×K個の通常サブアレイの各々が有するLロウの
通常メモリセルに接続されるように、前記J×K個の通
常サブアレイの各々にL本ずつ設けられたJ×K組の通
常副ワード線と、 与えられたロウアドレスの一部からなる主ワードアドレ
スに応じて、前記J本の通常主ワード線のうちの1本を
選択するための通常主ワードデコーダ手段と、 各々前記与えられたロウアドレスの他の部分からなる副
ワードアドレスに応じて、前記K組の通常副ワード選択
線のうちの対応する1組を構成するL本の通常副ワード
選択線のうちの1本をそれぞれ選択するためのK個の通
常副ワードデコーダと、 各々前記通常主ワード線の選択及び前記通常副ワード選
択線の選択に応じて、前記J×K組の通常副ワード線の
うちの対応する1組を構成するL本の通常副ワード線の
うちの1本をそれぞれ選択的に駆動するためのJ×K個
の通常副ワード線ドライバと、 各々データを記憶するためのNロウ(Nは整数)の冗長
メモリセルをそれぞれ有するM×K個(Mは整数)の冗
長サブアレイで構成されるように、M行K列のブロック
に分割された冗長メモリアレイと、 各々前記冗長メモリアレイのうちの1個の行ブロックを
構成するK個の冗長サブアレイに対して共通に1本ずつ
設けられたM本の冗長主ワード線と、 各々前記冗長メモリアレイのうちの1個の列ブロックを
構成するM個の冗長サブアレイに対して共通にN本ずつ
設けられたK組の冗長副ワード選択線と、 前記M×K個の冗長サブアレイの各々が有するNロウの
冗長メモリセルに接続されるように、前記M×K個の冗
長サブアレイの各々にN本ずつ設けられたM×K組の通
常副ワード線と、 前記通常メモリアレイ中の欠陥ロウの位置を示す欠陥ロ
ウアドレスと、該欠陥ロウアドレスに対応した冗長主ワ
ードアドレスと、前記欠陥ロウアドレスに対応した冗長
副ワードアドレスと、前記欠陥ロウアドレスに係る通常
副ワード線の欠陥位置に対応して少なくとも1個の列ブ
ロックの位置を指定するための少なくとも1つの分割位
置アドレスとを記憶し、かつ前記与えられたロウアドレ
スが前記記憶された欠陥ロウアドレスと一致した場合に
は前記記憶された冗長主ワードアドレス及び冗長副ワー
ドアドレスを供給するとともに、前記与えられたロウア
ドレスが前記記憶された欠陥ロウアドレスと一致しかつ
与えられたコラムアドレスのうちの列ブロック位置指定
部分が前記記憶された分割位置アドレスのうちの1つと
一致した場合には救済が必要であることを示し、その他
の場合には救済が必要でないことを示す切替信号を供給
するための冗長制御回路と、 前記冗長制御回路から供給された冗長主ワードアドレス
に応じて、前記M本の冗長主ワード線のうちの1本を選
択するための冗長主ワードデコーダ手段と、 各々前記冗長制御回路から供給された冗長副ワードアド
レスに応じて、前記K組の冗長副ワード選択線のうちの
対応する1組を構成するN本の冗長副ワード選択線のう
ちの1本をそれぞれ選択するためのK個の冗長副ワード
デコーダと、 各々前記冗長主ワード線の選択及び前記冗長副ワード選
択線の選択に応じて、前記M×K組の冗長副ワード線の
うちの対応する1組を構成するN本の冗長副ワード線の
うちの1本をそれぞれ選択的に駆動するためのM×K個
の冗長副ワード線ドライバと、 前記与えられたコラムアドレスに応じて、前記通常メモ
リアレイ中の前記主ワードアドレス及び前記副ワードア
ドレスで選択された1ロウの通常メモリセルの中から1
個の通常メモリセルを、前記冗長メモリアレイ中の前記
冗長主ワードアドレス及び前記冗長副ワードアドレスで
選択された1ロウの冗長メモリセルの中から1個の冗長
メモリセルをそれぞれ選択するためのコラムデコーダ手
段と、 前記コラムデコーダ手段により選択された1個の通常メ
モリセルの記憶データを読み出すための手段と、 前記コラムデコーダ手段により選択された1個の冗長メ
モリセルの記憶データを読み出すための手段と、 救済が必要でないことを前記冗長制御回路から供給され
た切替信号が示す場合には前記読み出された通常メモリ
セルの記憶データを、救済が必要であることを前記冗長
制御回路から供給された切替信号が示す場合には前記読
み出された冗長メモリセルの記憶データをそれぞれ選択
して出力するためのセレクタとを備えたことを特徴とす
る半導体記憶装置。 - 【請求項4】 請求項3記載の半導体記憶装置におい
て、 前記冗長制御回路は、 各々欠陥ロウアドレスを記憶するためのヒューズを有
し、かつ各々前記与えられたロウアドレスが前記ヒュー
ズに記憶された欠陥ロウアドレスと一致した場合には欠
陥ロウ検知信号を生成するための複数の欠陥ロウアドレ
ス検知ヒューズ回路と、 各々冗長主ワードアドレスを記憶するためのヒューズを
有し、かつ各々前記複数の欠陥ロウアドレス検知ヒュー
ズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ
回路が欠陥ロウ検知信号を生成した場合には前記ヒュー
ズに記憶された冗長主ワードアドレスを供給するための
複数の冗長主ワードアドレスヒューズ回路と、 各々冗長副ワードアドレスを記憶するためのヒューズを
有し、かつ各々前記複数の欠陥ロウアドレス検知ヒュー
ズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ
回路が欠陥ロウ検知信号を生成した場合には前記ヒュー
ズに記憶された冗長副ワードアドレスを供給するための
複数の冗長副ワードアドレスヒューズ回路と、 各々分割位置アドレスを記憶するためのヒューズを有
し、かつ各々前記複数の欠陥ロウアドレス検知ヒューズ
回路のうちの対応する欠陥ロウアドレス検知ヒューズ回
路が欠陥ロウ検知信号を生成した場合には前記ヒューズ
に記憶された分割位置アドレスを供給するための複数の
分割位置アドレスヒューズ回路と、 前記複数の欠陥ロウアドレス検知ヒューズ回路のうちの
いずれかが欠陥ロウ検知信号を生成し、かつ前記複数の
分割位置アドレスヒューズ回路のうちのいずれかから供
給された分割位置アドレスと、前記与えられたコラムア
ドレスのうちの列ブロック位置指定部分とが一致した場
合には救済が必要であることを示し、その他の場合には
救済が必要でないことを示す切替信号を供給するための
比較器とを備えたことを特徴とする半導体記憶装置。 - 【請求項5】 請求項4記載の半導体記憶装置におい
て、 前記冗長制御回路は、前記複数の分割位置アドレスヒュ
ーズ回路のうちのいずれかから供給された分割位置アド
レスに応じて、前記K個の冗長副ワードデコーダのうち
の前記供給された分割位置アドレスで指定された位置の
列ブロックに対応した冗長副ワードデコーダのみが動作
するように、前記K個の冗長副ワードデコーダの各々を
制御するための副ワードデコーダ制御回路を更に備えた
ことを特徴とする半導体記憶装置。 - 【請求項6】 請求項5記載の半導体記憶装置におい
て、 前記副ワードデコーダ制御回路は、前記K個の通常副ワ
ードデコーダのうちの前記供給された分割位置アドレス
で指定された位置の列ブロックに対応した通常副ワード
デコーダのみが動作しないように、前記K個の通常副ワ
ードデコーダの各々を制御する機能を更に備えたことを
特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01694796A JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01694796A JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09213096A true JPH09213096A (ja) | 1997-08-15 |
JP3797697B2 JP3797697B2 (ja) | 2006-07-19 |
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ID=11930332
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01694796A Expired - Fee Related JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
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---|---|
JP (1) | JP3797697B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6400618B1 (en) | 2000-08-02 | 2002-06-04 | Fujitsu Limited | Semiconductor memory device with efficient redundancy operation |
KR100370232B1 (ko) * | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
KR100443507B1 (ko) * | 2001-11-30 | 2004-08-09 | 주식회사 하이닉스반도체 | 임베디드 디램의 리던던시 회로 |
WO2005006345A1 (ja) * | 2003-07-15 | 2005-01-20 | Elpida Memory, Inc. | 半導体記憶装置 |
-
1996
- 1996-02-02 JP JP01694796A patent/JP3797697B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100370232B1 (ko) * | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
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KR100443507B1 (ko) * | 2001-11-30 | 2004-08-09 | 주식회사 하이닉스반도체 | 임베디드 디램의 리던던시 회로 |
WO2005006345A1 (ja) * | 2003-07-15 | 2005-01-20 | Elpida Memory, Inc. | 半導体記憶装置 |
US7417908B2 (en) | 2003-07-15 | 2008-08-26 | Elpida Memory, Inc. | Semiconductor storage device |
US7613056B2 (en) | 2003-07-15 | 2009-11-03 | Elpida Memory, Inc. | Semiconductor memory device |
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