JPH11110964A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11110964A JPH11110964A JP9286118A JP28611897A JPH11110964A JP H11110964 A JPH11110964 A JP H11110964A JP 9286118 A JP9286118 A JP 9286118A JP 28611897 A JP28611897 A JP 28611897A JP H11110964 A JPH11110964 A JP H11110964A
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Abstract
れる内蔵RAM及びその使い勝手の改善を図った半導体
集積回路装置を提供する。 【解決手段】 論理回路と混在して搭載されるRAMと
して、複数のワード線と複数のビット線の交点に複数か
らなるメモリセルが配置されてなるメモリアレイと、上
記ワード線とビット線の選択動作を行うアドレス選択回
路とを含むメモリマットの複数個に対して1つの制御回
路を共通に設ける構成とし、必要な記憶容量に対応して
メモリマット数を決めるとともに、上記メモリマットに
+1又は−1の演算動作を行う演算回路を設けてそれを
縦列形態に接続し、初段の演算回路の入力端子にはアド
レス設定用の固定的なアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させる。
Description
装置に関し、主として論理回路と混在して搭載されるR
AM(ランダム・アクセス・メモリ)に利用して有効な
技術に関するものである。
においては、部品を組み合わせるプリント基板の設計と
同じように大規模マクロ(コア)を組み合わせる手法に
向かいつつある。ディジタル信号処理においてメモリは
不可欠であり、特にダイナミック型RAMは、大きな記
憶容量が得られるという特徴を持つものであるために、
上記のような大規模集積回路では重要な役割を果たすも
のとなる。このような大規模な特定用途向LSIに関し
ては、日経マグロウヒル社、1996年3月11付「日
経エレクトロニクス」第107頁〜第125頁がある。
は、上記のような大規模集積回路に搭載されるRAMと
して、個々の要求に応じて多種類のRAMコアを用意し
たのではその開発や管理が面倒で複雑になってしまうこ
とを考慮し、RAMコアの標準化を図ることを考えた。
また、半導体集積回路装置に搭載されるRAMとしての
使い勝手を考慮した新規な動作制御方法を考えた。
つつ、多様な構成にされるRAMを備えた半導体集積回
路装置を提供することにある。この発明の他の目的は、
内蔵されるRAMとしての使い勝手の改善を図った半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるRAMとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
1つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるとともに、上記メ
モリマットに+1又は−1の演算動作を行う演算回路を
設けてそれを縦列形態に接続し、初段の演算回路の入力
端子にはアドレス設定用の固定的に形成され又はプログ
ラマブルに形成されたアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させる。
モジュールの一実施例のブロック図が示されている。こ
の発明に係るRAMモジュールは、それに対して書き込
みや読み出しを行うディジタル処理回路とともに、1つ
の半導体集積回路装置に形成される。上記RAMモジュ
ール及びディジタル処理回路は、特に制限されないが、
公知の半導体集積回路の製造技術によって、単結晶シリ
コンのような1個の半導体基板上において形成される。
同じ回路エリアに設けられ、複数のメモリマットに対し
て共通に用いられる。制御回路は、コマンドデコーダC
OMDとアドレス信号や各種制御信号を形成するバスド
ライバBDV、及びリード・ライトアンプRWAmpか
ら構成され、電源回路VCは電源電圧Vddと接地電位
Vssとを受けて、内部回路の動作に必要な動作電圧を
形成する。上記制御回路及び電源回路に対して、複数の
メモリマットが設けられる。複数のメモリマットは、互
いに同じ構成にされるものであり、メモリアレイMAR
Y、センスアンプSA、ロウデコーダRDEC、及びカ
ラムスイッチCSWと、バンクアドレス生成部BAG
と、指定されたバンクアドレスとの比較一致を判定する
バンクアドレスコンパレータBACP及びタイミング発
生回路TG及びカラムセレクタCSELから構成され
る。
いが、ワード線は256本から構成され、相補ビット線
は1024対から構成される。これにより、メモリアレ
イ全体では、約256Kビットのような記憶容量を持つ
ようにされる。カラムスイッチCSWは、上記1024
対のビット線を128対のグローバルビット線GBD
(データバス)に接続する。すなわち、メモリアレイM
ARYの相補ビット線を8組に分けて、1/8の選択動
作を行わせるものである。
バルビット線GBDは、特に制限されないが、64対ず
つが2組に分けられて64ビットずつの入出力が可能に
できるようにされる。したがって、制御回路において、
一部のカラム選択機能を持たせるようにして64ビット
(8バイト)単位でのデータ入出力ができるような使い
方も可能にされる。この場合、リードアンプRAは、6
4個として上記2組の分割されたグローバルビット線G
BDに共通に設けられ、ライトアンプWAは、128対
の上記グローバルビット線GBDに対応して128個設
けられる。
は、8個ずつが1組にされて16組設けられる。各組毎
にマクスができるようにされる。例えば、64ビット単
位での書き込み動作のときには、選択状態にされる64
個のライトアンプWAが動作状態にされ、非選択にされ
る残り64ビット分のライトアンプWAは出力ハイイン
ピーダンス状態にされる。これにより、128対からな
るグローバルビット線GBDのうち上記制御回路部で選
択された64対のグローバルビット線GBDには書き込
み信号が伝えられそれに対応した半分の64対の相補ビ
ット線に接続されたメモリセルに書き込み動作が行われ
る。残り半分の64対のグローバルビット線GBDはハ
イインピーダンス状態にされるために、カラムスイッチ
CSWを介して接続されている相補ビット線に接続され
たセンスアンプSAの読み出し信号が現れるだけで、か
かる相補ビット線に接続されたメモリセルには書き込み
が行われない。
は、選択され64個のライトアンプにも適用できる。つ
まり、64ビット(8バイト)のうちライトアンプWA
の出力をハイインヒーダンス状態にすることにより、特
定のバイトについて書き込みを行わないようにすること
ができる。したがって、書き込み動作においては、最小
1バイトから最大8バイトまでの範囲で任意のバイトの
組み合わせでの書き込み動作が可能になる。
路においては、64ビット単位でデータを読み出し、そ
のデータ処理によって特定のバイトだけのデータが変化
した場合、かかる変化したデータのみを入力し、それに
対応したバイトを指定するという処理によって書き換え
が可能になる。あるいは、上記64ビットのデータのう
ち、特定のバイトのみを変化させたい場合には、64ビ
ットのデータをいったん読み出すことなく、そこのデー
タを生成して入力するだけでよい。このようなデータ処
理は、背景はそのままで描きたい箇所の画素のみに着目
してデータを作成するような画像処理において便利な機
能となるものである。このようなライトアンプWAのマ
スク機能は、上記のように64個ものライトアンプWA
が常に動作するものではないために消費電力を削減させ
るという効果も奏する。
ド/ライト動作が128ビット単位で行われるように
し、基本動作としては128ビット単位でのリード/ラ
イト動作を可能にしつつ、ライト動作においては上記ラ
イトアンプWAを複数組に分けて、各組毎に活性化でき
るようにするというマスク機能を設けるようにするもの
であってもよい。上記のようにリードアンプRAも12
8個設けるようにした場合には、制御回路に供給される
入出力線DQは、128ビット単位で行われる。制御回
路にセレクタを設け、上記128ビット単位でのRAM
モジュールのアクセスと、上記64ビット単位でのRA
Mモジュールのアクセスとを切り換え可能にしてもよ
い。
時選択されるメモリマットの数を切り換える機能が設け
られる。つまり、搭載された複数のメモリマットの数が
Nなら、最大のバンク数をNにし、最小のバンク数を2
として、2のべき乗に対応した任意の範囲で上記バンク
数に反比例して1バンク当たりのメモリマットの数が決
められる。例えば、バンク数がNときには、1バンク当
たりのメモリマットは1となる。バンク数が2のときに
は、1バンク当たりのメモリマット数はN/2となる。
バンク数が2n (nは1より大きい整数)なら、メモリ
マット数はN/2n にされる。このようなバンク構成の
設定は、バンクアドレス設定回路BAGと、一致判定回
路BACPとにより行われる。各メモリマットには上記
バンクアドレス設定回路によりバンクアドレスBAD
(又はID(自己認識)情報)が割り当てられる。上記
のように1つのメモリバンクが複数個のメモリマットか
ら構成成される場合、複数のメモリマットには共通のバ
ンクアドレスが設定される。
のメモリマットから前記のように128対の単位での相
補ビット線が選択されてグローバルビット線GBDに接
続させるようにするため、上記1つのバンクに対応した
N個のメモリマットのうち1つのメモリマットにおいて
カラム選択動作が行われる。1つのメモリマットは、8
組のカラムスイッチを持っており、それに対応してカラ
ムアドレスの下位3ビットをデコードして上記8組のカ
ラムスイッチのうち1つ(128ビット)を選択するよ
うなカラムデコーダが設けらる。そして、N個のメモリ
マットで1つのメモリバンクを構成する場合には、N個
のメモリマットのうちの1つのメモリマットのカラムデ
コーダがカラムセレクタCSELで選択される。
なメモリマットの最大数は決められている。したがっ
て、上記カラムセレクタCSELには、上記搭載可能な
メモリマット数に対応した選択機能を持つデコード機能
を持たせておき、カラム系の選択動作に関しては、バン
ク構成に無関係に1つのメモリマットにおいてカラムス
イッチが選択されるようにされる。例えば、RAMモジ
ュールの最大数が16個としたとき、4ビットのカラム
アドレスを用いて16通りの選択動作を行わせるように
するものである。
説明するようなロウ系の選択動作の制御によって実現さ
れる。上記16個のメモリマットが設けられている場
合、バンク数が2のときには8個ずつのメモリマットに
おいてロウ系回路が選択(活性化)される。そして、上
記選択された8個のメモリマットのうちの1つのメモリ
マットが上記カラムセレクタCSELによって選択され
て、上記グローバルビット線GBDに接続される。
ドレス信号のうち最上位ビットのみを有効として、下位
3ビットを無効にして上記8個ずつのメモリマットにお
いてロウ系回路の選択が行われる。バンク数を4とし
て、1バンク当たりのメモリマット数を4とすると、上
記4ビットのアドレス信号のうち下位2ビットを無効に
して、4個のメモリマット群を指定して上記同様に選択
し、そのうちの1つのメモリマットを上記カラムセレク
タCSELによって選択する。バンク数を8として1バ
ンク当たりのメモリマット数を2とするなら、上記4ビ
ットのうちの下位1ビットを無効にして2個のメモリマ
ット群を指定して上記同様に選択し、そのうちの1つの
メモリマットを上記カラムセレクタCSELによって選
択する。そして、バンク数を16として1バンク当たり
のメモリマット数を1とするには、上記4ビットのアド
レスを用いて、1つのメモリマットのみロウ系選択動作
を行い、そのメモリマットを上記カラムセレクタCSE
Lによって選択するようにする。
マットは、基本的には個々が独立して選択できるように
されており、そのためにアドレス信号Addと、動作モ
ードを指定するコマンドComが共通のアドレス,コマ
ンドバスを通して個々のメモリマットに伝えられる。つ
まり、前記グローバルビット線GBDと同様に搭載され
るメモリマットに対応してアドレスとコマンドを伝える
信号バスAdd,Comは延長させられる。
ング発生回路TGは、メモリアレイMARYのワード線
の選択タイミング、センスアンプSAの活性化信号、及
び相補ビット線のプリチャージタイミング信号等の各種
タイミング信号を発生させる。ダイナミック型RAMで
は、ワード線の選択タイミングとセンスアンプの活性化
タイミングは、ワード線の選択動作によって相補ビット
線にメモリセルから必要な読み出し信号が得られるまで
所要の時間を持って設定される。そして、センスアンプ
の増幅動作が終了するを待ってカラムスイッチCSWの
動作タイミング信号が形成されるものである。
リマットを複数組に分割して複数のバンクが構成され
る。例えば、全体のメモリマット数がMであるとき、1
つのバンクをN個のメモリマットで構成すると、バンク
数は、M/Nにされる。ここで、上記バンクは、1回の
メモリアクセスにより独立にリード/ライトできるメモ
リの大きさを表す。上記の実施例の場合には、バンクの
最小は、1マットからなるものであり、このときにはバ
ンク数はMのような最大にされる。これに対して、最小
のバンク数は2とされ、そのときのバンク当たりのメモ
リマットの数はM/2となる。ここで、1バンクをMマ
ットで構成することには意味がない。つまり、上記のよ
うに複数のバンクを前提としてそれぞれが独立してリー
ド/ライトできるということに格別な意義が生じるから
である。
いうことは、1回のメモリアクセスによりリード/ライ
トできるデータ数を多く採れるという利点を持つ。これ
に対して、メモリバンク数が多いということは、各バン
クを独立してメモリアクセスできることを利用してパイ
プライン動作を行うことが可能となり、高速なリード/
ライトが可能になる。例えば、ダイナミック型メモリセ
ルにおいては、微小なキャパシタに記憶された記憶電荷
をセンスして読み出し信号を得るまでに比較的長い時間
を費やすことになる。そこで、複数のバンクを順次にア
クセスするというパイプライン動作を行わせることによ
り、最初のデータが出力されまでの数サイクルを除い
て、連続して上記複数のバンクから順に読み出しデータ
を得るようにすることができる。
メモリセルにおいても、大記憶容量化あるいは高集積化
のために、メモリセルを構成するMOSFETのコンダ
クタンスは小さく形成される。このため、メモリセルが
接続されたビット線又はデータ線に読み出される信号は
比較的小さな信号レベルとされ、それを増幅するセンス
アンプが必要になる。したがって、程度の差はあるが、
このようなスタティック型メモリセルを用いた場合で
も、上記のように複数のバンクを設けて、それを順次に
アクセスさせるというパイプライン動作を行わせること
により、高速読み出しを十分に期待できるものとなる。
計時にはそのデータ処理動作に対応してメモリ回路であ
るRAMモジュールの最大記憶容量が決められる。つま
り、RAMモジュールに搭載されるメモリマットMAT
の数が決められる。そして、かかるメモリマットMAT
を用い、そのメモリ回路を用いたデータ処理の種別、つ
まり、メモリ回路に対する書き込み動作と読み出し動作
に対応して、上記複数通りのバンク構成が用意される。
このようなバンク構成の切り換えは、制御回路により切
り換え可能にされる。この他、半導体集積回路装置を携
帯用情報機器等のように電池駆動される場合において、
電池駆動される場合あるいは電池電圧が低下したとき
に、上記バンク数を多く設定して1回のメモリアクセス
により動作させられるメモリマットの数を1つのように
最小にしてピーク電流を低減させて低電圧領域まで電池
駆動できるように使うこともできる。
タースライス方式により固定的な信号レベルを与えて、
RAMモジュールに対してバンク数設定するものであ
る。このような構成により、1バンク当たり例えばNマ
ットにされる。RAMモジュールの外部の論理回路部に
レジスタを設け、そこにバンク数を設定する構成とすれ
ば、同じRAMモジュールを使ってデータ処理動作に対
応して逐一バンク構成を設定することができる。
リマットをM/2の2組に分割し、各組毎にバンク数を
設定する構成としてもよい。この場合も、上記のように
固定的に設定するものと、上記レジスタ等を用いてその
都度設定するものとしてもよい。この構成では、特に制
限されないが、データ処理の中で高速アクセスを必要と
するデータの書き込み/読み出しを行う動作は、上記バ
ンク数を多く設定した一方の組を用いるようにし、一括
して大量のデータの書き込みと読み出しを行う動作は、
上記バンク数を少なくしてバンク当たりのメモリマット
数を多くした他方の組を用いるようにするようにすれば
よい。
ルにおけるバンクアドレス設定回路の一実施例を説明す
るための概略ブロック図が示されている。各メモリマッ
トは、バンクアドレスの設定にレジスタを用いた場合に
は互いに同じ構成のものを用いることができるが、反面
において電源投入の都度バンクアドレスの設定を行わな
ければならない。マスタースライス方式により書き込み
が行われるROMを用いた場合には、電源投入の都度バ
ンク構成を逐一設定する必要はないが、かかるROM部
分をバンク構成に応じてROMの目が異なるように形成
する必要があり回路設計を複雑にさせてしまう。つま
り、バンクアドレス設定の部分のみが各メモリマットで
共通化できず、前記のように最大搭載数を16とした場
合には、16種類のマクロセル化したメモリマットを作
り込んでおくか、あるいは手作業によりマスタースライ
スによるマットアドレスの設定を行う必要がある。
同一のバンクアドレス設定回路を用いつつ、それぞれが
異なるバンクアドレスを自動的に設定できるように工夫
されている。上記各メモリマットに設けられるバンクア
ドレス設定回路BAGとして2進の加算回路(Incrimen
t 回路) が設けられる。例えば、バンクアドレス(BK
−add)が0〜nからなるn+1個のメモリマットが
搭載される場合、#0から#nのメモリマットを並べ、
それぞれの加算回路を縦列形態に接続する。そして、先
頭のメモリマットの4ビットからなるアドレス入力(C
A<3:0>)には、0000のような初期アドレスを
供給する。すると、先頭のメモリマットの加算回路は、
+1の加算動作を行って0001の加算出力を形成して
第2番目のメモリマットに伝える。以下、順に各メモリ
マットの加算回路が縦列形態に接続されているため、そ
れを通る度に+1の加算動作が行われるものであるため
に0010、0011、0100・・・のように2進の
アドレスが形成される。
トには、0000のバンクアドレスが設定され、2番目
のメモリマットには上記先頭のメモリマットの加算回路
で形成された0001のアドレスが割り当てられ、第3
番目のメモリマットには、第2番目のメモリマットの加
算回路で形成された0010のアドレスが割り当てら
れ、第n番目のメモリマットに、十進法で第n−1番目
のメモリマットの加算回路で形成されたアドレスが割り
当てられる。この構成では、各メモリマットのアドレス
設定回路は、同じ加算回路で構成できるため同一のメモ
リマットを並べるだけで、異なるバンクアドレスの設定
が可能になる。
当てられたバンクアドレスと、制御回路を通して入力さ
れたバンクアドレスとは、バンクアドレス一致比較回路
BACPにより比較される。この実施例では、上記のよ
うな固定のバンクアドレスを用いつつ、異なるバンク構
成の設定ができるようにるため、ロウ系のバンクアドレ
スARNB<3:0>と、カラム系のバンクアドレスA
CNB<3:0>が入力される。つまり、バンクアドレ
ス比較回路BACPは、2組の一致比較回路からなり、
上記バンクアドレス設定回路BAGで生成されたバンク
アドレスに対してロウ系とカラム系からなる2通りのバ
ンクアドレスARNB<3:0>及びACNB<3:0
>との一致比較信号CICとCIRが形成される。
位ビットの判定結果を無効にすると、一致比較信号CI
Rは2つのバンクに対して同時に形成される。これに対
して、カラム系で上記のよう同時選択を行わせると、前
記グローバルビット線GBLにおいて同時選択された複
数のメモリマットの相補ビット線が同時選択されてしま
うという問題が生じてしまうために、前記説明したよう
にカラム系の一致比較信号CICはメモリマットに割り
当てられたバンクアドレス毎に1つが形成される。これ
に対して、前記説明したようにロウ系の選択動作におい
ては、複数のメモリマットにおいてそれぞれワード線が
選択されるだけであるので何ら問題も生じないばかり
か、複数のメモリマットにおいて同時にワード線が選択
状態されてメモリセルの記憶情報がセンスアンプSAに
よって増幅されているためにカラム系の選択動作の切り
換えだけで大量のデータを高速にシリアルに入出力させ
ることが可能になる。つまり、カラムアドレスの更新に
よって、各メモリマットから最大1024ビットの記憶
容量が読み出され、1つのメモリバンクがN個のメモリ
マットで構成されている場合には、最大でN×1024
ビットもの大量のデータの入出力が可能になる。
モリマットの数は任意である。それ故、例えば上記のよ
うに4ビットのバンクアドレスにより最大16個のメモ
リマットを搭載した場合には問題ないが、例えばそれよ
り少ない数のメモリマットしか搭載しない場合におい
て、存在しないバンクアドレスを誤って指定すると、存
在しないメモリマットを指定することとなりグローバル
ビット線GBLは同一のプリチャージ信号のままとなっ
て、それを受けるリードアンプRAには無駄又は過大な
電流が流れてしまうこと、システム側において無意味な
データを有効なデータとして扱う虞れがありプログラム
暴走等のエラーが発生する虞れがある。
算回路で形成されたバンクアドレスをオーバーフローチ
ェック回路に供給し、そこで大小比較を行うことにより
存在しないバンクアドレスへのアクセスを検出すると、
RAMモジュール内では制御回路において上記リードア
ンプの動作を禁止させ、RAMモジュールに対して読み
出し、書き込みを指示する論理回路部には、制御回路を
介してバンク指定エラーを知らせるような機能が付加さ
れる。
ルにおけるバンクアドレス設定回路の他の一実施例を説
明するための概略ブロック図が示されている。同図
(A)ないし(C)に示されたRAMモジュールの構成
は、前記図1又は図2のRAMモジュールと同様に、右
側に制御回路が配置され、同じ構成にされたメモリマッ
トの複数個nが並んで配置される。
バンクアドレスを固定的又はプログラマブルに任意の値
kに設定できるようにしている。つまり、0番目のメモ
リマットに対して(マットアドレス)kに設定し、これ
を基準にして0番目のメモリマットの上記加算回路によ
りk+1のバンクアドレスを生成して、1番目のメモリ
マットのバンクアドレスとして供給し、以下同様にk+
2、k+3・・・のように第k+n番目まで順次に設定
するものである。信号ACはメモリアクセスの際に入力
される外部バンクアドレスである。
位置のn−1番目のメモリマットに対して接地電位GN
Dのバンクアドレス、つまり、前記のように4ビットで
指定する場合には0000のアドレスを設定し、前記図
2の実施例とは逆方向に+1ずつ増加するバンクアドレ
スを設定するものである。この構成では、制御回路に隣
接して配置される0番目のメモリマットが最も大きいバ
ンクアドレス(マットアドレス)が指定され、前記オー
バーフローチェック回路OVFCを制御回路に配置させ
ることができ、オーバーフロー検出信号を伝えるための
配線の引回しがなく、回路レイアウトを合理的に行うこ
とができる。
位置のn−1番目のメモリマットに対して接地電位GN
Dのバンクアドレス、つまり、前記のように4ビットで
指定する場合には0000のアドレスを設定して上記同
様に制御回路に隣接して配置される0番目のメモリマッ
トが最も大きいバンクアドレス(マットアドレス)が指
定され、前記オーバーフローチェック回路OVFCを制
御回路に配置させる。
いて指定されたバンクアドレスは、インバータ回路によ
り反転させられて、外部バンクアドレスACとの比較が
行われる。これにより、例えば16個のメモリマットが
搭載されている場合、上記バンクアドレス設定回路で
は、16番目のメモリマットに0000のバンクアドレ
スが割り当てられるが、その反転信号との比較を行うよ
うにすることにより1111としてのアドレスが割り当
てられたこととなる。15番目のメモリマットには00
01が入力されるが、比較回路では1110を比較する
こととなる。以下同様に、比較回路で比較されるバンク
アドレスは順次に−1ずつ減らされた、制御回路に隣接
して配置される0番目のメモリマットでは、1111の
反転信号0000と比較されることとなり、実質的なバ
ンクアドレスが十進法で0〜n−1のように割り当てら
れると等価となる。
大数(16個)以下の例えば8個のときには、上記制御
回路に隣接して配置されるメモリマットの等価的なバン
クアドレスは0ではなく、0111(十進法の7)とな
るものである。上記各メモリマットに設けられるバンク
アドレス生成回路としての加算回路は、減算回路に置き
換えるものであってもよい。つまり、上記バンクアドレ
ス又はマットアドレスは、同じものが無いように設定す
ればよいので、メモリマット毎に1ずつ増加又は減少さ
せられるようにして互いに異なるバンクアドレスが割り
当てられればよいのである。
ルの他の一実施例の概略ブロック図が示されている。こ
の実施例のRAMモジュールは、必要な記憶容量に対応
してメモリマットの数が異なるようにされる。つまり、
異なる数のメモリマットに対して制御回路を共通化して
いるので、制御回路からみた場合の負荷が記憶容量に対
応して異なる。例えば、アドレス信号やコマンドを供給
するドライバやメモリマットに対し共通に供給されるク
ロック信号CKRは、メモリマット数が増大することに
対応して負荷が重くなってしまう。
変わり、結果としてメモリアクセスに費やされる時間が
異なるものとなり、タイミング調整のために時間マージ
ンを多く設定する必要がある。この実施例では、上記の
ようなメモリマットのバンクアドレス設定回路では、上
記最終段とされた加算回路の出力信号、言い換えるなら
ば、前記オーバーフローチェック回路OVFCに入力さ
れるバンクアドレスを解読することにより搭載されたメ
モリマット数を知ることができる。このことを利用し、
制御回路では最大搭載数のメモリマットに対応した負荷
駆動能力を持たせておき、かかる最大搭載数のメモリマ
ットの条件で各種タイミング調整を設定して回路を作り
込むようにし、制御回路側の標準化を図るようにする。
は、ダミー負荷回路が搭載される。ダミー負荷回路は、
特に制限されないが、MOSゲート容量等からなる負荷
回路で構成されており、上記アドレスバス、コマンドバ
スあるいはクロック信号CKR等の信号伝達経路に対し
てスイッチMOSFET等を介して選択的に接続可能に
作り込んで置くようにされる。
モリマットの数がBAK#0と#1のように2個のとき
には、制御回路に設けられた8個のダミー負荷回路を接
続して制御回路の駆動回路からみた全体としての負荷を
10になるように調整する。これに対して同図(B)に
おいては、上記ダミー負荷回路が各メモリマットに分散
されて設けられる。したがって、上記同様に実際に搭載
されたメモリマットの数がBAK#0と#1のように2
個のときには、実装されたBAK#0とBAK#1に設
けられたダミー負荷回路を接続して制御回路から見た全
体としての負荷が10になるように調整するものであ
る。この構成では、同図(C)のように搭載されたメモ
リマットの数がBAK#0〜#3のように4個に増加す
ると、BAK#0〜BAK#2においてダミー負荷を分
散して接続させるようにして制御回路から見た全体の負
荷が上記と同じく10になるように設定するものであ
る。同図では、省略されているが、BAK#nまで最大
搭載状態では、上記(A)の例では制御回路において、
上記(B)の例ではいずれのBAK#0〜BAK#nに
おいても上記ダミー負荷回路は接続されず、制御回路側
からみた負荷が上記と同じ10になるように調整される
ものである。
れるシステムクロック信号CLKに基づいて制御回路に
おいて用いられるクロック信号CLKCとCLKMは、
負荷の軽重によって位相がずれが生じないように同じク
ロックドライバなら負荷が同じく10になるように設定
される。これに対応して、上記制御回路から各メモリマ
ットに供給されるクロック信号CLKRも、上記ダミー
負荷回路の選択的な接続によって負荷を同じく10に調
整するものである。このような調整によりクロック信号
の同期化が図られ、クロック信号のスキューを考慮した
タイミングマージンの設定を必要最小にでき、結果とし
て動作周波数の高速化が可能になるものである。
の切り換えが可能にされる。つまり、ロウ系の選択動作
において1つのメモリマットしか動作しない場合と、2
つ以上のメモリマットを同時に動作させる場合がある。
このように複数のメモリマットが同時に動作させること
により、制御回路からみた負荷が異なり、その結果とし
て信号伝達速度に影響が生じるなら、上記バンク指定情
報に基づいて上記同様にダミー負荷回路の切り換えを行
うようにして上記信号伝達速度をバンク切り換えに無関
係に一定に調整するようにすることもできる。
バンクアドレス一致比較回路の一実施例の回路図が示さ
れている。上記バンクアドレス生成回路は、+1の加算
回路から構成され、入力された4ビットからなるバンク
アドレスCAR<0>、CAR<2>、CAR<2>、
CAR<3>を自己のバンクアドレスとして取り込むと
ともに、それに+1の加算動作を行って4ビットからな
る次段のバンクアドレスCAR<0>、CAR<1>、
CAR<2>、CAR<3>を生成する。
な各回路から構成される。最下位ビットの出力信号CA
R<0>は、最下位ビット目の入力信号CAR<0>を
インバータ回路により反転さることにより形成される。
第2位ビット目の出力信号CAR<1>は、入力された
最下位ビットCAR<0>と第2位ビットCAR<1>
とを受ける排他的論理和回路により形成される。第3位
ビット目の出力信号CAR<2>は、上記入力された最
下位ビットCAR<0>と第2位ビットCAR<1>と
のナンド(NAND)出力と第3位ビットCAR<2>
の反転信号とを受ける排他的論理和回路により形成され
る。そして、最上位ビット目の出力信号CAR<3>
は、上記入力された最下位ビットCAR<0>と第2位
ビットCAR<1>とによるナンド(NAND)出力
と、上記第3位ビットCAR<2>の反転信号とノア
(NOR)出力を形成し、それと最上位ビット目の入力
信号CAR<3>とを排他的論理和回路に供給して形成
される。
とロウ系の2が設けられる。つまり、カラム系のバンク
アドレス一致比較回路は、上記入力された4ビットから
なるバンクアドレスCAR<0>、CAR<1>、CA
R<2>、CAR<3>と、メモリアクセスの際に指定
されたカラム系のバンクアドレスACNB<0>、AC
NB<1>、ACNB<2>、ACNB<3>の対応す
るビットを排他的論理和回路(一致/不一致回路)で判
定し、全ビットの一致信号をナンドゲート回路とノアゲ
ート回路とにより取り出すようにするものである。
較回路も、上記入力された4ビットからなるバンクアド
レスCAR<0>、CAR<1>、CAR<2>、CA
R<3>と、メモリアクセスの際に指定されたロウ系の
バンクアドレスARNB<0>、ARNB<1>、AR
NB<2>、ARNB<3>の対応するビットを排他的
論理和回路(一致/不一致回路)で判定し、全ビットの
一致信号をナンドゲート回路により取り出すようにする
ものである。
前記のように1バンク当たり複数のメモリマットで構成
されるような切り換えを可能にするため、最下位ビット
CAR<0>とARNB<0>に対応した排他的論理和
回路の出力にノアゲート回路を設け、かかるノアゲート
回路の出力信号を強制的に一致信号にするために、その
入力には制御信号RFTNが供給される。これにより、
上記信号RFTNを論理1にすれば、ロウ系においては
バンクアドレスの最下位ビットが0でも1でも一致信号
が形成されることとなり、2つのメモリマットに対して
実質的に同じバンクアドレスを設定することができる。
トで構成する機能も付加するなら、上記制御信号RFT
Nを最下位ビットCAR<0>とARNB<0>に対応
して信号RFTN1を設け、下位第2ビットCAR<1
>とARNB<1>に対応して信号RFTN2を設け、
1バンク当たり2つのメモリマットで構成するときに
は、上記信号RFTN1を論理1に設定し、1バンク当
たり4つのメモリマットで構成するときには、上記信号
RFTN1とRFTN2を論理1に設定すればよい。
アドレス一致比較回路は、図4に示された#0〜#nの
全てのメモリマットにおいて全て同一の回路で構成する
ことができる。それ故、メモリマットは1種類のマクロ
セル化されたものを共通に用いることができ、メモリマ
ット数及びそのバンク構成が異なる複数種類のRAMモ
ジュールに対して上記種類のマクロセル化されたメモリ
マットを用いることができ、回路設計及び回路レイアウ
トの大幅な簡略化が可能になるものである。
ドレス一致比較回路は、同図に示したような簡単な論理
ゲート回路からなり、特にバンクアドレス生成回路とし
ての加算回路は、いわば静的な信号伝達動作しか行わな
いから、その駆動能力は極く小さくてよい。したがっ
て、これらの各回路を構成する素子は、極く小さく形成
できるために、上記バンクアドレス生成用の各信号CA
R<0>〜CAR<3>を伝達する配線チャンネル下の
半導体基板上に作り込むことが可能になる。例えば、上
記各信号CAR<0>〜CAR<3>を3層目の金属配
線層で形成し、加算回路を構成する各ゲート間を接続す
る配線は、その下の第2層目と第1層目の金属配線層を
利用して形成することができる。
回路においても同様にバンクアドレスARNB<0>、
ARNB<1>、ARNB<2>、ARNB<3>及び
ACNB<0>、ACNB<1>、ACNB<2>、A
CNB<3>がそれぞれ形成される配線チャンネル下及
び上記信号CAR<0>〜CAR<3>が形成される配
線チャンネル下の半導体基板上に作り込むことができる
ものである。これにより、メモリマットを高集積化して
形成することができる。
クアドレスは2つの意味を持っている。つまり、カラム
系でみると、バンクアドレスはマットアドレスに一対一
に対応している。これに対して、ロウ系はマットアドレ
スには対応しておらず、バンク数にいわば比例して増減
させられる。つまり、バンク数がマット数と同じときに
は上記のように一対一に対応させられるが、バンク数が
マット数の1/2になると、それに対応してバンクアド
レスも1/2に減らされる。具体的には、マット数が1
6個のときにはマットアドレスは16通りとなるが、ロ
ウ系でみるとバンク数をマット数の1/2の8個に減ら
すと、前記のようにロウ系のバンクアドレス一致比較動
作において4ビットのうちの下位1ビットが無効にされ
てロウ系のバンクアドレスは8通りに減らされる。
伝達経路を並列に接続し、カラム系についてはバンクア
ドレスとマットアドレスとを一対一に対応させて重複選
択を避けるとともに、ロウ系についてはバンク構成に対
応させて複数のメモリマットのワード線を同時選択させ
る。これにより、バンク内での読み出しや書き込みはロ
ウ系のアドレス信号を更新させてカラム切り換えによる
連続アクセスによりデータの入出力を高速に行えるよう
にできるものである。
リアレイMARY、ワード線選択回路の一実施例の回路
図が示されている。同図においては、メモリアレイ部に
含まれるビット線のイコライズ&プリチャージ回路も合
わせて描かれている。同図のメモリマットは、上記バン
クアドレス#0〜#nのうちの1つのバンク#jが代表
として例示的に示されている。バンク(メモリマット)
#jに設けられる複数の相補ビット線及び複数のワード
線のうち、一対の相補ビット線BLm,/BLmと1本
のビット線BLn、ワード線WL0,WLm、WLm+
1,WLnが代表として例示的に示されている。
に設けられたメモリセルを例にして説明すると、アドレ
ス選択MOSFETQmのゲートは、ワード線に接続さ
れる。上記MOSFETQmの一方のソース,ドレイン
は、ビット線BLmに接続される。上記MOSFETQ
mの他方のソース,ドレインは、記憶キャパシタCsの
一方の電極である蓄積ノードNsに接続される。そし
て、記憶キャパシタCsの他方の電極は、他のメモリセ
ルの記憶キャパシタの他方の電極と共通化されて、プレ
ート電圧VPLが印加される。
補ビット線のうちの一方との交点にマトリッス配置され
る。例えば、ワード線WLmとそれと隣接するワード線
WLm+1においては、ワード線WLmと相補ビット線
のうちの一方のビット線BLmとの交点にメモリセルが
設けられ、ワード線WLm+1と相補ビット線のうちの
他方のビット線/BLmとの交点にメモリセルが設けら
れる。このようにワード線の奇数と偶数毎に相補ビット
線の一方と他方に交互にメモリセルを配置することの
他、互いに隣接する2本のワード線を一対として、かか
る2本のワード線毎にそれぞれ設けられる2個ずつのメ
モリセルを相補ビット線の一方と他方に交互に配置する
ようにしてもよい。
イコライズ&プリチャージ回路を構成するNチャンネル
型MOSFETQ14〜Q16が設けられる。MOSF
ETQ14は、相補ビット線BLmと/BLmのハイレ
ベルとロウレベル(又はロウレベルとハイレベル)を短
絡してハーフ電位に設定する。MOSFETQ15とQ
16は、相補ビット線BLm,/BLmの上記短絡によ
るハーフ電位がリーク電流等により変動するのを防止す
るためのものであり、ハーフプリチャージ電圧VMPを
上記相補ビット線BLm,/BLmに供給する。これら
のMOSFETQ14〜Q16のゲートは、共通に接続
されてプリチャージ&イコライズ信号BLEQjが供給
される。つまり、ワード線が選択レベルから非選択レベ
ルにリセットされた後に、上記信号BLEQjがハイレ
ベルに変化し、上記MOSFETQ14〜Q16をオン
状態にして相補ビット線BLm,/BLmのプリチャー
ジとイコライズ動作を行わせる。
して複数のワード線駆動回路WD0〜WDnが設けられ
る。同図では、そのうちワード線WLmに対応したワー
ド線駆動回路WDmの具体的回路が代表として例示的に
示されている。上記ワード線駆動回路WDmには、その
ソースが昇圧電源VDHに接続されたPチャンネル型M
OSFETQ6と、回路の接地電位にソースが接続され
たNチャンネル型MOSFETQ7とにより構成された
CMOSインバータ回路が用いられる。上記MOSFE
TQ6とQ7のドレインが共通接続され出力端子を構成
し、上記ワード線WLmに接続される。上記MOSFE
TQ6とQ7のゲートは、共通接続されて入力端子を構
成し、ロウ(X)デコーダRDECにより形成された選
択信号が供給される。
7)の入力端子と上記昇圧電源VDHとの間には、その
ソース−ドレイン経路が接続されたプリチャージ用のP
チャンネル型MOSFETQ9と、非選択ラッチ用のP
チャンネル型MOSFETQ8が並列形態に設けられ
る。上記非選択ラッチ用のPチャンネル型MOSFET
Q8のゲートは、上記CMOSインバータ回路(Q6と
Q7)の出力端子に接続される。上記プリチャージ用の
Pチャンネル型MOSFETQ9のゲートには、プリチ
ャージ信号WPHが供給される。このプリチャージ信号
WPHを形成する信号発生回路は、上記昇圧電源VDH
を動作電圧として、ワード線の選択レベルに対応したハ
イレベルと回路の接地電位のようなロウレベルの信号W
PHを形成する。
タ用のMOSFETである。図示しないセンスアンプが
電源電圧Vddで動作する場合、相補ビット線BLm又
は/BLmの電位のハイレベルは電源電圧Vddに対応
したものとなり、上記昇圧電圧VDHの電位は、上記電
源電圧Vdd+Vthに形成される。上記センスアンプが
降圧された内部電圧VDLで動作する場合には、上記昇
圧電圧VDHは、VDL+Vthにされる。ここで、Vth
はアドレス選択MOSFETQmのしきい値電圧であ
り、センスアンプの増幅動作によって増幅された相補ビ
ット線BLm又は/BLmの電源電圧Vdd又はVDL
のようなハイレベルの信号をレベル損失なくキャパシタ
Csに伝えるようにされる。
れに設けられるワードドライバの一実施例の具体的回路
図が示されている。AX20〜27は、3ビットからな
るロウ(X)アドレス信号A2〜A4をプリデコーダに
よりプリデコードして形成された信号であり、AX50
〜57は、3ビットからなるロウ(X)アドレス信号A
5〜A7をプリデコーダによりプリデコードして形成さ
れた信号である。上記プリデコード信号AX20〜A2
7のうち、1つがゲートに供給されたMOSFETQ3
と、上記プリデコード信号AX50〜57のうち、1つ
がゲートに供給されたMOSFETQ4とが直接形態に
接続されて上記ロウデコーダ(RDEC)が構成され、
選択タイミング信号XDGBが供給される。
D(ナンド)構成のダイナミック型論理回路から構成さ
れ、プリチャージ信号XDPによりスイッチ制御される
Pチャンネル型のプリチャージMOSFETQ1と、非
選択レベルのラッチを行うインバータ回路とPチャンネ
ル型MOSFETQ2が設けられる。上記プリチャージ
MOSFETQ1によりハイレベルにプリチャージされ
たノードが、上記MOSFETQ3及びQ4を通してタ
イミング信号XDGBのロウレベルによりディスチャー
ジされるか否かで選択/非選択のデコード信号が形成さ
れる。特に制限されないが、上記タイミング信号XDG
Bは前記第1の判定回路の判定結果により発生される。
この他に上記プリデコード信号又は後述するワード線選
択タイミング信号X0MB〜X3MBの発生を上記第1
の判定回路の判定結果により有効/無効にするようにし
てメモリマットのロウ系選択動作を制御するものであっ
てもよい。
その入力にハイレベル側の信号を帰還させるPチャンネ
ル型MOSFETQ2が設けられる。このMOSFET
Q2は、プリデコード出力AX2iとAX5iによりM
OSFETQ3又はQ4がオフ状態にされたデコード出
力は、上記プリチャージMOSFETQ1によりプリチ
ャージされたハイレベルである。このハイレベルは、上
記プリチャージ期間の終了によりMOSFETQ1がオ
フ状態にされ、上記プリデコード出力AX2i又はAX
5iによりMOSFETQ3又はQ4がオフ状態にされ
るためにフローティング状態となり、カップリングやリ
ーク電流によりハイレベルから不所望にロウレベルの選
択レベルにされる虞れが生じる。そこで、インバータ回
路IV1のロウレベルを受けて、帰還用のPチャンネル
型MOSFETQ2がオン状態となってインバータ回路
の入力レベルを電源電圧Vddに維持させる。
限されないが、4本のワード線WL0〜WL3に対応さ
れた選択信号である。このような4つのワード線WL0
〜WL3の中から、下位ビットのロウ(X)アドレス信
号A0とA1をデコードし、それに選択タイミング信号
を加えた4通りのワード線選択タイミング信号X0MB
〜X3MBにより指定された1つのワード線が選択され
る。
ルの選択レベルであるときMOSFETQ5がオン状態
となっており、上記1つのワード線選択タイミング信号
X3MBがハイレベルからロウレベルに変化すると、上
記昇圧電源VDHの電圧で動作するPチャンネル型MO
SFETQ6とNチャンネル型MOSFETQ7からな
るワードドライバにロウレベルの入力信号が供給され、
その出力端子に接続されたワード線WL3をロウレベル
から上記昇圧電源VDHの電圧に対応したハイレベルに
立ち上げる。
ルの選択レベルであるときMOSFETQ5とともに、
他のMOSFETもオン状態になっているが、上記ワー
ド線選択タイミング信号X0MB〜X2MBがハイレベ
ルのままとなっており、ワードドライバのNチャンネル
型MOSFETがオン状態になってワード線WL0〜W
L2をロウレベルの非選択状態のままにする。Pチャン
ネル型MOSFETQ8は、非選択レベルのラッチ用の
MOSFETであり、ワード線WL3が非選択のロウレ
ベルのときにオン状態になって、上記ワードドライバの
入力端子を昇圧電源VDHにしてPチャンネル型MOS
FETQ6をオフ状態にさせる。Pチャンネル型MOS
FETQ9は、プリチャージMOSFETであり、プリ
チャージ信号WPHのロウレベルによりオン状態になっ
てワードドライバの入力端子を上記サブ電源線SVCW
の電圧にプリチャージさせる。
ルの非選択レベルであるときMOSFETQ5を代表と
するMOSFETがオフ状態になっている。したがっ
て、上記ワード線選択タイミング信号X0MB〜X3M
Bのいずれか1つがハイレベルからロウレベルに変化し
ても、それに応答せず上記プリチャージレベルに対応し
たワード線WL0〜WL3のロウレベルにより、Pチャ
ンネル型MOSFETQ8がオン状態になって、ワード
ドライバの入力端子に昇圧電源VDHに対応したハイレ
ベルを帰還させるというラッチがかかり、ワード線WL
0〜WL3等の非選択状態が維持される。
0にも、上記同様なワードドライバ、ラッチ用MOSF
ET及びプリチャージMOSFETが設けられる。この
冗長ワード線RWL0は、上記タイミング信号XDGB
と、図示しない不良アドレス記憶用のヒューズ回路と、
不良アドレスと入力されたXアドレスとの比較を行うア
ドレス比較回路からなる冗長回路により形成された冗長
ワード線選択信号XR0Bに同期して選択される。この
とき、不良アドレスの比較一致信号により、正規回路で
あるプリデコーダAX20〜27及びAX50〜57又
はワード線選択タイミング信号X0MB〜X3MBが非
選択レベルにされので、不良ワード線に対する選択動作
は行われない。
には、前記図3に示したようにセンスアンプSA(プリ
チャージ回路PC)が設けられる。特に制限されない
が、上記ワード線WL0〜WL3等と直交するように配
置される相補ビット線のピッチと、センスアンプやプリ
チャージ回路のピッチを合わせるために、奇数番目の相
補ビット線と偶数番目の相補ビット線に対応されたセン
スアンプが左右に振り分けられる。このようなセンスア
ンプSAの配置により、相補ビット線の2倍のピッチに
1つのセンスアンプを配置できるようにされる。
の一実施例のブロック図が示されている。この実施例の
電源回路VCは、特に制限されないが、前記ワード線の
選択レベルに対応した昇圧電圧VDH、メモリセルが形
成されたP型ウェル領域に与えられるべき負電圧の基板
電圧VBB、及びメモリセルの記憶キャパシタの共通電
極に与えられるべきプレート電圧VBMPC(前記VP
L)及び相補ビット線のプリチャージ電圧VBMを形成
する。
チャージポンプ回路からなるVDH発生回路、VBB発
生回路で形成される。上記プレート電圧VBMPCとプ
リチャージ電圧VBMは、電源電圧Vddを実質的に1
/2に分圧するVBM、VBMPC発生回路により形成
される。内部回路を上記電源電圧Vddを降圧した電圧
とした場合、例えば上記電源電圧Vddを3.3Vに
し、センスアンプやアドレス選択回路等の周辺回路の動
作電圧を、2.2Vのように降圧した電圧VDLにした
場合、上記プレート電圧VBMPCとプリチャージ電圧
VBMは、上記内部電圧VDL/2=1.1Vのような
電圧にされる。
モジュールに1個設けられる。前記RAMモジュールに
おいては、バンク構成に対応して選択されるメモリマッ
トの数が異なるようにされる。各メモリマットにおいて
は、それが選択されると多数のメモリセルが接続される
ワード線を昇圧電圧させる。したがって、1つのバンク
に割り当てられるメモリマットの数が増加すると、各メ
モリマット毎に1本のワード線を選択レベルにするため
に必要なワード線の駆動電流が増大する。
数のメモリマットのワード線を駆動できるだけの電流供
給能力を設定しておけば動作上は問題ない。しかしなが
ら、上記昇圧電圧回路は、チャージポンプ回路を用いて
電源電圧Vddに対して昇圧された電圧を形成するもの
であり、昇圧電圧を形成するために電流を消費するもの
となる。したがって、上記最大数のメモリマット数のワ
ード線を駆動できるようにしたのでは、バンク当たりの
メモリマット数がそれ以下のときには無駄な電流消費が
増大してしまう。
にバンク当たりのメモリマット数を1と2のように切り
換える場合、それに対応してVDH発生回路の電流供給
能力も1と2のようにバンク構成に対応して切り換える
ようにして低消費電力化を図るようにするものである。
この実施例では、上記のような電流供給能力の切り換え
には、チャージポンプ回路からなるVDH発生回路に供
給されるパルスCLKPSの周波数が変化させられる。
ク発生回路1と2により実現される。つまり、クロック
発生回路1は、1/2分周回路であり、クロック信号C
LKRBを1/2に分周して1/2にされた周波数信号
CLKFを発生させる。クロック発生回路2はセクレタ
であり、前記バンク構成を切り換える制御信号RFTN
により、上記入力されたクロック信号CLKRBと上記
分周されたクロック信号CLKFのいずれかを選択して
出力クロック信号CLKPSを発生させる。
ロック信号CLKPSは、上記VDH発生回路及びVB
M,VBMPC発生回路に伝えられる。VBB発生回路
には、上記クロック発生回路1の分周クロックCLKF
が定常的に供給される。上記クロック信号CLKRB
は、RAMモジュールの外部から供給されるクロック信
号であり、上記RAMモジュールが搭載されるディジタ
ル情報処理回路におけるシステムクロックが流用され
る。
モジュールは、従来のシンクロナスDRAMあるいはラ
ンバス仕様のDRAMのように上記クロック信号CLK
RBに同期してデータの入出力が行われる。それ故、カ
ラム系のアドレスの更新は、上記クロック信号CLKR
Bに同期して行われものとされる。このようなクロック
信号CLKRBによる同期動作によって、前記説明した
複数バンクを用いたパイプライン動作によるリード/ラ
イトを簡単に実現できる。
ロウレベル(論理0)のときには、1つのバンクが1つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号CLKRBの1サイク
ルでは、1つのメモリマットしかワード線が選択されな
いから、上記クロック発生回路1により分周されたクロ
ック信号CLKFがクロック発生回路2により選択され
て出力される。これにより、上記VDH発生回路では上
記低い周波数にされたクロック信号CLKFに同期して
チャージポンプ動作を行い、それに見合った電流供給能
力とされる。
ハイレベル(論理1)のときには、1つのバンクが2つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号CLKRBの1サイク
ルでは、同時に2つのメモリマットのワード線が選択さ
れることになるから、入力されたクロック信号CLKR
Bがクロック発生回路2により選択されて出力される。
これにより、上記VDH発生回路では上記の場合の2倍
の高い周波数にされたクロック信号CLKRBに同期し
てチャージポンプ動作を行い、前記の約2倍の電流供給
能力を持つようにされる。
えるならば、同時にワード線が動作させられるメモリマ
ットの数に対応して、VDH発生回路の電流供給能力が
切り換えられるので、その消費電流を必要最小に抑える
ことができる。このようにこの実施例のRAMモジュー
ルは、バンク構成に対応して制御回路に設けられたメモ
リマットを駆動するクロック信号CLKR等の負荷も切
り換えられるようにされており、回路の標準化を図りつ
つ搭載されるメモリマット数に対応して柔軟に対応させ
るような配慮がなされるものである。
搭載したディジタル情報処理システム自体が非動作状態
にされると、上記クロック信号CLKRBが停止させら
れる。それ故、上記VDH発生回路、VBB発生回路も
動作が停止させれてRAMモジュールは実質的に電流を
消費しなくされる。この場合、電源電圧Vddを1/2
に分圧する回路又は前記降圧電圧VDLを形成する回路
及びそれを1/2に分圧する回路では、直流電流経路を
持つものであるために、上記RAMモジュールを搭載し
たディジタル情報処理システム自体の非動作状態に対応
して発生された制御信号MQRによって上記直流電流経
路が遮断され、かかるVBM,VBMPC発生回路も非
活性状態にされる。
の回路図が示されている。同図において、各回路素子に
付された回路記号は、図面を見やすくするために前記図
6等に付された回路記号と一部重複しているが、それぞ
れは別個の回路機能を持つものと理解されたい。また、
Pチャンネル型MOSFETは、ゲート部分にロウレベ
ルがアクティブレベルであることを示す○を付すること
によりNチャンネル型MOSFETと区別される。CM
OS回路では、Nチャンネル型MOSFETを同じP型
ウェル領域に形成することができるが、同図のAないし
Cを付したNチャンネル型MOSFETは、それぞれ別
のP型ウェル領域に形成されることより電気的に分離さ
れる。したがって、P型基板上の深い深さにN型ウェル
領域DWLLを形成し、かかるDELL内にP型ウェル
領域PWELLを形成して上記Nチャンネル型MOSF
ETが形成されるという3重ウェル構造とされる。
圧Vddのもとで、効率よく上記昇圧電圧VDHを形成
するような工夫に加えて、微細化されたMOSFETの
低耐圧を考慮して内部電圧が2Vdd以上にならないよ
う工夫がされている。この実施例では、昇圧回路は2つ
の回路が組み合わされて構成される。
Tのゲート容量を利用したキャパシタC1とその駆動回
路を構成するインバータ回路N1により昇圧電圧を形成
する回路である。キャパシタC1の昇圧側のノードに
は、MOSFETQ1とQ4がプリチャージ回路として
設けられる。上記駆動回路を構成するインバータ回路N
1の出力信号cbがロウレベルとき、上記MOSFET
Q1やQ4によってキャパシタC1にプリチャージが行
われ、上記出力信号cbがハイレベルに変化すると、イ
ンバータ回路N1から出力される電源電圧Vddのよう
なハイレベルに、上記キャパシタC1にプリチャージ電
圧とが加算されて昇圧電圧が形成される。
MOSFETであるが、そのチャンネル領域(P型ウェ
ル)に電源電圧Vddとゲートが接続されるという通常
の使い方と異なる。上記出力信号cbがロウレベルのと
き、MOSFETQ1はチャンネル領域とソースとのP
N接合によりプリチャージ電流が供給される。ただし、
上記MOSFETQ1からは上記のようなPN接合の順
方向電圧分だけレベル損失が生じてしまい効率が悪い。
このため、MOSFETQ4が利用される。MOSFE
TQ4も基本的には上記MOSFETQ1と同様である
が、ゲートにはキャパシタC2で形成された電源電圧V
dd以上にされた昇圧電圧が印加されることによりMO
SFETとして作用してオン状態となり、ほぼ電源電圧
Vddを上記キャパシタC1に伝えるようにすることが
できる。
を組み合わせた昇圧電圧回路であり、上記MOSFET
Q4の駆動用に用いられる。2つのキャパシタC2とC
3には、ナンドゲート回路、ノアゲート回路及びインバ
ータ回路と遅延回路D2とによりノンオーバーラップの
相補的なパルスが供給される。上記キャパシタC2とC
3の昇圧側のノードには、ラッチ形態にされたNチャン
ネル型MOSFETQ2とQ3が設けられる。
ルのとき、キャパシタC3によって昇圧電圧が形成され
ており、MOSFETQ2をオン状態にしてキャパシタ
C2に電源電圧Vddを伝える。このとき、MOSFE
TQ4のゲートにも昇圧電圧が印加されており、上記キ
ャパシタC1へのプリチャージ動作が行われている。上
記キャパシタC3の入力ノードがロウレベルにされてか
ら、上記キャパシタC2の入力ノードがハイレベルにさ
れてキャパシタC2の出力側には昇圧電圧が形成され
る。これにより、MOSFETQ3がオン状態となり、
MOSFETQ2のゲート,ソース間を短絡してMOS
FETQ2をオフ状態にしてキャパシタC2の昇圧電圧
が電源電圧Vddに抜けてしまうのを防止するととも
に、上記キャパシタC3へのプリチャージ動作を行う。
は同じ回路とされる。それにより制御されるMOSFE
TQ5は、上記回路LC2のようにキャパシタC1のプ
リチャージ動作を行うのではなく、かかるキャパシタC
1で形成された昇圧電圧を出力させるためのものであ
る。したがって、回路LC2とCL3は、ノンオーバー
ラップの相補的なパルスで駆動される。つまり、波形図
に示すように、上記MOSFETQ4とQ5の昇圧電圧
を形成するために用いられる入力側のパルス信号pcと
信号gとは、波形図に示すように互いに逆相でノンオー
バーラップとされる。この構成では、キャパシタC1〜
C3で形成される昇圧電圧は、最大でも電源電圧Vdd
の2倍と低く抑えることができる。そのため、素子の微
細化による低い耐圧のMOSFETで回路を構成するこ
とができるものである。
るために、言い換えるならば、電源電圧Vddが低い領
域では、上記回路LC3のような昇圧回路だけ十分な昇
圧電圧を得るのが難しいために、回路LC4とLC5が
追加される。回路LC4は、上記電源電圧Vddのもと
で形成されたパルス信号を、上記回路LC1〜LC3で
形成された昇圧電圧に対応した電圧にレベル変換するレ
ベル変換回路である。つまり、回路LC5は、回路LC
3のような電源電圧Vddで動作するのではなく、回路
LC3で形成された昇圧電圧を利用してチャージポンプ
動作を行うようにするものある。
6とC7の入力側のノードのパルス信号のレベルが昇圧
回路LC3で形成された昇圧電圧にされるものであるの
で、MOSFETQ6のゲート電圧を高くすることがで
きる。つまり、MOSFETQ5は、そのしきい値電圧
分だけレベル損失があるので前記のように十分な昇圧電
圧を得ることが難しいが、MOSFETQ6のゲートに
は上記昇圧電圧VDHを利用したより高い電圧が印加さ
れるために、キャパシタC1で形成された電圧を効率よ
く出力昇圧電圧VDHとして出力させることができる。
ものであるが、電源投入直後ではLC3により昇圧電圧
VDHが形成され、ある程度まで昇圧電圧VDHが高く
なると回路LC5の昇圧動作が支配的となり、目標とさ
れる昇圧電圧まで到達させるものである。同図では、省
略されているが、上記昇圧電圧VDHは、適当なレベル
変換回路により降圧され所望の電圧に対応した基準電圧
に到達したと判定されたなら、クロック信号CKの供給
が停止させられる。例えば、電源電圧Vddを3.3V
にし、前記のように内部回路の動作電圧VDLを2.2
Vに降圧した場合、ビット線のハイレベルは2.2Vに
されるので、それに対してアドレス選択MOSFETの
実効的なしきい値電圧分を加算した3.8Vのような昇
圧電圧VDHに設定される。
動作によって、昇圧電圧VDHを前記のようなワード線
の選択レベルに対応した高電圧になるような制御され
る。また、キャパシタC8は、昇圧電圧VDHを保持す
るキャパシタであり、MOSFETQ7はその基板とソ
ース,ドレインとのPN接合を通して電源投入時にキャ
パシタC8へのチャージアップを行うMOSFETであ
り、前記のような昇圧動作が開始されるとオフ状態にさ
れるものである。
部を説明すると、次の通りである。アドレス端子Add
は、バンク(メモリマット)内のワード線の選択に用い
られるAX0〜AX7からなるロウアドレス信号と、カ
ラム選択に用いられるAY0〜AY2からなるカラムア
ドレス信号と、AR0〜AR3からなるロウ系のバンク
アドレスを指定するバンクアドレス信号と、AC0〜A
C3からなるカラム系のバンクアドレスを指定するバン
クアドレス信号から構成される。
入力するクロック信号CLKと、当該サイクルがロウ系
コマンド入力であることを示す制御信号CRと、当該バ
ンクを活性化するか非活性化するかを指示する制御信号
BA、当該サイクルがカラム系コマンド入力であること
を示す制御信号CCと、読み出しか書き込みかを指示す
る制御信号RWから構成される。そして、特別な制御信
号として、RAMモジュール内部回路の動作を停止させ
る制御信号MQ、及び内部のレジスタを初期化する制御
信号RESが設けられる。この他、前記のようなバイト
単位での入出力に対してマスクを行う制御信号ME0〜
7や、テスト用の制御端子も設けられるものである。
上がりにおいて、信号CRのロウレベル(=“0”)で
指定される。このコマンドは実行のコマンドではない
が、ロウ系内部動作は継続される。
がりにおいて、信号CRのハイレベル(=“1”)と、
信号BAのハイレベル(=“1”)により指定される。
このコマンドによりXアドレス信号AX0〜AX7とロ
ウバンクアドレスAR0〜AR3が指定され、かかるロ
ウバンクアドレスで指定されたバンク(メモリマット)
がアクティブにされ、上記Xアドレス信号AX0〜AX
7で指定されたワード線が選択状態にされるとともにセ
ンスアンプSAが活性化される。このコマンド(BA)
は、汎用のDRAMにおいて、/CAS(カラムアドレ
スストローブ)信号がハイレベルで、/RAS(ロウア
ドレスストローブ)信号の立ち下がりに相当する。つま
り、ロウ系の選択動作が行われ、指定されたバンクでは
上記選択されたワード線のメモリセルについてリフレッ
シュ動作が実施される。
がりにおいて、信号CRのハイレベル(=“1”)と、
信号BAのロウレベル(=“0”)により指定される。
このコマンドによりXアドレス信号AX0〜AX7は無
視され、ロウバンクアドレスAR0〜AR3により指定
されたバンクに対してプリチャージが実施される。つま
り、選択ワード線が非選択状態にされるとともに、セン
スアンプSAは非活性化されて、相補ビット線やセンス
アンプのコモンソース線等がハーフプリチャージ電位に
される。
上がりにおいて、信号CCのロウレベル(=“0”)で
指定される。このコマンドは実行のコマンドではない
が、カラム系内部動作は継続される。
がりにおいて、信号CCのハイレベル(=“1”)と、
信号RWのハイレベル(=“1”)により指定される。
このコマンドによりYアドレス信号AY0〜AY3とカ
ラムバンクアドレスAC0〜AC3が指定され、かかる
ロウバンクアドレスで指定されたバンク(メモリマッ
ト)がアクティブにされ、上記Yアドレス信号AY0〜
AY3で指定されたカラムスイッチがオン状態になっ
て、前記のような128対の相補ビット線をグローバル
ビット線GBDに接続させるとともにリードアンプRA
と出力バッファが活性化される。このコマンド(RD)
は、汎用のDRAMにおいて、/RAS(ロウアドレス
ストローブ)信号がロウレベルで、/CAS(カラムア
ドレスストローブ)信号の立ち下がりにおいて/WE
(ライトイネーブル)信号がハイレベルのときに相当
し、信号CMEがハイレベル((=“1”)ならリード
終了後には出力バッファはハイインピーダンス状態にさ
れる。信号CMEがロウレベル(=“0”)なら出力バ
ッファは動作状態となり次の読み出し信号が出力される
まで上記出力動作を継続する。
がりにおいて、信号CRのハイレベル(=“1”)と、
信号RWのロウレベル(=“0”)により指定される。
このコマンドによりYアドレス信号AY0〜AY3とカ
ラムバンクアドレスAC0〜AC3が指定され、かかる
ロウバンクアドレス信号AY0〜AY3で指定されたバ
ンク(メモリマット)がアクティブにされ、上記Yアド
レス信号AY0〜AY3で指定されたカラムスイッチが
オン状態になって、前記のような128対の相補ビット
線とグローバルビット線GBDに接続させるとともに、
入力バッファを活性化して書き込みデータの取り込みを
行うとともにライトアンプを活性化して書き込み動作を
行う。このコマンド(WT)は、汎用のDRAMにおい
て、/RAS(ロウアドレスストローブ)信号がロウレ
ベルで、/CAS(カラムアドレスストローブ)信号の
立ち下がりにおいて/WE(ライトイネーブル)信号が
ロウレベルのときに相当する。
BE0〜15を用いて入出力データのマクスが可能とな
る。つまり、信号BE0〜15により、128ビットを
16バイトに分け、バイト単位でのマクスを可能にする
ものである。リード時に信号BEi(i=0〜15)を
ハイレベル(=“1”)にすると、出力がロウインピー
ダンスとなり当該バイトiの出力が可能にされ、信号B
Ei(i=0〜15)をロウレベル(=“0”)にする
と、出力がハイインピーダンスとなり当該バイトiの出
力がマクスされる。ライト時に信号BEi(i=0〜1
5)をハイレベル(=“1”)にするとデータの書き込
みが行われ、信号BEi(i=0〜15)をロウレベル
(=“0”)にすると、データの書き込みが行われず、
選択されたメモリセルでは以前のデータを保持(リフレ
ッシュ)される。
ールの動作の一例を説明するためのタイミング図が示さ
れている。同図には、ラスダンウモード(ページリー
ド)の例が示されている。
クアクティブコマンド(BA)が実行される。ラスダウ
ン(Ras down)モードでは、その前にバンクア
クティブクローズ(BC)が実行されない場合の動作で
あり、指定されたバンク(メモリマット)では、ワード
線が選択され、センスアンプが動作状態のままにされて
いる。このため、このラスダウンモードでは、自動的に
当該バンクに対してバンクアクティブクローズ(BC)
が実行される。バンクアクティブクローズ(BC)の実
行のために、第1と第2の2サイクルが費やされる。し
たがって、上記バンクアクティブコマンド(BA)は第
3サイクル目から実行される。つまり、クロック信号C
LKの3サイクル(3〜5)を使って上記指定されたバ
ンクアドレスのメモリマットにおいてワード線の選択動
作及びセンスアンプの増幅動作が実行される。上記のよ
うな動作時間を確保するために、クロック信号CLKの
第2ないし第5サイクルはノーオペレーション(NO
P)コマンドとされる。
て、リードコマンド(RD)が入力され、第1番目のカ
ラムアドレス#1指定がされ、2クロック遅れてそれに
対応した読み出し信号#1が出力される。この実施例の
シンクロナスDRAMではCASレイテンシィは2にさ
れるものである。つまり、カラムアドレスを入力してか
ら、それに対応したデータが出力されるまで2クロック
が費やされる。
ベルを維持し、クロック信号CLKに同期して次のカラ
ムアドレスAY,ACが入力され、入力されたカラムア
ドレスAY,ACに対応してカラムスイッチの切り換え
が行われるので、クロック信号CLKに同期したデータ
の連続読み出しが可能になる。同図では、2つのデータ
を連続して読み出す例を示しているが、1バンク当たり
1メモリマットのときには、前記のようにカラムスイッ
チは8組設けられいるから、最大8サイクルにわたって
の連続リードが可能になる。1バンク当たり、2つのメ
モリマットが割り当てられているときには、最大16サ
イクルにわたっての連続リードが可能になるものであ
る。なお、9サイクル目では、上記2番目のデータ#2
を出力させると同時に、前記同様なバンクアクティブ
(BA)のコマンドを発行して、次のロウアドレスの選
択を行うようにするものである。
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ファーストモード(ページリ
ード)の例が示されている。
の前に前記バンクアクティブクローズ(BC)が実行さ
れていることを前提とするものであり、クロックCLK
の1サイクル目で指定されたバンクアクティブ(BA)
のコマンドが第1サイクル目からつまり、クロック信号
CLKの3サイクル(1〜3)を使って上記指定された
バンクアドレスのメモリマットにおいてワード線の選択
動作及びセンスアンプの増幅動作が実行される。上記の
ような動作時間を確保するために、クロック信号CLK
の第2ないし第3サイクルはノーオペレーション(NO
P)コマンドとされる。
て、リードコマンド(RD)が入力される。このコマン
ドにおいて、前記同様に第1番目のカラムアドレス#1
指定がされ、2クロック遅れてそれに対応した読み出し
信号#1が出力される。上記同様にページモードでは、
上記信号CCがハイレベルを維持し、クロック信号CL
Kに同期して次のカラムアドレスAY,ACが入力さ
れ、入力されたカラムアドレスAY,ACに対応してカ
ラムスイッチの切り換えが行われるので、クロック信号
CLKに同期したデータの連続読み出しが行われるもの
である。
す例を示しているが、1バンク当たり1メモリマットの
ときには、前記のようにカラムスイッチは8組設けられ
いるから、最大8サイクルにわたっての連続リードが可
能になる。1バンク当たり、2つのメモリマットが割り
当てられているときには、最大16サイクルにわたって
の連続リードが可能になるものである。ファーストモー
ドでは、同図のように2番目のデータ#2が出力される
と、7サイクル目でバンクアクティブクローズ(BC)
が入力されて、2サイクルを費やしてプリチャージ動作
が実施される。したがって、次の読み出しのためのバン
クアティブコマンドの入力は、9サイクル目となる。
クティブクローズ(BC)コマンドを発行せず、読み出
しデータが存在するバンクを任意に指定するだけでよい
ので使い勝手が良いが、その反面バンクアクティブ(B
A)を入力してから、データが出力されるまでの時間L
A1が6サイクル費やされてしまう。これに対して、フ
ァーストモードでは、必要なデータの読み出し(又は書
き込み)が終了した後は当該バンクに対して逐一バンク
アクティブクローズ(BC)コマンドを発行するという
煩わしさはあるが、バンクアクティブ(BA)を入力し
てから、データが出力されるまでの時間LA2が4サイ
クルと高速にできるという利点が生じるものである。し
たがって、上記いずれのモードを使用するかは、データ
の種類やデータ処理手順に対応して最適なものを選択す
るようにできるものである。
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ラスダンウモード(ページラ
イト)での例が示されている。
合と同様である。ただし、6サイクル目に入力されるコ
マンドがリードコマンド(RD)に代えてライトコマン
ド(WT)され、それに対応して書き込みデータDが入
力されて、ライトアンプによりメモリセルに書き込まれ
るという動作に変わるだけである。
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ファーストモード(ページラ
イト)の例が示されている。
様である。ただし、4サイクル目に入力されるコマンド
がリードコマンド(RD)に代えてライトコマンド(W
T)され、それに対応して書き込みデータDが入力され
て、ライトアンプによりメモリセルに書き込まれるとい
う動作に変わるだけである。
続して書き込む例を示しているが、1バンク当たり1メ
モリマットのときには、前記のようにカラムスイッチは
8組設けられいるから、最大8サイクルにわたっての連
続ライトが可能になる。1バンク当たり、2つのメモリ
マットが割り当てられているときには、最大16サイク
ルにわたっての連続ライトが可能になる。そして、前記
信号BEiを組み合わせれば、バイト単位でのマスクが
可能になるものである。このような信号BEiを用いた
マスク機能は、前記リードモードにおいも同様である。
してを動作し、活性/非活性、読み出し/書き込みはバ
ンク毎に行われる。同一バンクに対して連続してバンク
アクティブコマンド(BA)を発行するには、前記ラス
ダンウモードを行うために最適でも2クロック期間を置
く必要がある。つまり、前のBAコマンドは後のBAコ
マンドでのラスダンウ機能で無効にされる。バス衝突の
制約により、複数バンクにリード/ライトコマンドを同
時に発行してはならない。このような条件のもとで、複
数のバンクを順次に指定して、パイプライン動作による
連続データの入出力も可能になるものである。各バンク
の制御をバンクアクティブコマンド(BA)とバンクア
クティブクローズコマンド(BC)により行うという制
御方式は、一見すると面倒であるように思えるが、任意
の必要なタイミングでのデータ入出力に絶大な効果を発
揮するものとなる。つまり、バンクアクティブコマンド
(BA)を発行しておけば、かかるバンクはその状態を
維持するものであり、必要なタイミングでかかる前記リ
ード(RD)又はライト(WT)のコマンドを発行すれ
ば直ちにデータ入出力ができるために、複数のバンクを
用いたパイプライン動作に有益なものとなる。この実施
例では、データ処理時間もしくはプリチャージ時間等で
サイクルが複数必要となるが、高速に動作させるためで
あり、低速での動作の場合にはこの限りではない。
ルを用いるものであるが、リフレッシュ専用のコマンド
を持たないし、RAMモジュールにおいてリフレッシュ
制御回路も持たない。この理由は、RAMモジュール自
体のメモリマット数を記憶容量に応じて設定すること、
及びRAMモジュール自体を複数個搭載する場合を考慮
したものである。つまり、RAMモジュールにリフレッ
シュ制御回路を設けると、複数のRAMモジュールを搭
載する場合には、リフレッシュ制御回路が重複して半導
体集積回路装置に設けられることとなって無駄が生じる
虞れがあるからである。
にリフレッシュ制御回路を設ける構成にする。この構成
により、複数のRAMモジュールが搭載された場合にお
いても、リフレッシュ制御回路を共通化できる。また、
RAMモジュールにおいては、前記のようにロウ系選択
動作とカラム系選択動作とが独立して行われることか
ら、リフレッシュ制御回路によりリフレッシュアドレス
と、バンクアクティブコマンド(BA)とバンクアクテ
ィブクローブコマンド(BC)とを発行するようにして
リフレッシュ動作を行わせるようにすればよい。
搭載された半導体集積回路装置が電源電圧が供給された
状態で何も動作を行わないスタンバイ状態にされたな
ら、リフレッシュ動作を含めて一切の回路動作が停止さ
せられて、電流が流れないようなフルスタンバイ又はス
ーパースタンバイモードを持つ。このようなモード設定
のために前記制御信号MQが利用される。信号MQを活
性化させると、RAMモジュールは、前記電源回路VC
を構成するチャージポンプ回路及びハーフプリチャージ
電圧やプレート電圧を形成する分圧回路も直流電流が流
れないようにされる。したがって、保持したい記憶デー
タが存在するなら、スタティック型RAMを搭載してお
いて、上記フルスタンバイ又はスーパースタンバイモー
ドの直前に上記スタティック型RAMに上記ダイナミッ
ク型RAMの記憶データを退避させるようにすればよ
い。
は、前記のようにカラム系とロウ系との選択動作が、各
バンク毎に独立して行われるものである。つまり、前記
のようてバンクアクティブクローズ(BC)を発行しな
い限り、そのメモリバンクはアクティブ状態を維持する
ものとなる。そこで、アクティブ状態であるかを調べて
逐一そのバンクを指定して上記バンクアクティブクロー
ズ(BC)を発行するのは面倒であるのでリセット機能
が付加される。つまり、前記制御信号RESをアクティ
ブにすると、動作状態を維持しているレジスタがリセッ
トされ、言い換えるならば、各メモリマットにおいて選
択動作がリセットされて自動的にプリチャージ動作に入
り上記クローズ状態にされる機能が付加される。
ールが搭載された半導体集積回路装置の一実施例のブロ
ック図が示されている。同図の各回路ブロックは、公知
の半導体集積回路の製造技術よって単結晶シリコンのよ
うな1個の半導体基板上において形成される。
グラフィック処理のようなデータ処理に向けられ、家庭
用ゲーム機におけるグラフィックレンダリングLSIと
して用いることができる。この実施例では、コマンド,
ソース画像用に4Mビット、表示、描画用にそれぞれ2
Mビットずつ、合計8MビットのSDRAM(シンクロ
ナスダイナミック型RAM)と約5万ゲートからなる描
画プロセッサ、DMA制御回路及びバス制御回路と表示
回路から構成される。
AMモジュールを組み合わせて構成される。例えば、上
記のように約256Kビットのメモリマットを8個組み
合わせて2Mビットからなる表示,描画用のSDRAM
2と3が構成される。また、上記約256Kビットのメ
モリマットを16個搭載して約4Mビットからなるコマ
ンド,ソース画像用のSDRAM1が構成される。
交互に描画用と表示用に切り換えられる。例えば、偶数
フレーム0のときは、2つのSDRAMのうち一方のS
DRAM1の画像データを読み出して、バス制御と表示
回路を通して外部の表示プロセッサを介してCRT等の
表示装置のラスタスキャンタイミングに同期した表示デ
ータを出力さているときには、他方のSDRAM2を描
画用として用いて更新すべき画像データの書き込みが行
われる。奇数フレーム1のときは、上記とは逆に2つの
SDRAMのうち他方のSDRAM2の画像データを読
み出して、バス制御と表示回路を通して外部の表示プロ
セッサを介してCRT等の表示装置のラスタスキャンタ
イミングに同期した表示データを出力さているときに
は、上記一方のSDRAM1を描画用として用いて更新
すべき画像データの書き込みが行われる。
に切り換えて行うことにより、表示フレームに対応した
短い時間を有効に生かして、3Dグラフィック画像の描
画と表示を行うことができる。上記のような表示用とし
て用いられるときには、大量のデータを連続して読み出
す必要があるために、バンク当たりのメモリマット数を
2として1回のメモリアクセスにより連続して読み出さ
れるデータ数を多く設定する。これに対して、描画用と
して用いられるときには、上記表示動作期間中において
変更したい部分を高速に書き換えるためにバンク数を多
く設定して、パイプライン処理による高速書き込み動作
とする。この実施例のRAMモジュールでは、前記のよ
うにバンク構成の切り換えが制御信号RFTNにより行
えるものであるので、その動作モードに応じた効率のよ
いメモリ動作が行えるようにされる。
DRAM1についても同様である。例えば、ゲートプロ
グラム等が格納されたCDから読み出されたプログラム
コマンドやソース画像の取り込みには、バンク当たりの
メモリマット数を多くして大量のデータを高速に書き込
むようにし、描画動作のときにはバンク数を多くしてパ
イプライン動作によって必要なデータのみを高速に変更
させることにより、高速な3Dグラフィックデータの作
成が可能になるものである。
設けられたバンクアドレス生成回路を、各SDRAM1
ないしSDRAM3をアクセスを制御するバス制御回路
の自己認識回路IDGに利用する。つまり、前記メモリ
マットのバンクアドレスの割り付けと同様に自己認識回
路IDGの加算回路を直列形態に接続し、それぞれの自
己認識用アドレスを割り付ける。そして、描画プロセッ
サからのID情報との比較一致によりバス制御回路の選
択を行う。つまり、バス制御回路を通して上記SDRA
Mの選択的なメモリアクセスの制御が可能にされる。こ
のように半導体集積回路装置に形成される1チップマイ
クロコンピュータシステム等において、周辺回路のアド
レス割り付けを上記同様な加算回路又は減算回路を利用
した自己認識回路IDGに利用することができるもので
ある。
記の通りである。すなわち、 (1) 論理回路と混在して搭載されるRAMとして、
複数のワード線と複数のビット線の交点に複数からなる
メモリセルが配置されてなるメモリアレイと、上記ワー
ド線とビット線の選択動作を行うアドレス選択回路とを
含むメモリマットの複数個に対して1つの制御回路を共
通に設ける構成とし、必要な記憶容量に対応してメモリ
マット数を決めるとともに、上記メモリマットに+1又
は−1の演算動作を行う演算回路を設けてそれを縦列形
態に接続し、初段の演算回路の入力端子にはアドレス設
定用の固定的に形成され又はプログラマブルに形成され
たアドレス信号を供給して上記演算回路に供給された入
力信号又は出力信号を自己に割り当てられたアドレス信
号とし、メモリアクセスの際に入力されたアドレス信号
とを比較回路で一致比較して各メモリマットにおいて上
記一致信号によりアドレス選択動作を活性化させるとい
う構成を採ることにより、各メモリマットを標準化され
たものを用いることができ、RAMモジュールの設計管
理を簡素化できるという効果が得られる。
ジュールとしての必要な記憶容量に対応して任意に設定
することにより、用途に応じた柔軟な対応ができるとい
う効果が得られる。
ックス配置されたダイナミック型メモリセル、上記メモ
リセルが接続されたビット線に読み出されたメモリセル
の記憶情報を読み出して増幅して、メモリセルの記憶電
荷をもとの状態に戻すセンスアンプ、上記ビット線の電
位をプリチャージさせるプリチャージ回路及びビット線
を上記複数のメモリマットに対して共通にされるグロー
バルビット線に接続させるカラムスイッチからなるDR
AM回路を利用することにより、高集積化と大記憶容量
化が可能になるという効果が得られる。
メモリマットに独立に割り当てられた2進情報からなる
バンクアドレス情報と、入力されたバンクアドレス情報
とをそれぞれ一致比較を行う第1と第2の判定回路を設
け、上記第1の判定結果により上記ワード線の選択動作
に用いられるX系のアドレス信号又はそのデコード結果
を有効にし、上記第2の判定結果により上記ビット線の
選択動作に用いられるY系のアドレス信号又はそのデコ
ード結果を有効にするとともに、上記第1の判定回路に
対して同時動作させるメモリマット数に対応したアドレ
ス情報のビットを強制的に一致状態にさせることにより
バンク構成の切り換えが可能になるという効果が得られ
る。
レス選択回路をX系アドレス信号を複数組に分けてプリ
デコートするプリデコード回路と、上記プリデコード信
号を受ける直列形態のMOSFETを含むAND構成の
ロウデコーダで構成し、上記ロウデコーダにより形成さ
れたワード線選択信号を受けてワードドライバでワード
線を選択するようにし、上記第1の判定回路により形成
された判定結果により上記プリデコード回路又はロウデ
コーダの動作を制御して選択されたメモリマットのみに
おいてワード線の選択動作を行わせるようにすることに
より、第1の判定結果に従ったメモリマットのロウ系選
択動作の制御が可能になるという効果が得られる。
メモリマットのうち最終段のメモリマットに対応した上
記演算回路の入力信号又は出力信号と、上記メモリアク
サセスの際に入力されたアドレス信号との大小比較を行
うオーバーフローチェック回路を更に設け、上記オーバ
ーフローチェック回路で検出されたオーバーフロー検出
信号により上記メモリマットからの読み出し信号を増幅
するリードアンプの動作う強制的に停止させるととも
に、上記RAMモジュールの外部へ送出することによ
り、リードアンプでの無駄な電流消費を抑えるととも
に、動作エラーを未然に防止することができるという効
果が得られる。
続された複数のメモリマットのうち最終段のメモリマッ
トに対応した上記演算回路の出力信号を受けて搭載され
たメモリマット数検出回路を設け、上記メモリマットに
対して共通に供給する制御信号又はタイミング信号を形
成する駆動回路の負荷が上記メモリマット数に無関係に
ほぼ一定になるように調整することにより、タイミング
マージンの拡大を図ることができるという効果が得られ
る。
号又はタイミング信号の伝達経路にダミー負荷回路を設
け、各メモリマットに対してそれに搭載されたダミー負
荷回路の接続数を制御回路により指定して全体としての
駆動回路の負荷を上記メモリマット数に無関係にほぼ一
定になるように調整することにより、ダミー負荷を各メ
モリマットに分散して配置させるものあるから簡単な構
成によりタイミングマージンの拡大を図ることができる
という効果が得られる。
リマットとを一直線上に並べて配置してRAMモジュー
ルを構成し、制御回路から最も遠い位置に配置されたメ
モリマットの上記演算回路を初段回路とし、上記制御回
路に隣接して配置されたメモリマットの上記演算回路が
最終段回路となるように接続して、上記制御回路又は制
御回路側に上記オーバローフローチェック回路を設け、
上記メモリマットからの読み出し信号を増幅するリード
アンプと外部回路にオーバーフロー検出信号を送出させ
る回路とを上記制御回路に搭載することにより、信号の
流れに沿った回路配置が可能となり合理的な回路レイア
ウトにできるという効果が得られる。
マットとが一直線上に並べて配置してRAMモジュール
を構成し、制御回路から最も遠い位置に配置されたメモ
リマットの上記演算回路を初段回路とし、上記制御回路
に隣接して配置されたメモリマットの上記演算回路を最
終段回路となるよう接続し、上記制御回路に設けられた
上記メモリマット数検出回路に上記最終段の演算回路の
出力信号を供給することにより、信号の流れに沿った回
路配置が可能となり合理的な回路レイアウトにできると
いう効果が得られる。
ラム系のアドレス信号を独立して供給するようにし、上
記独立して入力されたロウ系とカラム系のアドレス信号
に対応して各メモリマットに対してロウ系の選択動作と
カラム系の選択動作を行わせることにより、バンク構成
の切り換えに対応した柔軟なメモリ選択動作が可能にな
るという効果が得られる。
ス信号は、RAMモジュールの外部から供給されるクロ
ック信号に同期し、ロウ系及びカラム系の各回路の動作
を指示する制御信号とともに入力し、上記アドレス信号
にはワード線選択される1ないし複数のメモリマットを
指定するアドレス信号も含むようにし、上記ロウ系回路
の動作の指示は、ロウ系選択動作の動作開始と、ロウ系
の選択動作を終了してプリチャージ動作を指示する動作
終了との2種類を設けることにより、複数のメモリバン
クを用いたパイプライン動作等のように任意のタイミン
グでの選択動作を可能にできるという効果が得られる。
直前の状態が上記ロウ系選択動作なら以前の動作を終了
させてプリチャージ動作を行い、その後に上記入力され
たアドレス信号に対応したロウ系の選択動作を自動的に
行い、上記直前の状態が上記動作終了状態なら上記入力
されたアドレス信号に対応したロウ系の選択動作を行う
ようにすることにより、使い勝手のよいメモリアクセス
が可能になるという効果が得られる。
ト入力端子を設け、かかるリセット入力端子に所定のリ
セット信号を入力することにより上記ロウ系及びカラム
系の選択動作を強制的に終了させて各メモリマットの選
択回路をプリチャージ状態にするという機能を付加する
ことにより、上記バンク制御方式のもとでの使い勝手を
良くすることができるという効果が得られる。
体集積回路装置に電源電圧が供給された状態において、
少なくともメモリセルの情報保持時間を超える長い時間
に渡って各回路の動作に電流が流れ無い状態させられる
というフルスタンバイ状態にする機能を設けることによ
り、半導体集積回路装置の動作に見合った合理的なメモ
リ制御が可能になり、低消費電力化を実現できるという
効果が得られる。
いて、複数からなる特定の回路機能を持つ回路ブロック
を搭載し、上記回路ブロックにおいて複数ビットからな
るアドレス設定用の入力信号に対して+1の加算又は−
1の減算動作を行わせる演算回路と、上記演算回路に供
給された入力信号又は出力信号を自己に割り当てられた
アドレス信号として外部アドレス信号との一致比較を判
定する比較回路を設け、上記複数からなる上記回路ブロ
ックにおける演算回路を縦列形態に接続し、初段の回路
ブロックの演算回路の入力端子には固定的なアドレス信
号を供給するととともに、各回路ブロックにおいて上記
一致信号によりその回路ブロックを活性化するようにす
ることによって、半導体集積回路装置に設けられる回路
ブロックのアドレス割り付けを簡単にできるという効果
が得られる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、1つ
のメモリマットに設けられるメモリアレイの記憶容量
は、種々の実施形態を採ることができる。メモリアレイ
は、その中央部分にセンスアンプ、プリチャージ回路、
及びカラムスイッチを配置し、両側にメモリセルを配置
するというシェアードセンスアンプ方式を採用するもの
であってもよい。ダイナミック型メモリセルが形成され
る半導体領域には、前記のような基板電圧VBBではな
く回路の接地電位とするものであってもよい。
けるアドレス選択MOSFETでのリーク電流を減らす
ために、言い換えるならば、メモリセルの情報保持特性
を維持するためにビット線のロウレベル電位を回路の接
地電位より高くするといういわゆるBSG(ブーステッ
ドセンスグランド)方式を採用するものであってもよ
い。また、ビット線の電位を電源電圧に対してアドレス
選択MOSFETのしきい値電圧分だけ降圧した電圧と
し、ワード線の選択レベルを電源電圧を用いるようにし
て昇圧回路を省略するものであってもよい。あるいは、
上記両者を組み合わせるものとしてもよい。このように
すると、RAMモジュールと外部に設けられたCMOS
論理回路との素子プロセスの整合性が良くなりその簡素
化が可能になる。
トは、上記のようなダイナミック型メモリセルを用いる
ものの他、スタティック型メモリセルを用いる構成とす
るものであってもよし、あるいは不揮発性メモリ等のセ
ルを用いるものであってもよい。この発明は、RAMモ
ジュールを搭載した半導体集積回路装置に広く利用でき
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるRAMとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
1つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるとともに、上記メ
モリマットに+1又は−1の演算動作を行う演算回路を
設けてそれを縦列形態に接続し、初段の演算回路の入力
端子にはアドレス設定用の固定的に形成され又はプログ
ラマブルに形成されたアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させるという構成を採ることにより、各メモリ
マットを標準化されたものを用いることができ、RAM
モジュールの設計管理を簡素化できる。
示すブロック図である。
クアドレス設定方式を説明するための概略ブロック図で
ある。
クアドレス設定回路の他の一実施例を説明するための概
略ブロック図である。
例を示す概略ブロック図である。
クアドレス一致比較回路の一実施例を示す回路図であ
る。
メモリアレイ、ワード線選択回路の一実施例を示す回路
図である。
設けられるワードドライバの一実施例を示す具体的回路
図である。
ク図である。
を示す回路図である。
例を説明するためのタイミング図である。
の一例を説明するためのタイミング図である。
の一例を説明するためのタイミング図である。
の一例を説明するためのタイミング図である。
た半導体集積回路装置の一実施例を示すブロック図であ
る。
C…ロウデコーダ、CSW…カラムスイッチ、BAG…
バンクアドレス生成回路、BACP…バンクアドレス一
致比較回路、TG…タイミング発生回路、CSEL…カ
ラムセレクタ、GBD…グローバルビット線、RWAm
p…リード・ライトアンプ、VC…電源回路、COMD
…コマンドデコーダ、BDV…バスドライバ、OVFC
…オーバーフローチェック回路、WD0〜WDn…ワー
ドドライバ、Q1〜Q16…MOSFET、Qm…アド
レス選択MOSFET、Cs…記憶キャパシタ、C1〜
C8…キャパシタ。
Claims (17)
- 【請求項1】 複数のワード線と複数のビット線の交点
に複数からなるメモリセルが配置されてなるメモリアレ
イと、上記ワード線とビット線の選択動作を行うアドレ
ス選択回路を含むメモリマットの複数個と、 上記複数個のメモリマットに対して共通に設けられる制
御回路とを含むRAMモジュールを備えてなり、 上記複数からなるメモリマットは、 複数ビットからなるアドレス設定用の入力信号に対して
+1の加算又は−1の減算動作を行わせる演算回路と、 上記演算回路に供給された入力信号又は出力信号を自己
に割り当てられたアドレス信号としてメモリアクセスの
際に入力されたアドレス信号との一致比較を判定する比
較回路とを更に備え、 上記複数からなるメモリマットの上記演算回路を縦列形
態に接続し、初段の演算回路の入力端子には固定的に形
成され又はプログラマブルに形成されたアドレス信号を
供給し、 各メモリマットにおいて、その一致信号によりアドレス
選択動作を活性化させるものであることを特徴とする半
導体集積回路装置。 - 【請求項2】 上記メモリマットの数は、RAMモジュ
ールとしての必要な記憶容量に対応して設定されるもの
であることを特徴とする請求項1の半導体集積回路装
置。 - 【請求項3】 上記メモリセルは、ダイナミック型メモ
リセルから構成されるものであり、 上記メモリアレイには上記ビット線に読み出されたメモ
リセルの記憶情報を読み出して増幅して、メモリセルの
記憶電荷をもとの状態に戻すセンスアンプと、上記ビッ
ト線の電位をプリチャージさせるプリチャージ回路及び
ビット線を上記複数のメモリマットに対して共通にされ
るグローバルビット線に接続させるカラムスイッチが含
まれるものであることを特徴とする請求項1又は請求項
2の半導体集積回路装置。 - 【請求項4】 上記メモリマットは、それぞれのメモリ
マットに独立に割り当てられた2進情報からなるバンク
アドレス情報と、入力されたバンクアドレス情報とをそ
れぞれ一致比較を行う第1と第2の判定回路と、上記第
1の判定結果により上記ワード線の選択動作に用いられ
るX系のアドレス信号又はそのデコード結果を有効と
し、上記第2の判定結果により上記ビット線の選択動作
に用いられるY系のアドレス信号又はそのデコード結果
を有効とするものであり、 上記制御回路は、上記第1の判定回路に対して同時動作
させるメモリマット数に対応したアドレス情報のビット
を強制的に一致状態にさせるバンク設定信号を供給する
ものであることを特徴とする請求項1、請求項2又は請
求項3の半導体集積回路装置。 - 【請求項5】 上記ワード線を選択するX系アドレス選
択回路は、 X系アドレス信号を複数組に分けてプリデコートするプ
リデコード回路と、 上記プリデコード信号を受ける直列形態のMOSFET
を含むAND構成のロウデコーダと、 上記ロウデコーダにより形成されたワード線選択信号を
受けてワード線を選択するワードドライバからなり、 上記第1の判定回路により形成された判定結果により上
記プリデコード回路又はロウデコーダの動作を制御して
選択されたメモリマットのみにおいてワード線の選択動
作が行われるようにしてなることを特徴とする請求項4
の半導体集積回路装置。 - 【請求項6】 上記縦列形態に接続された複数のメモリ
マットのうち最終段のメモリマットに対応した上記演算
回路の入力信号又は出力信号と、上記メモリマットのメ
モリアクサセスの際に入力されたアドレス信号との大小
比較を行うオーバーフローチェック回路が更に設けられ
てなり、 上記オーバーフローチェック回路で検出されたオーバー
フロー検出信号により上記メモリマットからの読み出し
信号を増幅するリードアンプの動作を強制的に停止させ
るとともに、少なくとも上記オーバーフロー検出信号を
上記RAMモジュールの外部へ送出してなることを特徴
とする請求項1の半導体集積回路装置。 - 【請求項7】 上記制御回路は、上記縦列形態に接続さ
れた複数のメモリマットのうち最終段のメモリマットに
対応した上記演算回路の出力信号を受け、搭載されたメ
モリマット数検出回路を更に備え、 上記メモリマットに対して共通に供給する制御信号又は
タイミング信号を形成する駆動回路の負荷が上記メモリ
マット数に無関係にほぼ一定になるように調整してなる
ことを特徴とする請求項2の半導体集積回路装置。 - 【請求項8】 上記各メモリマットには上記制御信号又
はタイミング信号の伝達経路にダミー負荷回路が更に設
けられてなり、 上記制御回路は、各メモリマットに対してそれに搭載さ
れたダミー負荷回路の接続数を指定するものであり,上
記メモリマットは、上記制御回路から指定された制御信
号によりダミー負荷を選択的に接続され、全体としての
駆動回路の負荷が上記メモリマット数に無関係にほぼ一
定になるように調整してなることを特徴とする請求項7
の半導体集積回路装置。 - 【請求項9】 上記制御回路には上記制御信号又はタイ
ミング信号の伝達経路の出力部にダミー負荷回路が更に
設けられてなり、 上記制御回路は、上記ダミー負荷回路の接続数を搭載さ
れたメモリマット数の和がメモリマットの最大搭載数の
場合と同じくなるようにし、全体としての上記制御信号
又はタイミング信号の駆動回路の負荷が上記メモリマッ
ト数に無関係にほぼ一定になるように調整してなること
を特徴とする請求項7の半導体集積回路装置。 - 【請求項10】 上記RAMモジュールは、制御回路と
複数からなるメモリマットとが一直線上に並べて配置さ
れ、 制御回路から最も遠い位置に配置されたメモリマットの
上記演算回路が初段回路とされ、上記制御回路に隣接し
て配置されたメモリマットの上記演算回路が最終段回路
となるよう配置され、 上記制御回路又は制御回路側に上記オーバローフローチ
ェック回路が設けられるとともに、上記メモリマットか
らの読み出し信号を増幅するリードアンプと外部回路に
オーバーフロー検出信号を送出させる回路とは、上記制
御回路に搭載されるものであることを特徴とする請求項
6の半導体集積回路装置。 - 【請求項11】 上記RAMモジュールは、制御回路
と複数からなるメモリマットとが一直線上に並べて配置
され、 制御回路から最も遠い位置に配置されたメモリマットの
上記演算回路が初段回路とされ、上記制御回路に隣接し
て配置されたメモリマットの上記演算回路が最終段回路
となるよう配置され、上記制御回路に設けられた上記メ
モリマット数検出回路に上記最終段の演算回路の出力信
号が供給されるものであることを特徴とする請求項7の
半導体集積回路装置。 - 【請求項12】 上記制御回路には、ロウ系とカラム系
のアドレス信号が独立して供給され、 上記制御回路は、上記独立して入力されたロウ系とカラ
ム系のアドレス信号に対応して各メモリマットに対して
ロウ系の選択動作とカラム系の選択動作を行わせるもの
であることを特徴とする請求項1の半導体集積回路装
置。 - 【請求項13】 上記ロウ系とカラム系のアドレス信号
は、RAMモジュールの外部から供給されるクロック信
号に同期し、ロウ系及びカラム系の各回路の動作を指示
する制御信号とともに入力されるものであり、 上記アドレス信号には、ワード線が選択される1ないし
複数のメモリマットを選択するアドレス信号も含むもの
であり、 上記ロウ系回路の動作の指示は、ロウ系選択動作の動作
開始と、ロウ系の選択動作を終了してプリチャージ動作
を指示する動作終了との2種類を含むものであることを
特徴とする請求項12の半導体集積回路装置。 - 【請求項14】 上記ロウ系回路の動作は、直前の状態
が上記ロウ系選択動作なら以前の動作を終了させてプリ
チャージ動作を行い、その後に上記入力されたアドレス
信号に対応したロウ系の選択動作を自動的に行い、上記
直前の状態が上記動作終了状態なら上記入力されたアド
レス信号に対応したロウ系の選択動作を行うものである
ことを特徴とする請求項13の半導体集積回路装置。 - 【請求項15】 上記RAMモジュールは、リセット入
力端子を持ち、かかるリセット入力端子に所定のリセッ
ト信号が入力されると上記ロウ系及びカラム系の選択動
作が強制的に終了され、各メモリマットの選択回路はプ
リチャージ状態にされるものであることを特徴とする請
求項12の半導体集積回路装置。 - 【請求項16】 上記RAMモジュールは、半導体集積
回路装置に電源電圧が供給された状態において、少なく
ともメモリセルの情報保持時間を超える長い時間に渡っ
て各回路の動作に電流が流れ無い状態させられるという
フルスタンバイ状態を備えるものであることを特徴とす
る請求項3の半導体集積回路装置。 - 【請求項17】 1つの半導体集積回路装置に搭載され
てなり、 複数からなる特定の回路機能を持つ回路ブロックにそれ
ぞれ設けられ、複数ビットからなるアドレス設定用の入
力信号に対して+1の加算又は−1の減算動作を行わせ
る演算回路と、 上記演算回路に供給された入力信号又は出力信号を自己
に割り当てられたアドレス信号としてアドレス信号との
一致比較を判定する比較回路とを備え、 上記複数からなる上記回路ブロックにおける演算回路を
縦列形態に接続し、初段の回路ブロックの演算回路の入
力端子には固定的なアドレス信号を供給するとととも
に、各回路ブロックにおいて上記一致信号によりその回
路ブロックを活性化するようにしてなることを特徴とす
る半導体集積回路装置。
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