JPH1064260A - 漏洩電流を減少させたディラム - Google Patents
漏洩電流を減少させたディラムInfo
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- JPH1064260A JPH1064260A JP9162913A JP16291397A JPH1064260A JP H1064260 A JPH1064260 A JP H1064260A JP 9162913 A JP9162913 A JP 9162913A JP 16291397 A JP16291397 A JP 16291397A JP H1064260 A JPH1064260 A JP H1064260A
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Abstract
(57)【要約】
【課題】 リフレッシュ待機動作の際に消費する漏洩電
流を減らした半導体メモリ素子のディラムを提供するこ
と。 【解決手段】 本発明のディラムは、外部から入力され
たアドレス信号により選択されたラインに高電位を伝達
する少なくとも二つ以上のライン駆動手段と、素子外部
から供給される電源電圧を伝達する主電源線と、ライン
駆動手段に電源電圧をそれぞれ伝達する副電源線と、主
電源線と副電源線の間にそれぞれ接続されたスイッチィ
ング手段と、少なくとも二つ以上のライン駆動手段中一
つを選択して動作させるために、それぞれのライン駆動
手段にブロック選択アドレスが論理組み合わせされた信
号を出力するブロック選択手段と、ブロック選択手段の
出力信号とリフレッシュ動作モード信号を論理組み合わ
せし、スイッチィング手段の動作をそれぞれ制御する信
号を出力するスイッチィング制御手段を備える。
流を減らした半導体メモリ素子のディラムを提供するこ
と。 【解決手段】 本発明のディラムは、外部から入力され
たアドレス信号により選択されたラインに高電位を伝達
する少なくとも二つ以上のライン駆動手段と、素子外部
から供給される電源電圧を伝達する主電源線と、ライン
駆動手段に電源電圧をそれぞれ伝達する副電源線と、主
電源線と副電源線の間にそれぞれ接続されたスイッチィ
ング手段と、少なくとも二つ以上のライン駆動手段中一
つを選択して動作させるために、それぞれのライン駆動
手段にブロック選択アドレスが論理組み合わせされた信
号を出力するブロック選択手段と、ブロック選択手段の
出力信号とリフレッシュ動作モード信号を論理組み合わ
せし、スイッチィング手段の動作をそれぞれ制御する信
号を出力するスイッチィング制御手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子であ
るディラム（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に待機動作
の際に消耗する漏洩電流を減らしたディラムに関する。
るディラム（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関し、特に待機動作
の際に消耗する漏洩電流を減らしたディラムに関する。
【０００２】
【従来の技術】一般に、半導体記憶素子であるディラム
は一つのキャパシタ（ｃａｐａｃｉｔｏｒ）と一つのト
ランジスタとでセル（ｃｅｌｌ）が構成されており、デ
ータリード／ライト（ｒｅａｄ／ｗｒｉｔｅ）動作を行
わない待機状態でチップを一定時間以上放置することに
なれば、セルに貯蔵された電荷がセル プレート（ｃｅ
ｌｌ ｐｌａｔｅ）等に放電されセル データが破壊さ
れる。従って、ディラム セル データを保存するため
に一定時間ごとにセル データを再貯蔵するリフレッシ
ュ動作をすることになる。このようなリフレッシュ動作
には多量の電力が消費され、この消費電力量を減少させ
るために、セルフ リフレッシュ機能をチップにもたせ
るようになってきた。セルフ リフレッシュ機能という
のは、ＣＢＲモード（ＣＢＲ ｍｏｄｅ）で数十μｓが
経過すれば、チップ内部のカウンタが動作してチップの
全てのセルを順次リフレッシュする機能のことをいう。
は一つのキャパシタ（ｃａｐａｃｉｔｏｒ）と一つのト
ランジスタとでセル（ｃｅｌｌ）が構成されており、デ
ータリード／ライト（ｒｅａｄ／ｗｒｉｔｅ）動作を行
わない待機状態でチップを一定時間以上放置することに
なれば、セルに貯蔵された電荷がセル プレート（ｃｅ
ｌｌ ｐｌａｔｅ）等に放電されセル データが破壊さ
れる。従って、ディラム セル データを保存するため
に一定時間ごとにセル データを再貯蔵するリフレッシ
ュ動作をすることになる。このようなリフレッシュ動作
には多量の電力が消費され、この消費電力量を減少させ
るために、セルフ リフレッシュ機能をチップにもたせ
るようになってきた。セルフ リフレッシュ機能という
のは、ＣＢＲモード（ＣＢＲ ｍｏｄｅ）で数十μｓが
経過すれば、チップ内部のカウンタが動作してチップの
全てのセルを順次リフレッシュする機能のことをいう。
【０００３】図１は、従来技術に係るＤＲＡＭのセルフ
リフレッシュ動作タイミング図であり、カウンタによ
り内部で発生したリフレッシュ信号を示すものである。
このリフレッシュ信号は、リフレッシュ動作周期をサイ
クル数で割った値に相当する時間間隔で作られる。即
ち、リフレッシュ周期がＴでありチップ全部をリフレッ
シュするためにはＮサイクルが必要な場合、セルフ リ
フレッシュを行う方法はＴ／Ｎを周期とする周期的なリ
フレッシュ信号を作り、この信号それぞれに順次的なア
ドレス信号を発生させてリフレッシュ動作を行う。
リフレッシュ動作タイミング図であり、カウンタによ
り内部で発生したリフレッシュ信号を示すものである。
このリフレッシュ信号は、リフレッシュ動作周期をサイ
クル数で割った値に相当する時間間隔で作られる。即
ち、リフレッシュ周期がＴでありチップ全部をリフレッ
シュするためにはＮサイクルが必要な場合、セルフ リ
フレッシュを行う方法はＴ／Ｎを周期とする周期的なリ
フレッシュ信号を作り、この信号それぞれに順次的なア
ドレス信号を発生させてリフレッシュ動作を行う。
【０００４】例えば、リフレッシュ周期が１２８ｍｓｅ
ｃでありリフレッシュ サイクルが８ｋサイクルの場
合、１２８ｍ／８ｋ＝１６μｓｅｃ単位の周期的な信号
を発生させ順次リフレッシュ動作を行う。
ｃでありリフレッシュ サイクルが８ｋサイクルの場
合、１２８ｍ／８ｋ＝１６μｓｅｃ単位の周期的な信号
を発生させ順次リフレッシュ動作を行う。
【０００５】ところが、それぞれのリフレッシュ動作を
行う間の待機状態時には素子が待機状態となることによ
り内部回路を構成するトランジスタ素子もターンオフ状
態にあるが、トランジスタ特性上オフ状態で流れる漏洩
電流は消費することになる。これを図２に示す回路図を
見ながら説明する。
行う間の待機状態時には素子が待機状態となることによ
り内部回路を構成するトランジスタ素子もターンオフ状
態にあるが、トランジスタ特性上オフ状態で流れる漏洩
電流は消費することになる。これを図２に示す回路図を
見ながら説明する。
【０００６】図２は、従来のセルフ リフレッシュ動作
のためのＤＲＡＭの部分回路図を示すもので、ブロック
選択アドレス（ａｄｄ１，ａｄｄ２）の論理組合せによ
りメモリ セル アレイ ブロックを選択する信号を出
力するブロック選択回路（１１）と、ブロック選択信号
（ａ２）とセルフ リフレッシュ動作信号（Ｓ１）の論
理組合せにより選択されたワードラインを駆動させるた
めのワードライン駆動回路部（１２）で構成されてい
る。
のためのＤＲＡＭの部分回路図を示すもので、ブロック
選択アドレス（ａｄｄ１，ａｄｄ２）の論理組合せによ
りメモリ セル アレイ ブロックを選択する信号を出
力するブロック選択回路（１１）と、ブロック選択信号
（ａ２）とセルフ リフレッシュ動作信号（Ｓ１）の論
理組合せにより選択されたワードラインを駆動させるた
めのワードライン駆動回路部（１２）で構成されてい
る。
【０００７】ブロック選択アドレス（ａｄｄ１，ａｄｄ
２）が全て‘ハイ’であればブロック選択信号（ａ２）
は‘ハイ’となり、ワードライン駆動回路部（１２）に
より選択されたワードラインを駆動させることになる。
この際、リフレッシュ動作信号（Ｓ１）は‘ハイ’にイ
ネーブルされたと仮定した場合である。
２）が全て‘ハイ’であればブロック選択信号（ａ２）
は‘ハイ’となり、ワードライン駆動回路部（１２）に
より選択されたワードラインを駆動させることになる。
この際、リフレッシュ動作信号（Ｓ１）は‘ハイ’にイ
ネーブルされたと仮定した場合である。
【０００８】一方、ブロック選択アドレス（ａｄｄ１，
ａｄｄ２）が全て‘ロー’であればブロック選択信号
（ａ２）は‘ロー’になり、ワードライン駆動回路部
（１２）の動作をディスエーブルさせワードラインを駆
動しないようになる。
ａｄｄ２）が全て‘ロー’であればブロック選択信号
（ａ２）は‘ロー’になり、ワードライン駆動回路部
（１２）の動作をディスエーブルさせワードラインを駆
動しないようになる。
【０００９】
【発明が解決しようとする課題】ところが、前記構成を
有する従来のディラムの場合、ブロック選択信号（ａ
２）が‘ロー’になりワードラインをディスエーブルさ
せる待機状態でもワードライン駆動回路部（１２）で漏
洩電流が生じる問題点があった。即ち、ワードライン駆
動回路部（１２）のブロック（１２ｂ）のインバータ回
路でブロック選択信号（ａ３）が‘ハイ’である場合に
ＰＭＯＳ型トランジスタ（ＭＰ６）はターンオフ状態で
あるが、閾電位（Ｖt ）以下で生じる漏洩電流が電源電
圧（Ｖdd）から出力端子（ａ４）側へ流れるようにな
る。このような漏洩電流は素子が小型化しながら閾電位
が低くなるほど大きくなり、素子が高集積化しながら一
つのチップを構成するトランジスタの数が増加するほど
大きくなる。
有する従来のディラムの場合、ブロック選択信号（ａ
２）が‘ロー’になりワードラインをディスエーブルさ
せる待機状態でもワードライン駆動回路部（１２）で漏
洩電流が生じる問題点があった。即ち、ワードライン駆
動回路部（１２）のブロック（１２ｂ）のインバータ回
路でブロック選択信号（ａ３）が‘ハイ’である場合に
ＰＭＯＳ型トランジスタ（ＭＰ６）はターンオフ状態で
あるが、閾電位（Ｖt ）以下で生じる漏洩電流が電源電
圧（Ｖdd）から出力端子（ａ４）側へ流れるようにな
る。このような漏洩電流は素子が小型化しながら閾電位
が低くなるほど大きくなり、素子が高集積化しながら一
つのチップを構成するトランジスタの数が増加するほど
大きくなる。
【００１０】従って、本発明はリフレッシュが行われる
ワードライン駆動回路にのみパワーが印加されるように
し、リフレッシュが行われない残りのワードライン駆動
回路にはパワーが印加されないように制御することによ
り、漏洩電流を減らしたディラムを提供することにその
目的がある。
ワードライン駆動回路にのみパワーが印加されるように
し、リフレッシュが行われない残りのワードライン駆動
回路にはパワーが印加されないように制御することによ
り、漏洩電流を減らしたディラムを提供することにその
目的がある。
【００１１】さらに、本発明はパワーが印加される電源
線をスイッチ素子で主電源線と副電源線に分離し、動作
状態に応じてスイッチ素子の動作を制御することにより
漏洩電流を減らしたディラムを提供することにその目的
がある。
線をスイッチ素子で主電源線と副電源線に分離し、動作
状態に応じてスイッチ素子の動作を制御することにより
漏洩電流を減らしたディラムを提供することにその目的
がある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のディラムは、外部から入力されたアドレス
信号により選択されたラインに高電位を伝達する少なく
とも二つ以上のライン駆動手段と、素子外部から供給さ
れる電源電圧を伝達する主電源線と、ライン駆動手段に
電源電圧をそれぞれ伝達する副電源線と、主電源線と副
電源線の間にそれぞれ接続されたスイッチィング手段
と、少なくとも二つ以上のライン駆動手段中一つを選択
し動作させるため、それぞれのライン駆動手段にブロッ
ク選択アドレスが論理組み合わせされた信号を出力する
ブロック選択手段と、ブロック選択手段の出力信号とリ
フレッシュ動作モード信号を論理組み合わせし、スイッ
チィング手段の動作をそれぞれ制御する信号を出力する
スイッチィング制御手段を含むことを特徴とする。
め、本発明のディラムは、外部から入力されたアドレス
信号により選択されたラインに高電位を伝達する少なく
とも二つ以上のライン駆動手段と、素子外部から供給さ
れる電源電圧を伝達する主電源線と、ライン駆動手段に
電源電圧をそれぞれ伝達する副電源線と、主電源線と副
電源線の間にそれぞれ接続されたスイッチィング手段
と、少なくとも二つ以上のライン駆動手段中一つを選択
し動作させるため、それぞれのライン駆動手段にブロッ
ク選択アドレスが論理組み合わせされた信号を出力する
ブロック選択手段と、ブロック選択手段の出力信号とリ
フレッシュ動作モード信号を論理組み合わせし、スイッ
チィング手段の動作をそれぞれ制御する信号を出力する
スイッチィング制御手段を含むことを特徴とする。
【００１３】上述した目的及びその他の目的と本発明の
特徴及び利点は、添付図と関連した次の詳細な説明を介
し一層明らかになる。
特徴及び利点は、添付図と関連した次の詳細な説明を介
し一層明らかになる。
【００１４】
【発明の実施の形態】以下、添付図を参照して本発明の
実施形態を詳細に説明する。
実施形態を詳細に説明する。
【００１５】図３は、本発明の一実施形態によるＤＲＡ
Ｍのセルフ リフレッシュ動作タイミング図を示すもの
である。
Ｍのセルフ リフレッシュ動作タイミング図を示すもの
である。
【００１６】図３において、リフレッシュ周期がＴであ
り、チップ全てをリフレッシュするためにはＮサイクル
が必要な場合、リフレッシュ動作は特定なｍに対しＴ／
ｍ時間の間隔でｎ（＝Ｎ／ｍ）サイクルのリフレッシュ
動作を行う。Ｔ／ｍ時間の間に行われるｎサイクルのリ
フレッシュ動作はｔ２時間を周期として動作し、ｎサイ
クルのリフレッシュ動作が完結する時間ｔ３（＝ｔ２×
ｎ）は０．５×（Ｔ／ｍ）より少ない時間内になること
を特徴とする。このような動作が具体的に行われる内部
ブロック回路等の構成を図４に示した。
り、チップ全てをリフレッシュするためにはＮサイクル
が必要な場合、リフレッシュ動作は特定なｍに対しＴ／
ｍ時間の間隔でｎ（＝Ｎ／ｍ）サイクルのリフレッシュ
動作を行う。Ｔ／ｍ時間の間に行われるｎサイクルのリ
フレッシュ動作はｔ２時間を周期として動作し、ｎサイ
クルのリフレッシュ動作が完結する時間ｔ３（＝ｔ２×
ｎ）は０．５×（Ｔ／ｍ）より少ない時間内になること
を特徴とする。このような動作が具体的に行われる内部
ブロック回路等の構成を図４に示した。
【００１７】図４は、本発明の一実施形態によるセルフ
リフレッシュ動作のためのＤＲＡＭの部分回路図であ
り、外部から入力されたアドレスにより選択されたワー
ドラインに高電位（Ｖcc）を伝達する少なくとも二つ以
上のワードライン駆動回路部（４１，４２）と、素子外
部から供給される電源電圧を伝達する主電源線（３１）
と、ワードライン駆動回路部（４１，４２）に電源電圧
（Ｖcc）をそれぞれ伝達する副電源線（３２，３３）
と、主電源線（３１）と副電源線（３２，３３）の間に
それぞれ接続されたスイッチィング素子（ＭＰ７，ＭＰ
８）と、少なくとも二つ以上のワードライン駆動回路部
（４１，４２）中一つを選択して動作させるために、そ
れぞれのワードライン駆動回路部（４１，４２）に対し
て二つのブロック選択アドレスが論理組み合わせされた
信号を出力するＮＡＮＤゲート（ＮＡ１，ＮＡ２）と、
リフレッシュ動作モード信号（Ｓ１，Ｓ２）と、ＮＡＮ
Ｄゲート（ＮＡ１，ＮＡ２）の出力信号を論理組み合わ
せてスイッチ素子（ＭＰ７，ＭＰ８）の動作をそれぞれ
制御する信号を出力するＮＯＲゲート（ＮＲ１，ＮＲ
２）とで構成される。
リフレッシュ動作のためのＤＲＡＭの部分回路図であ
り、外部から入力されたアドレスにより選択されたワー
ドラインに高電位（Ｖcc）を伝達する少なくとも二つ以
上のワードライン駆動回路部（４１，４２）と、素子外
部から供給される電源電圧を伝達する主電源線（３１）
と、ワードライン駆動回路部（４１，４２）に電源電圧
（Ｖcc）をそれぞれ伝達する副電源線（３２，３３）
と、主電源線（３１）と副電源線（３２，３３）の間に
それぞれ接続されたスイッチィング素子（ＭＰ７，ＭＰ
８）と、少なくとも二つ以上のワードライン駆動回路部
（４１，４２）中一つを選択して動作させるために、そ
れぞれのワードライン駆動回路部（４１，４２）に対し
て二つのブロック選択アドレスが論理組み合わせされた
信号を出力するＮＡＮＤゲート（ＮＡ１，ＮＡ２）と、
リフレッシュ動作モード信号（Ｓ１，Ｓ２）と、ＮＡＮ
Ｄゲート（ＮＡ１，ＮＡ２）の出力信号を論理組み合わ
せてスイッチ素子（ＭＰ７，ＭＰ８）の動作をそれぞれ
制御する信号を出力するＮＯＲゲート（ＮＲ１，ＮＲ
２）とで構成される。
【００１８】図４を参照すれば、ワードライン駆動回路
部（４１，４２）はブロック選択アドレスで区分可能で
あり、それぞれのブロック回路（部ワードライン駆動回
路）にはｎ個のワードラインが含まれている。
部（４１，４２）はブロック選択アドレスで区分可能で
あり、それぞれのブロック回路（部ワードライン駆動回
路）にはｎ個のワードラインが含まれている。
【００１９】この回路のセルフ リフレッシュ動作は一
定時間間隔でブロック単位のリフレッシュ動作が行わ
れ、ブロックの数をｍとすると、Ｔ／ｍ時間中での一部
時間の間にｎ個のワードラインに対するリフレッシュ動
作が行われる。そして、ワードライン駆動回路部（４
１）に印加される副電源線（３２）は主電源線（３１）
とスイッチ素子（ＭＰ７）を介し連結される。このスイ
ッチ素子の動作を制御する信号はセルフ リフレッシュ
を現す信号（Ｓ１）と、ブロック選択のためのアドレス
信号（ａｄｄ１，ａｄｄ２）とが論理組み合わせされて
発生する。この際、発生したスイッチ素子（ＭＰ７，Ｍ
Ｐ８）の動作を制御する信号は、選択されたブロックの
リフレッシュ動作でのみ電源電圧が供給されるようそれ
ぞれのワードライン駆動回路部に接続されたスイッチ素
子の動作を制御するようにする。
定時間間隔でブロック単位のリフレッシュ動作が行わ
れ、ブロックの数をｍとすると、Ｔ／ｍ時間中での一部
時間の間にｎ個のワードラインに対するリフレッシュ動
作が行われる。そして、ワードライン駆動回路部（４
１）に印加される副電源線（３２）は主電源線（３１）
とスイッチ素子（ＭＰ７）を介し連結される。このスイ
ッチ素子の動作を制御する信号はセルフ リフレッシュ
を現す信号（Ｓ１）と、ブロック選択のためのアドレス
信号（ａｄｄ１，ａｄｄ２）とが論理組み合わせされて
発生する。この際、発生したスイッチ素子（ＭＰ７，Ｍ
Ｐ８）の動作を制御する信号は、選択されたブロックの
リフレッシュ動作でのみ電源電圧が供給されるようそれ
ぞれのワードライン駆動回路部に接続されたスイッチ素
子の動作を制御するようにする。
【００２０】先ず、特定動作状態、即ちセルフ リフレ
ッシュ状態を示す信号（Ｓ１）が‘ハイ’でイネーブル
されると、ＮＡＮＤゲート（ＮＡ１）の出力信号には係
らずＮＯＲゲート（ＮＯ１）の出力信号が‘ロー’にな
りスイッチ素子（ＭＰ７）を常にターンオンさせること
になる。
ッシュ状態を示す信号（Ｓ１）が‘ハイ’でイネーブル
されると、ＮＡＮＤゲート（ＮＡ１）の出力信号には係
らずＮＯＲゲート（ＮＯ１）の出力信号が‘ロー’にな
りスイッチ素子（ＭＰ７）を常にターンオンさせること
になる。
【００２１】この場合、二つのブロック選択アドレス信
号ａｄｄ１とａｄｄ２が全て‘ハイ’に入力されると、
ＮＡＮＤゲート（ＮＡ１）の出力が‘ロー’となりワー
ドライン駆動回路部（４１）を動作させることになり、
二つのブロック選択アドレス信号（ａｄｄ１，ａｄｄ
２）中いずれか一つが‘ロー’となれば、ＮＡＮＤゲー
ト（ＮＡ１）の出力は‘ハイ’となりワードライン駆動
回路部（４１）を制御することになる。
号ａｄｄ１とａｄｄ２が全て‘ハイ’に入力されると、
ＮＡＮＤゲート（ＮＡ１）の出力が‘ロー’となりワー
ドライン駆動回路部（４１）を動作させることになり、
二つのブロック選択アドレス信号（ａｄｄ１，ａｄｄ
２）中いずれか一つが‘ロー’となれば、ＮＡＮＤゲー
ト（ＮＡ１）の出力は‘ハイ’となりワードライン駆動
回路部（４１）を制御することになる。
【００２２】即ち、セルフ リフレッシュ状態を現す信
号（Ｓ１）が‘ハイ’状態であり、ブロック選択アドレ
ス信号（ａｄｄ１，ａｄｄ２）が全て‘ハイ’状態であ
れば、スイッチ素子（ＭＰ７）はターンオン状態を保持
することになる。したがって、主電源線（３１）から副
電源線（３２）に伝達された電源電圧がワードライン駆
動回路部（４１）に印加され、ブロック選択アドレス
（ａｄｄ１，ａｄｄ２）により選択されたワードライン
駆動回路部（４１）が動作することになる。
号（Ｓ１）が‘ハイ’状態であり、ブロック選択アドレ
ス信号（ａｄｄ１，ａｄｄ２）が全て‘ハイ’状態であ
れば、スイッチ素子（ＭＰ７）はターンオン状態を保持
することになる。したがって、主電源線（３１）から副
電源線（３２）に伝達された電源電圧がワードライン駆
動回路部（４１）に印加され、ブロック選択アドレス
（ａｄｄ１，ａｄｄ２）により選択されたワードライン
駆動回路部（４１）が動作することになる。
【００２３】逆に、セルフ リフレッシュ状態を現す信
号（Ｓ１）が‘ロー’状態であれば、ブロック選択アド
レス信号（ａｄｄ１，ａｄｄ２）が全て‘ハイ’であっ
ても、スイッチ素子（ＭＰ７）はターンオフされワード
ライン駆動回路部（４１）に電源電圧の供給が遮断され
ることになる。この場合、ワードライン駆動回路部（４
１）で生じる漏洩電流は電源電圧の供給が遮断されるこ
とにより大きく減少することになる。
号（Ｓ１）が‘ロー’状態であれば、ブロック選択アド
レス信号（ａｄｄ１，ａｄｄ２）が全て‘ハイ’であっ
ても、スイッチ素子（ＭＰ７）はターンオフされワード
ライン駆動回路部（４１）に電源電圧の供給が遮断され
ることになる。この場合、ワードライン駆動回路部（４
１）で生じる漏洩電流は電源電圧の供給が遮断されるこ
とにより大きく減少することになる。
【００２４】本発明は、図４でワードラインを駆動させ
るためのワードライン駆動回路部（４１）の代りに、選
択されたカラムを駆動させるためのカラム駆動回路を用
いて本発明の他の実施形態に具現されることができる。
るためのワードライン駆動回路部（４１）の代りに、選
択されたカラムを駆動させるためのカラム駆動回路を用
いて本発明の他の実施形態に具現されることができる。
【００２５】
【発明の効果】以上で説明したように、本発明によるデ
ィラムを用いることになればリフレッシュが行われるブ
ロックでのみパワーが印加されるようにし、リフレッシ
ュが行われない残りのブロック等ではパワーが印加され
ないように制御することにより待機状態の際に、消費す
る漏洩電流を減らす効果がある。
ィラムを用いることになればリフレッシュが行われるブ
ロックでのみパワーが印加されるようにし、リフレッシ
ュが行われない残りのブロック等ではパワーが印加され
ないように制御することにより待機状態の際に、消費す
る漏洩電流を減らす効果がある。
【００２６】本発明の好ましい実施例等は例示の目的の
ためのもので、当業者であれば添付の特許請求範囲に開
示された本発明の思想と範囲を介し各種修正、変更の代
替、及び付加が可能であろう。
ためのもので、当業者であれば添付の特許請求範囲に開
示された本発明の思想と範囲を介し各種修正、変更の代
替、及び付加が可能であろう。
【図１】従来技術に基づくＤＲＡＭのセルフ リフレッ
シュ動作タイミング図。
シュ動作タイミング図。
【図２】従来のセルフ リフレッシュ動作のためのＤＲ
ＡＭの部分回路図。
ＡＭの部分回路図。
【図３】本発明の実施例によるＤＲＡＭのセルフ リフ
レッシュ動作タイミング図。
レッシュ動作タイミング図。
【図４】本発明の実施例によるセルフ リフレッシュ動
作のためのＤＲＡＭの部分回路図。
作のためのＤＲＡＭの部分回路図。
３１… 主電源線 ３２，３３… 副電源線 ４１，４２… ワードライン駆動回路部
Claims (7)
- 【請求項１】 半導体メモリ素子において、 外部から入力されたアドレス信号により、選択されたワ
ードラインに高電位を伝達する少なくとも二つ以上のラ
イン駆動手段と、 素子外部から供給される電源電圧を伝達する主電源線
と、 前記ライン駆動手段に電源電圧をそれぞれ伝達する副電
源線と、 前記主電源線と副電源線の間にそれぞれ接続したスイッ
チィング手段と、 前記少なくとも二つ以上のライン駆動手段中一つを選択
して動作させるため、前記それぞれのライン駆動手段に
前記アドレスを論理組み合わせした信号を出力する論理
手段と、 前記論理手段の出力信号とリフレッシュ動作モード信号
を論理組み合わせし、前記スイッチィング手段の動作を
それぞれ制御する信号を出力するスイッチィング制御手
段を備えることを特徴とするディラム。 - 【請求項２】 前記ライン駆動手段は、選択されたワー
ドラインに電源電圧を供給することを特徴とする請求項
１記載のディラム。 - 【請求項３】 前記ライン駆動手段は選択されたカラム
に電源電圧を供給することを特徴とする請求項１記載の
ディラム。 - 【請求項４】 前記スイッチィング手段は、ＭＯＳ型ト
ランジスタで構成されたことを特徴とする請求項１記載
のディラム。 - 【請求項５】 前記ＭＯＳ型トランジスタは、ＰＭＯＳ
型トランジスタで構成されたことを特徴とする請求項４
記載のディラム。 - 【請求項６】 前記論理手段は、ＮＡＮＤゲートで構成
されたことを特徴とする請求項１記載のディラム。 - 【請求項７】 前記スイッチィング制御手段は、ＮＯＲ
ゲートで構成されたことを特徴とする請求項１記載のデ
ィラム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-25742 | 1996-06-29 | ||
| KR1019960025742A KR100203141B1 (ko) | 1996-06-29 | 1996-06-29 | 누설전류를 줄이는 기능을 갖는 디램 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064260A true JPH1064260A (ja) | 1998-03-06 |
Family
ID=19464739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162913A Pending JPH1064260A (ja) | 1996-06-29 | 1997-06-19 | 漏洩電流を減少させたディラム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5751653A (ja) |
| JP (1) | JPH1064260A (ja) |
| KR (1) | KR100203141B1 (ja) |
| TW (1) | TW373173B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077444A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
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|---|---|---|---|---|
| KR100582380B1 (ko) * | 1999-06-30 | 2006-05-23 | 주식회사 하이닉스반도체 | 동작모드에 따라 선별적으로 파워를 공급하는 파워공급장치 |
| US20090307891A1 (en) * | 2008-06-17 | 2009-12-17 | Ge-Hitachi Nuclear Energy Americas Llc | Method and apparatus for remotely inspecting and/or treating welds, pipes, vessels and/or other components used in reactor coolant systems or other process applications |
| KR101194939B1 (ko) | 2010-08-30 | 2012-10-25 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
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-
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-
1997
- 1997-05-31 TW TW086107652A patent/TW373173B/zh not_active IP Right Cessation
- 1997-06-02 US US08/867,455 patent/US5751653A/en not_active Expired - Lifetime
- 1997-06-19 JP JP9162913A patent/JPH1064260A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077444A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
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| US7675801B2 (en) | 2003-02-27 | 2010-03-09 | Fujitsu Microelectronics Limited | Semiconductor memory device and refresh method for the same |
| US7764560B2 (en) | 2003-02-27 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor memory device and refresh method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5751653A (en) | 1998-05-12 |
| KR980004960A (ko) | 1998-03-30 |
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| KR100203141B1 (ko) | 1999-06-15 |
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