JPH10289571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10289571A JPH10289571A JP9094150A JP9415097A JPH10289571A JP H10289571 A JPH10289571 A JP H10289571A JP 9094150 A JP9094150 A JP 9094150A JP 9415097 A JP9415097 A JP 9415097A JP H10289571 A JPH10289571 A JP H10289571A
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- bank
- banks
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- memory array
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】設定し得る各バンクの個数の種類を多くして、
各バンクの個数に自由度を持たせても、チップ面積の増
大を招かずに済む半導体記憶装置を提供する。 【解決手段】各ヒューズ回路22〜25のいずれもが接
続されているときには、各アドレス信号A9〜A11と各
反転アドレス信号/A9〜/A11が3入力ナンド回路群
21に入力され、インバータ群26の各出力のうちの1
つがハイレベルとなる。これによって、各メモリアレイ
11a,11b〜14a,14bが8つの第1乃至第8
バンク#1〜#8に分割され、各バンク#1〜#8のいずれ
かが選択される。また、各ヒューズ回路22,24を切
断したときには、アドレス信号A9と反転アドレス信号
/A9がハイレベルに固定され、インバータ群26の各
出力のうちの2つがハイレベルとなる。これによって、
各メモリアレイが4つの第1乃至第4バンク#1〜#4に
分割され、各バンク#1〜#4のいずれかが選択される。
各バンクの個数に自由度を持たせても、チップ面積の増
大を招かずに済む半導体記憶装置を提供する。 【解決手段】各ヒューズ回路22〜25のいずれもが接
続されているときには、各アドレス信号A9〜A11と各
反転アドレス信号/A9〜/A11が3入力ナンド回路群
21に入力され、インバータ群26の各出力のうちの1
つがハイレベルとなる。これによって、各メモリアレイ
11a,11b〜14a,14bが8つの第1乃至第8
バンク#1〜#8に分割され、各バンク#1〜#8のいずれ
かが選択される。また、各ヒューズ回路22,24を切
断したときには、アドレス信号A9と反転アドレス信号
/A9がハイレベルに固定され、インバータ群26の各
出力のうちの2つがハイレベルとなる。これによって、
各メモリアレイが4つの第1乃至第4バンク#1〜#4に
分割され、各バンク#1〜#4のいずれかが選択される。
Description
【0001】
【発明の属する技術分野】この発明は、メモリアレイを
複数のバンクに分割し、これらのバンク毎に、メモリセ
ルをアクセスする半導体記憶装置に関する。
複数のバンクに分割し、これらのバンク毎に、メモリセ
ルをアクセスする半導体記憶装置に関する。
【0002】
【従来の技術】この種の半導体記憶装置としては、例え
ば特開平6−76567号公報に記載されたものがあ
る。この従来の装置では、例えばデータの入出力を8ビ
ット単位(×8構成)及び4ビット単位(×4構成)の
いずれで行うかに応じて、メモリアレイを2つのバンク
又は4つのバンクに分割している。あるいは、1つのデ
ータのビット数に応じて各バンクの個数を設定する代わ
りに、1度のアドレス入力によってアクセスされる一連
の各データの数(ラップ長)に応じて、各バンクの個数
を定めている。こうしてメモリアレイを複数のバンクに
分割すれば、各バンクを交互にアクセスすると言うイン
ターリーブ動作を行うことによって、データの転送速度
を速めることができる。
ば特開平6−76567号公報に記載されたものがあ
る。この従来の装置では、例えばデータの入出力を8ビ
ット単位(×8構成)及び4ビット単位(×4構成)の
いずれで行うかに応じて、メモリアレイを2つのバンク
又は4つのバンクに分割している。あるいは、1つのデ
ータのビット数に応じて各バンクの個数を設定する代わ
りに、1度のアドレス入力によってアクセスされる一連
の各データの数(ラップ長)に応じて、各バンクの個数
を定めている。こうしてメモリアレイを複数のバンクに
分割すれば、各バンクを交互にアクセスすると言うイン
ターリーブ動作を行うことによって、データの転送速度
を速めることができる。
【0003】図6は、各バンクの個数を切り換え設定す
るための制御系であって、上記公報において一例として
挙げられた制御系を示している。同図において、パッド
PDは、ワイヤボンディングによって電源電位Vcc又は
接地電位Vssに接続される。パッド電位検出回路100
は、このパッドPDの電位を検出し、“H”の信号又は
“L”の信号を出力する。バンク選択回路102は、こ
のパッド電位検出回路100からの信号電位に応答し
て、2ビットデコード又は1ビットデコード動作を行っ
て、バンク選択信号を発生する。
るための制御系であって、上記公報において一例として
挙げられた制御系を示している。同図において、パッド
PDは、ワイヤボンディングによって電源電位Vcc又は
接地電位Vssに接続される。パッド電位検出回路100
は、このパッドPDの電位を検出し、“H”の信号又は
“L”の信号を出力する。バンク選択回路102は、こ
のパッド電位検出回路100からの信号電位に応答し
て、2ビットデコード又は1ビットデコード動作を行っ
て、バンク選択信号を発生する。
【0004】バンク選択回路102へは、2ビットの選
択アドレス信号A11及びA10が与えられており、パッド
電位検出回路100の出力信号が×4構成を示している
場合には、バンク選択回路102は、この2ビットの信
号A11及びA10をデコードして4ビットのバンク選択信
号BA0〜BA3のうちのいずれかを選択状態とする。つ
まり、4つの各バンクを設定するために、4ビットのバ
ンク選択信号BA0〜BA3を発生し、このバンク選択信
号によって各バンクを逐次選択して活性化させる。
択アドレス信号A11及びA10が与えられており、パッド
電位検出回路100の出力信号が×4構成を示している
場合には、バンク選択回路102は、この2ビットの信
号A11及びA10をデコードして4ビットのバンク選択信
号BA0〜BA3のうちのいずれかを選択状態とする。つ
まり、4つの各バンクを設定するために、4ビットのバ
ンク選択信号BA0〜BA3を発生し、このバンク選択信
号によって各バンクを逐次選択して活性化させる。
【0005】また、パッド電位検出回路100の出力信
号が×8構成を示している場合には、バンク選択回路1
02は、一方のアドレス信号A10を無効にして、他方の
アドレス信号A11に従って2ビットのバンク選択信号B
0〜B1を発生する。つまり、2つの各バンクを設定する
ために、2ビットのバンク選択信号B0〜B1を発生し、
このバンク選択信号によって各バンクを逐次選択して活
性化させる。
号が×8構成を示している場合には、バンク選択回路1
02は、一方のアドレス信号A10を無効にして、他方の
アドレス信号A11に従って2ビットのバンク選択信号B
0〜B1を発生する。つまり、2つの各バンクを設定する
ために、2ビットのバンク選択信号B0〜B1を発生し、
このバンク選択信号によって各バンクを逐次選択して活
性化させる。
【0006】勿論、ラップ長に応じて各バンクの個数を
定める場合にも、図6の制御系を適用することができ
る。すなわち、ラップ長が8及び4のいずれであるかに
応じて、パッドPDをワイヤボンディングを通じて電源
電位Vcc又は接地電位Vssに接続し、パッド電位検出回
路100そのものをラップ長設定回路として利用すると
共に、バンク選択回路102によってバンク選択信号を
発生させる。
定める場合にも、図6の制御系を適用することができ
る。すなわち、ラップ長が8及び4のいずれであるかに
応じて、パッドPDをワイヤボンディングを通じて電源
電位Vcc又は接地電位Vssに接続し、パッド電位検出回
路100そのものをラップ長設定回路として利用すると
共に、バンク選択回路102によってバンク選択信号を
発生させる。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来の装置の様にパッドの電位をワイヤボンディングを通
じて定めることによって、各バンクの個数を設定する場
合、設定し得る各バンクの個数の種類が多くなる程、各
パッドの個数を増やさねばならない。例えば、先に述べ
た様に1つのパッドが有れば、各バンクの個数を2通り
に設定することができ、また2つのパッドが有れば、各
バンクの個数を4通りに設定することができる。
来の装置の様にパッドの電位をワイヤボンディングを通
じて定めることによって、各バンクの個数を設定する場
合、設定し得る各バンクの個数の種類が多くなる程、各
パッドの個数を増やさねばならない。例えば、先に述べ
た様に1つのパッドが有れば、各バンクの個数を2通り
に設定することができ、また2つのパッドが有れば、各
バンクの個数を4通りに設定することができる。
【0008】したがって、設定し得る各バンクの個数の
種類を増やし、各バンクの個数に自由度を持たせるなら
ば、各パッドの個数を増やさねばならず、これに伴って
半導体記憶装置を構築するチップ面積の増大を招くと言
う問題が発生した。
種類を増やし、各バンクの個数に自由度を持たせるなら
ば、各パッドの個数を増やさねばならず、これに伴って
半導体記憶装置を構築するチップ面積の増大を招くと言
う問題が発生した。
【0009】そこで、この発明は、この様な従来技術の
課題を解決するものであって、設定し得る各バンクの個
数の種類を多くして、各バンクの個数に自由度を持たせ
ても、チップ面積の増大を招かずに済む半導体記憶装置
を提供することを目的とする。
課題を解決するものであって、設定し得る各バンクの個
数の種類を多くして、各バンクの個数に自由度を持たせ
ても、チップ面積の増大を招かずに済む半導体記憶装置
を提供することを目的とする。
【0010】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、各メモリセルを配列してなるメモリア
レイを備え、このメモリアレイを複数のバンクに分割
し、これらのバンク毎に、メモリセルをアクセスする半
導体記憶装置において、複数のヒューズを有し、これら
のヒューズの接続と切断の組み合わせに応じて予め定め
られた各個数のいずれかを選択し、この選択された個数
の各バンクにメモリアレイを分割するバンク数設定手段
と、アドレスに応答して、バンク数設定手段によって分
割された各バンクのいずれかを選択する制御手段とを備
えている。
に、この発明は、各メモリセルを配列してなるメモリア
レイを備え、このメモリアレイを複数のバンクに分割
し、これらのバンク毎に、メモリセルをアクセスする半
導体記憶装置において、複数のヒューズを有し、これら
のヒューズの接続と切断の組み合わせに応じて予め定め
られた各個数のいずれかを選択し、この選択された個数
の各バンクにメモリアレイを分割するバンク数設定手段
と、アドレスに応答して、バンク数設定手段によって分
割された各バンクのいずれかを選択する制御手段とを備
えている。
【0011】この様な構成によれば、各ヒューズを選択
的に切断して、予め定められた各個数のいずれかを選択
すると、この選択された個数の各バンクにメモリアレイ
が分割される。この状態で、アドレスを指定すると、こ
のアドレスに応答して、各バンクのいずれかが選択され
る。
的に切断して、予め定められた各個数のいずれかを選択
すると、この選択された個数の各バンクにメモリアレイ
が分割される。この状態で、アドレスを指定すると、こ
のアドレスに応答して、各バンクのいずれかが選択され
る。
【0012】各ヒューズは、半導体記憶装置の回路に含
ませて形成することができ、従来装置のパッドに比べる
と、その占有面積が小さいので、チップ面積の増大を招
かずに済む。
ませて形成することができ、従来装置のパッドに比べる
と、その占有面積が小さいので、チップ面積の増大を招
かずに済む。
【0013】請求項2に記載の様に、各ヒューズの接続
と切断は、この半導体記憶装置の製造に際してのマスキ
ングによって設定することができる。つまり、マスキン
グしてパターニングを行うことによって回路を形成する
ときに、各ヒューズの接続と切断を設定する。
と切断は、この半導体記憶装置の製造に際してのマスキ
ングによって設定することができる。つまり、マスキン
グしてパターニングを行うことによって回路を形成する
ときに、各ヒューズの接続と切断を設定する。
【0014】
【発明の実施の形態】まず、この発明が適用される半導
体記憶装置の概略構成を図1を参照して説明する。この
図1に示す半導体記憶装置は、16Mビットシンクロナ
スDRAMであり、1Mワード×16ビットの記憶容量
を有する。第1乃至第4メモリアレイ11〜14は、そ
れぞれ4Mビットの記憶容量を有しており、これらのメ
モリアレイ11〜14を2つのバンク、4つのバンク、
8つのバンクのいずれかに分割する。
体記憶装置の概略構成を図1を参照して説明する。この
図1に示す半導体記憶装置は、16Mビットシンクロナ
スDRAMであり、1Mワード×16ビットの記憶容量
を有する。第1乃至第4メモリアレイ11〜14は、そ
れぞれ4Mビットの記憶容量を有しており、これらのメ
モリアレイ11〜14を2つのバンク、4つのバンク、
8つのバンクのいずれかに分割する。
【0015】例えば、第1乃至第4メモリアレイ11〜
14を2つのバンクに分割する場合、第1及び第2メモ
リアレイ11,12を第1バンク#1とし、第3及び第
4メモリアレイ13,14を第2バンク#2とする。
14を2つのバンクに分割する場合、第1及び第2メモ
リアレイ11,12を第1バンク#1とし、第3及び第
4メモリアレイ13,14を第2バンク#2とする。
【0016】ここで、各アドレスが順次指定される度
に、第1及び第2バンク#1,#2を交互にアクセスすれ
ば、データの転送速度を速めることができる。つまり、
第1バンク#1を活性化中に(メモリセルのデータの書
き込み及び読み出し)、第2バンク#2をプリチャージ
状態(行の選択)から活性化状態へと移行させ、第1バ
ンク#1をプリチャージ状態から活性化状態へと移行さ
せているときに、第2バンク#2を活性化中にすると言
う様に、データの書き込み及び読み出しを第1及び第2
バンク#1,#2間で交互に行えば、データの転送速度を
速めることができる。これをインターリーブ機能と称し
ている。
に、第1及び第2バンク#1,#2を交互にアクセスすれ
ば、データの転送速度を速めることができる。つまり、
第1バンク#1を活性化中に(メモリセルのデータの書
き込み及び読み出し)、第2バンク#2をプリチャージ
状態(行の選択)から活性化状態へと移行させ、第1バ
ンク#1をプリチャージ状態から活性化状態へと移行さ
せているときに、第2バンク#2を活性化中にすると言
う様に、データの書き込み及び読み出しを第1及び第2
バンク#1,#2間で交互に行えば、データの転送速度を
速めることができる。これをインターリーブ機能と称し
ている。
【0017】また、第1乃至第4メモリアレイ11〜1
4を4つのバンクに分割した場合は、各バンクをプリチ
ャージ状態から活性化状態へと順次移行させ、データの
書き込み及び読み出しを各バンクで順次行えば、データ
の転送速度を更に速めることができる。
4を4つのバンクに分割した場合は、各バンクをプリチ
ャージ状態から活性化状態へと順次移行させ、データの
書き込み及び読み出しを各バンクで順次行えば、データ
の転送速度を更に速めることができる。
【0018】更に、第1乃至第4メモリアレイ11〜1
4を8つのバンクに分割して、データの書き込み及び読
み出しを各バンクで順次行えば、データの転送速度をよ
り速めることができる。
4を8つのバンクに分割して、データの書き込み及び読
み出しを各バンクで順次行えば、データの転送速度をよ
り速めることができる。
【0019】例えば、図2(a)に示す様にメモリアレ
イ15を各メモリアレイ1〜(i/2)からなる第1バ
ンク#1と、各メモリアレイ(i/2)+1〜iからな
る第2バンク#2に分割する。このメモリセル15にお
いて、指定された各行アドレスRA1,RA2が第1バン
ク#1に共に存在し、これらの行アドレスRA1,RA2
に連続してアクセスするとき、インターリーブ機能を用
いることができず、各行アドレスRA1,RA2毎に、プ
リチャージ状態から活性化状態への設定を繰り返すの
で、データ転送速度を速くすることができない。
イ15を各メモリアレイ1〜(i/2)からなる第1バ
ンク#1と、各メモリアレイ(i/2)+1〜iからな
る第2バンク#2に分割する。このメモリセル15にお
いて、指定された各行アドレスRA1,RA2が第1バン
ク#1に共に存在し、これらの行アドレスRA1,RA2
に連続してアクセスするとき、インターリーブ機能を用
いることができず、各行アドレスRA1,RA2毎に、プ
リチャージ状態から活性化状態への設定を繰り返すの
で、データ転送速度を速くすることができない。
【0020】ところが、図2(b)に示す様にメモリセ
ルアレイ15を各メモリアレイ1〜(i/4)からなる
第1バンク#1と、各メモリアレイ(i/4)+1〜
(i/2)からなる第2バンク#2と、各メモリアレイ
(i/2)+1〜(i/4)×3からなる第3バンク#
3と、各メモリアレイ(i/4)×3+1〜iからなる
第4バンク#4に分割すると、各行アドレスRA1,RA
2が第1バンク#1と第2バンク#2に振り分けられるの
で、インターリーブ機能を用いることができ、データ転
送速度を十分に速くすることができる。
ルアレイ15を各メモリアレイ1〜(i/4)からなる
第1バンク#1と、各メモリアレイ(i/4)+1〜
(i/2)からなる第2バンク#2と、各メモリアレイ
(i/2)+1〜(i/4)×3からなる第3バンク#
3と、各メモリアレイ(i/4)×3+1〜iからなる
第4バンク#4に分割すると、各行アドレスRA1,RA
2が第1バンク#1と第2バンク#2に振り分けられるの
で、インターリーブ機能を用いることができ、データ転
送速度を十分に速くすることができる。
【0021】すなわち、各バンクの行を順次選択し、こ
れらのバンクの行毎に、メモリセルのデータの書き込み
及び読み出しを行えば、1つバンクの行について書き込
み及び読み出しを行っているときに、次のバンクの行を
プリチャージ状態から活性化状態へと移行させることが
できるので、データ転送速度を十分に速くすることがで
きる。これに対して、1つのバンクにおける各行を順次
アクセスする場合は、各行毎に、プリチャージ状態から
活性化状態への設定を繰り返すので、データ転送速度を
速くすることができない。
れらのバンクの行毎に、メモリセルのデータの書き込み
及び読み出しを行えば、1つバンクの行について書き込
み及び読み出しを行っているときに、次のバンクの行を
プリチャージ状態から活性化状態へと移行させることが
できるので、データ転送速度を十分に速くすることがで
きる。これに対して、1つのバンクにおける各行を順次
アクセスする場合は、各行毎に、プリチャージ状態から
活性化状態への設定を繰り返すので、データ転送速度を
速くすることができない。
【0022】図3は、この発明の半導体記憶装置の第1
実施形態を示すブロック図である。ここでは、先に述べ
た様に各メモリアレイ11〜14を2つのバンク、4つ
のバンク、8つのバンクのいずれかに分割するので、便
宜上、これらのメモリアレイ11〜14を8つの部分、
つまり各メモリアレイ11a,11b,12a,12
b,13a,13b,14a,14bに分割して示して
いる。各バンクの個数を設定して、これらのバンクのい
ずれかを選択するために、3ビットのアドレス信号A
9,A10,A11と、各反転アドレス信号/A9,/A10,
/A11を入力している。
実施形態を示すブロック図である。ここでは、先に述べ
た様に各メモリアレイ11〜14を2つのバンク、4つ
のバンク、8つのバンクのいずれかに分割するので、便
宜上、これらのメモリアレイ11〜14を8つの部分、
つまり各メモリアレイ11a,11b,12a,12
b,13a,13b,14a,14bに分割して示して
いる。各バンクの個数を設定して、これらのバンクのい
ずれかを選択するために、3ビットのアドレス信号A
9,A10,A11と、各反転アドレス信号/A9,/A10,
/A11を入力している。
【0023】3ビットの各アドレス信号のうちの1つの
信号A11を、かつ各反転アドレス信号のうちの1つの信
号/A11を3入力ナンド回路群21に直接入力し、また
各アドレス信号のうちの2つの信号A9,A10を各ヒュ
ーズ回路22,23を介して、かつ各反転アドレス信号
のうちの2つの信号/A9,/A10を各ヒューズ回路2
4,25を介して3入力ナンド回路群21に入力する。
この3入力ナンド回路群21の各出力をインバータ群2
6によって反転し、各バンク選択信号BA1〜BA8を第
1乃至第8バンク#1〜#8に振り分ける。
信号A11を、かつ各反転アドレス信号のうちの1つの信
号/A11を3入力ナンド回路群21に直接入力し、また
各アドレス信号のうちの2つの信号A9,A10を各ヒュ
ーズ回路22,23を介して、かつ各反転アドレス信号
のうちの2つの信号/A9,/A10を各ヒューズ回路2
4,25を介して3入力ナンド回路群21に入力する。
この3入力ナンド回路群21の各出力をインバータ群2
6によって反転し、各バンク選択信号BA1〜BA8を第
1乃至第8バンク#1〜#8に振り分ける。
【0024】各ヒューズ回路22,23,24,25の
いずれもが接続されているときには、各アドレス信号A
9,A10,A11と、各反転アドレス信号/A9,/A10,
/A11が3入力ナンド回路群21に入力され、これに伴
ってインバータ群26から出力される各バンク選択信号
BA1〜BA8のうちの1つが選択的にハイレベルとな
り、各メモリアレイ11a,11b〜14a,14bの
いずれかが選択される。すなわち、各メモリアレイ11
a,11b〜14a,14bが8つの第1乃至第8バン
ク#1〜#8に分割され、これらのバンク#1〜#8のいず
れかが選択されることになる。
いずれもが接続されているときには、各アドレス信号A
9,A10,A11と、各反転アドレス信号/A9,/A10,
/A11が3入力ナンド回路群21に入力され、これに伴
ってインバータ群26から出力される各バンク選択信号
BA1〜BA8のうちの1つが選択的にハイレベルとな
り、各メモリアレイ11a,11b〜14a,14bの
いずれかが選択される。すなわち、各メモリアレイ11
a,11b〜14a,14bが8つの第1乃至第8バン
ク#1〜#8に分割され、これらのバンク#1〜#8のいず
れかが選択されることになる。
【0025】また、各ヒューズ回路22,24を切断し
たときには、アドレス信号A9及び反転アドレス信号/
A9がハイレベルに固定され、この状態で、各アドレス
信号A9,A10,A11と、各反転アドレス信号/A9,/
A10,/A11が3入力ナンド回路群21に入力されるの
で、インバータ群26から出力される各バンク選択信号
BA1〜BA8のうちの2つが選択的にハイレベルとな
り、各メモリアレイ11a,11b〜14a,14bの
うちの2つが選択される。すなわち、各メモリアレイ1
1a,11b〜14a,14bが4つの第1乃至第4バ
ンク#1〜#4に分割され、これらのバンク#1〜#4のい
ずれかが選択されることになる。
たときには、アドレス信号A9及び反転アドレス信号/
A9がハイレベルに固定され、この状態で、各アドレス
信号A9,A10,A11と、各反転アドレス信号/A9,/
A10,/A11が3入力ナンド回路群21に入力されるの
で、インバータ群26から出力される各バンク選択信号
BA1〜BA8のうちの2つが選択的にハイレベルとな
り、各メモリアレイ11a,11b〜14a,14bの
うちの2つが選択される。すなわち、各メモリアレイ1
1a,11b〜14a,14bが4つの第1乃至第4バ
ンク#1〜#4に分割され、これらのバンク#1〜#4のい
ずれかが選択されることになる。
【0026】更に、各ヒューズ回路22,23,24,
25を全て切断したときには、各アドレス信号A9,A1
0及び反転アドレス信号/A9,/A10がハイレベルに固
定され、この状態で、各アドレス信号A9,A10,A11
と、各反転アドレス信号/A9,/A10,/A11が3入
力ナンド回路群21に入力されるので、インバータ群2
6から出力される各バンク選択信号BA1〜BA8のうち
の4つが選択的にハイレベルとなり、各メモリアレイ1
1a,11b〜14a,14bのうちの4つが選択され
る。すなわち、各メモリアレイ11a,11b〜14
a,14bが2つの第1乃至第2バンク#1〜#2に分割
され、これらのバンク#1〜#2のいずれかが選択される
ことになる。
25を全て切断したときには、各アドレス信号A9,A1
0及び反転アドレス信号/A9,/A10がハイレベルに固
定され、この状態で、各アドレス信号A9,A10,A11
と、各反転アドレス信号/A9,/A10,/A11が3入
力ナンド回路群21に入力されるので、インバータ群2
6から出力される各バンク選択信号BA1〜BA8のうち
の4つが選択的にハイレベルとなり、各メモリアレイ1
1a,11b〜14a,14bのうちの4つが選択され
る。すなわち、各メモリアレイ11a,11b〜14
a,14bが2つの第1乃至第2バンク#1〜#2に分割
され、これらのバンク#1〜#2のいずれかが選択される
ことになる。
【0027】この様な各バンクの設定動作を次の表1に
整理して示す。
整理して示す。
【0028】
【表1】
【0029】各メモリアレイ11a,11b〜14a,
14bは、各行デコーダ及び各列デコーダを含んでお
り、各バンクに対しては、各行デコーダ及び各列デコー
ダが与えられる。このため、図3のインバータ群26か
らのバンク選択信号、メモリアレイにおけるメモリセル
の行列を指定するアドレス信号及び周辺回路からの制御
信号によって、各バンクを個別にアクセスすることがで
きる。
14bは、各行デコーダ及び各列デコーダを含んでお
り、各バンクに対しては、各行デコーダ及び各列デコー
ダが与えられる。このため、図3のインバータ群26か
らのバンク選択信号、メモリアレイにおけるメモリセル
の行列を指定するアドレス信号及び周辺回路からの制御
信号によって、各バンクを個別にアクセスすることがで
きる。
【0030】図3のインバータ群26からのバンク選択
信号は、各バンクのうちのプリチャージ状態にされる行
を含むものを指定する。例えば、各メモリアレイ11
a,11b〜14a,14bを8つの第1乃至第8バン
ク#1〜#8に分割している場合は、これらのバンクのう
ちの1つを選択して、このバンクの行をプリチャージ状
態にして活性化状態へと移行させ、1つ前の他のバンク
の行についての読み出し及び書き込みが終了した直後
に、このバンクの行についての読み出し及び書き込みを
行い、インターリーブ機能を果たす。
信号は、各バンクのうちのプリチャージ状態にされる行
を含むものを指定する。例えば、各メモリアレイ11
a,11b〜14a,14bを8つの第1乃至第8バン
ク#1〜#8に分割している場合は、これらのバンクのう
ちの1つを選択して、このバンクの行をプリチャージ状
態にして活性化状態へと移行させ、1つ前の他のバンク
の行についての読み出し及び書き込みが終了した直後
に、このバンクの行についての読み出し及び書き込みを
行い、インターリーブ機能を果たす。
【0031】同様に、各メモリアレイ11a,11b〜
14a,14bを4つの各バンクに分割している場合、
各メモリアレイ11a,11b〜14a,14bを2つ
の各バンクに分割している場合も、各バンクのうちの1
つを選択して、このバンクの行をプリチャージ状態にし
て活性化状態へと移行させ、1つ前の他のバンクの行に
ついての読み出し及び書き込みの終了に引き続いて、こ
のバンクの行についての読み出し及び書き込みを行う。
14a,14bを4つの各バンクに分割している場合、
各メモリアレイ11a,11b〜14a,14bを2つ
の各バンクに分割している場合も、各バンクのうちの1
つを選択して、このバンクの行をプリチャージ状態にし
て活性化状態へと移行させ、1つ前の他のバンクの行に
ついての読み出し及び書き込みの終了に引き続いて、こ
のバンクの行についての読み出し及び書き込みを行う。
【0032】図4は、図3の各ヒューズ回路22,2
3,24,25の回路構成を示している。同図におい
て、アドレス信号(又は反転アドレス信号)は、Pチャ
ネルトランジスタP1及びNチャネルトランジスタN1
からなるインバータによって反転され、更にインバータ
I1によって再び反転され、入力したときと同論理で、
このインバータI1から出力される。
3,24,25の回路構成を示している。同図におい
て、アドレス信号(又は反転アドレス信号)は、Pチャ
ネルトランジスタP1及びNチャネルトランジスタN1
からなるインバータによって反転され、更にインバータ
I1によって再び反転され、入力したときと同論理で、
このインバータI1から出力される。
【0033】ヒューズ27を切断した場合は、この半導
体記憶装置の電源投入時に、リセット信号がNチャネル
トランジスタN2に加えられて、インバータI1の入力が
ローレベルに設定されるので、アドレス信号(又は反転
アドレス信号)に応じてNチャネルトランジスタN1が
オンオフしようとも、このインバータI1からはハイレ
ベルの信号が出力され続ける。
体記憶装置の電源投入時に、リセット信号がNチャネル
トランジスタN2に加えられて、インバータI1の入力が
ローレベルに設定されるので、アドレス信号(又は反転
アドレス信号)に応じてNチャネルトランジスタN1が
オンオフしようとも、このインバータI1からはハイレ
ベルの信号が出力され続ける。
【0034】したがって、ヒューズ27を切断すれば、
各ヒューズ回路22,23,24,25の出力をハイレ
ベルに固定することができる。
各ヒューズ回路22,23,24,25の出力をハイレ
ベルに固定することができる。
【0035】これらのヒューズ回路22,23,24,
25は、半導体記憶装置の製造工程で、この半導体記憶
装置に容易に組み込むことができ、同時に該各ヒューズ
回路のヒューズ27を選択的に切断することができる。
25は、半導体記憶装置の製造工程で、この半導体記憶
装置に容易に組み込むことができ、同時に該各ヒューズ
回路のヒューズ27を選択的に切断することができる。
【0036】この様に第1実施形態では、各ヒューズ回
路によって、各メモリアレイ11〜14を2つのバン
ク、4つのバンク、8つのバンクのいずれかに分割して
いる。これらのヒューズ回路は、半導体記憶装置の回路
の一部として組み込むことができ、従来装置のワイヤボ
ンディングを通じて電源電位又は接地電位に設定される
パッドに比べて、その占有面積が小さく、チップ面積の
増大を招かずに済む。
路によって、各メモリアレイ11〜14を2つのバン
ク、4つのバンク、8つのバンクのいずれかに分割して
いる。これらのヒューズ回路は、半導体記憶装置の回路
の一部として組み込むことができ、従来装置のワイヤボ
ンディングを通じて電源電位又は接地電位に設定される
パッドに比べて、その占有面積が小さく、チップ面積の
増大を招かずに済む。
【0037】図5(a),(b)は、ヒューズ回路の他
の例を示している。図5(a)においては、信号線31
と電源供給線32を平行に設けており、信号線31を通
じてアドレス信号(又は反転アドレス信号)を図3の3
入力ナンド回路群21へと伝達している。
の例を示している。図5(a)においては、信号線31
と電源供給線32を平行に設けており、信号線31を通
じてアドレス信号(又は反転アドレス信号)を図3の3
入力ナンド回路群21へと伝達している。
【0038】また、図5(b)においては、信号線31
を部分31aで切断すると共に、この信号線31の右側
部分と電源供給線32を短絡線33を介して接続してお
り、信号線31を通じてのアドレス信号(又は反転アド
レス信号)の伝達を部分31aで遮断し、かつ信号線3
1の右側部分に電源供給線32の電圧を供給して、この
信号線31の右側部分から図3の3入力ナンド回路群2
1へとハイレベルの信号を伝達している。
を部分31aで切断すると共に、この信号線31の右側
部分と電源供給線32を短絡線33を介して接続してお
り、信号線31を通じてのアドレス信号(又は反転アド
レス信号)の伝達を部分31aで遮断し、かつ信号線3
1の右側部分に電源供給線32の電圧を供給して、この
信号線31の右側部分から図3の3入力ナンド回路群2
1へとハイレベルの信号を伝達している。
【0039】なお、電源供給線32の代わりに、ハイレ
ベルに常に設定されている信号線を用いても構わない。
ベルに常に設定されている信号線を用いても構わない。
【0040】この様な信号線31、電源供給線32、短
絡線33等は、半導体記憶装置の製造工程で、これらの
線をマスキングしてパターニングすることによって容易
に形成することができる。
絡線33等は、半導体記憶装置の製造工程で、これらの
線をマスキングしてパターニングすることによって容易
に形成することができる。
【0041】
【発明の効果】以上説明した様に、この発明の半導体記
憶装置によれば、各ヒューズを選択的に切断して、予め
定められた各個数のいずれかを選択すると、この選択さ
れた個数の各バンクにメモリアレイが分割される。この
状態で、アドレスを指定すると、このアドレスに応答し
て、各バンクのいずれかが選択される。
憶装置によれば、各ヒューズを選択的に切断して、予め
定められた各個数のいずれかを選択すると、この選択さ
れた個数の各バンクにメモリアレイが分割される。この
状態で、アドレスを指定すると、このアドレスに応答し
て、各バンクのいずれかが選択される。
【0042】これらのヒューズは、半導体記憶装置の回
路に含ませて形成することができ、従来装置のパッドに
比べると、その占有面積が小さいので、チップ面積の増
大を招かずに済む。
路に含ませて形成することができ、従来装置のパッドに
比べると、その占有面積が小さいので、チップ面積の増
大を招かずに済む。
【図1】この発明が適用される半導体記憶装置の概略構
成を示す図
成を示す図
【図2】(a)及び(b)はメモリアレイの分割による
効果を説明するために用いた図
効果を説明するために用いた図
【図3】この発明の半導体記憶装置の第1実施形態を示
すブロック図
すブロック図
【図4】図3のヒューズ回路の構成を示す回路図
【図5】(a)及び(b)はヒューズ回路の他の例を示
す平面図
す平面図
【図6】従来の半導体記憶装置におけるメモリアレイの
制御系を示すブロック図
制御系を示すブロック図
11 第1メモリアレイ 12 第2メモリアレイ 13 第3メモリアレイ 14 第4メモリアレイ 15 メモリアレイ 21 3入力ナンド回路群 22,23,24,25 ヒューズ回路 26 インバータ群 27 ヒューズ N1,N2 Nチャネルトランジスタ P1 Pチャネルトランジスタ I1,I2 インバータ 31 信号線 32 電源供給線 33 短絡線
Claims (2)
- 【請求項1】 各メモリセルを配列してなるメモリアレ
イを備え、このメモリアレイを複数のバンクに分割し、
これらのバンク毎に、メモリセルをアクセスする半導体
記憶装置において、 複数のヒューズを有し、これらのヒューズの接続と切断
の組み合わせに応じて予め定められた各個数のいずれか
を選択し、この選択された個数の各バンクにメモリアレ
イを分割するバンク数設定手段と、 アドレスに応答して、バンク数設定手段によって分割さ
れた各バンクのいずれかを選択する制御手段とを備える
半導体記憶装置。 - 【請求項2】 各ヒューズの接続と切断は、この半導体
記憶装置の製造に際してのマスキングによって設定され
る請求項1に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9094150A JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
US09/056,282 US6185146B1 (en) | 1997-04-11 | 1998-04-07 | Semiconductor memory device and method for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9094150A JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10289571A true JPH10289571A (ja) | 1998-10-27 |
Family
ID=14102364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9094150A Pending JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6185146B1 (ja) |
JP (1) | JPH10289571A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6539487B1 (en) * | 1999-11-09 | 2003-03-25 | International Business Machines Corporation | System for dynamically selecting maximum number of accessible banks of memory per cycle by monitoring actual power to each of the banks to determine the number of accessible banks |
US6631444B2 (en) | 2001-06-27 | 2003-10-07 | Intel Corporation | Cache architecture for pipelined operation with on-die processor |
US6647455B2 (en) * | 2001-06-27 | 2003-11-11 | Intel Corporation | On-die cache memory with repeaters |
US6662271B2 (en) | 2001-06-27 | 2003-12-09 | Intel Corporation | Cache architecture with redundant sub array |
US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
US7830734B2 (en) | 2008-03-14 | 2010-11-09 | Promos Technologies Pte. Ltd. | Asymetric data path position and delays technique enabling high speed access in integrated circuit memory devices |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4677742A (en) * | 1983-01-18 | 1987-07-07 | Energy Conversion Devices, Inc. | Electronic matrix arrays and method for making the same |
US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
US5387311A (en) * | 1993-02-16 | 1995-02-07 | Vlsi Technology, Inc. | Method for manufacturing anti-fuse structures |
JPH07230686A (ja) * | 1994-02-18 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-04-11 JP JP9094150A patent/JPH10289571A/ja active Pending
-
1998
- 1998-04-07 US US09/056,282 patent/US6185146B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
Also Published As
Publication number | Publication date |
---|---|
US6185146B1 (en) | 2001-02-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020802 |