JPH0590335A - 半導体装置 - Google Patents
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- JPH0590335A JPH0590335A JP3249311A JP24931191A JPH0590335A JP H0590335 A JPH0590335 A JP H0590335A JP 3249311 A JP3249311 A JP 3249311A JP 24931191 A JP24931191 A JP 24931191A JP H0590335 A JPH0590335 A JP H0590335A
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- leads
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高集積化されたLSI などの半導体装置で、リ
ード線の数の多い多ピンLSI においても、リード線を高
集積化してリード線のためにチップ面積を大きくしなく
てもよい小形で安価な半導体装置を提供する。 【構成】 半導体チップの辺に沿って電極パッドを複数
列形成し、外部に導出されたリード線と連結されたリー
ド線の少なくともインナーリード部を前記電極パッドの
列の数と合わせた複数層に形成し、半導体チップの電極
パッドとリード線とを連結することによりTAB 方式で形
成できるようにした半導体装置。
ード線の数の多い多ピンLSI においても、リード線を高
集積化してリード線のためにチップ面積を大きくしなく
てもよい小形で安価な半導体装置を提供する。 【構成】 半導体チップの辺に沿って電極パッドを複数
列形成し、外部に導出されたリード線と連結されたリー
ド線の少なくともインナーリード部を前記電極パッドの
列の数と合わせた複数層に形成し、半導体チップの電極
パッドとリード線とを連結することによりTAB 方式で形
成できるようにした半導体装置。
Description
【０００１】
【産業上の利用分野】本発明はたとえばコンピュータな
どのシステムボードや液晶表示器モジュールなど、各種
プリント基板に実装される半導体装置に関する。さらに
詳しくは、高集積化された多ピンLSI のリード線を多層
化して集積化した半導体装置に関する。
どのシステムボードや液晶表示器モジュールなど、各種
プリント基板に実装される半導体装置に関する。さらに
詳しくは、高集積化された多ピンLSI のリード線を多層
化して集積化した半導体装置に関する。
【０００２】
【従来の技術】従来、LSI などの半導体装置は、回路を
組み込んだ半導体チップの周囲に各回路の外部との接続
用電極パッドを形成し、リードフレームやキャリヤテー
プなどに形成された、外部との接続用リード端子と連結
しているインナーリードの先端とワイヤボンディングす
る方式または前記電極パッドに形成されたバンプと自動
的にボンディングする方式（以下、TAB 方式という）に
より連結され、樹脂封止されて形成されている。最近の
半導体装置の高集積化に伴い、外部接続用リード端子の
数も多くなっている。このような多ピンLSI のワイヤボ
ンディング方式の例を図３に、TAB 方式の例を図４に示
す。
組み込んだ半導体チップの周囲に各回路の外部との接続
用電極パッドを形成し、リードフレームやキャリヤテー
プなどに形成された、外部との接続用リード端子と連結
しているインナーリードの先端とワイヤボンディングす
る方式または前記電極パッドに形成されたバンプと自動
的にボンディングする方式（以下、TAB 方式という）に
より連結され、樹脂封止されて形成されている。最近の
半導体装置の高集積化に伴い、外部接続用リード端子の
数も多くなっている。このような多ピンLSI のワイヤボ
ンディング方式の例を図３に、TAB 方式の例を図４に示
す。
【０００３】図３において、１はLSI チップ、７は電極
パッド、８は金線などのワイヤ、９はリードフレームで
ある。この方式では金線８を電極パッド７とリードフレ
ーム９とのあいだにボンディングしてLSI チップ１とア
ウターリードとが接続される。
パッド、８は金線などのワイヤ、９はリードフレームで
ある。この方式では金線８を電極パッド７とリードフレ
ーム９とのあいだにボンディングしてLSI チップ１とア
ウターリードとが接続される。
【０００４】また図４で、10はインナーリード、11はア
ウターリード、12はテープキャリヤで、テープキャリヤ
12に予め形成されたインナーリード10の先端が電極パッ
ド７部分に形成されたバンプ２に熱圧着により接着さ
れ、樹脂封止される。
ウターリード、12はテープキャリヤで、テープキャリヤ
12に予め形成されたインナーリード10の先端が電極パッ
ド７部分に形成されたバンプ２に熱圧着により接着さ
れ、樹脂封止される。
【０００５】
【発明が解決しようとする課題】従来のワイヤボンディ
ングによるものはボンディング時においては、ボンディ
ング時に形成されるボールとボール、またはワイヤとボ
ールとの接触を防止するため、とくにインナーリードが
斜めに配線されるチップのコーナ部でのパッド間隔を拡
げる必要がある。したがって回路部分は小さい面積で集
積化されても、電極パッドのためにチップのサイズが大
きくなるという問題を有している。
ングによるものはボンディング時においては、ボンディ
ング時に形成されるボールとボール、またはワイヤとボ
ールとの接触を防止するため、とくにインナーリードが
斜めに配線されるチップのコーナ部でのパッド間隔を拡
げる必要がある。したがって回路部分は小さい面積で集
積化されても、電極パッドのためにチップのサイズが大
きくなるという問題を有している。
【０００６】一方、このワイヤボンディング方式でチッ
プサイズを大きくしないで電極パッドを沢山設ける方法
として、図５に一部概略図を示すように、電極パッドを
チップ周囲に２列に配列する方法も採用されている。し
かしこの方法では、図５に示すように外側のパッド電極
に接続されたワイヤ側に、内側の電極パッドに接続され
たワイヤを延設しなければならない。そのため両ワイヤ
が接触するばあいがある。そしてこれら一対のワイヤを
リードフレームのインナーリードに接続するばあい延設
したワイヤは長くなりリードインダクタンスが大きくな
る。また上下のワイヤ間に長さの相違が生じ特性のアン
バランスが生じる。さらに樹脂封止後、ハンダリフロー
するが、リード間隔が0.3mm 以上ないと、ハンダにより
リード線が短絡されるため、その面からもリード間隔が
制約を受け、多ピンになればなるほど（アウターリード
の数が多くなるほど）実装面積を大きくしなければなら
ない。
プサイズを大きくしないで電極パッドを沢山設ける方法
として、図５に一部概略図を示すように、電極パッドを
チップ周囲に２列に配列する方法も採用されている。し
かしこの方法では、図５に示すように外側のパッド電極
に接続されたワイヤ側に、内側の電極パッドに接続され
たワイヤを延設しなければならない。そのため両ワイヤ
が接触するばあいがある。そしてこれら一対のワイヤを
リードフレームのインナーリードに接続するばあい延設
したワイヤは長くなりリードインダクタンスが大きくな
る。また上下のワイヤ間に長さの相違が生じ特性のアン
バランスが生じる。さらに樹脂封止後、ハンダリフロー
するが、リード間隔が0.3mm 以上ないと、ハンダにより
リード線が短絡されるため、その面からもリード間隔が
制約を受け、多ピンになればなるほど（アウターリード
の数が多くなるほど）実装面積を大きくしなければなら
ない。
【０００７】一方、TAB 方式ではボンディング時のボー
ルが形成されないため、比較的パッド間隔を狭く形成で
き、アウターリードはテープ上で自由に形成でき、しか
もテープを折り曲げることにより立体的な実装をするこ
とができる。しかし、パッドを２列に形成することはで
きず、やはり一定の限界がある。
ルが形成されないため、比較的パッド間隔を狭く形成で
き、アウターリードはテープ上で自由に形成でき、しか
もテープを折り曲げることにより立体的な実装をするこ
とができる。しかし、パッドを２列に形成することはで
きず、やはり一定の限界がある。
【０００８】本発明は前述の問題を解消するためになさ
れたものであり、チップのサイズが小さく、さらにリー
ド密度の高い多ピンLSI パッケージを提供し、実装面積
を大幅に縮小することを目的とする。
れたものであり、チップのサイズが小さく、さらにリー
ド密度の高い多ピンLSI パッケージを提供し、実装面積
を大幅に縮小することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は各回路素子が形成された半導体チップの各電極パッド
と外部に導出されるリード線とが電気的に接続され、樹
脂封止された半導体装置であって、前記電極パッドが前
記半導体チップの辺に沿って複数列形成され、前記リー
ド線はキャリヤテープ上に形成され、前記リード線と電
気的に連結されている少なくともインナーリード部分の
一部が絶縁膜を介して複数層に形成され、前記インナー
リードの各先端部分が前記各電極パッド部分に接続され
てなることを特徴としている。
は各回路素子が形成された半導体チップの各電極パッド
と外部に導出されるリード線とが電気的に接続され、樹
脂封止された半導体装置であって、前記電極パッドが前
記半導体チップの辺に沿って複数列形成され、前記リー
ド線はキャリヤテープ上に形成され、前記リード線と電
気的に連結されている少なくともインナーリード部分の
一部が絶縁膜を介して複数層に形成され、前記インナー
リードの各先端部分が前記各電極パッド部分に接続され
てなることを特徴としている。
【００１０】
【作用】本発明の多ピンLSI パッケージにおいては、パ
ッド電極をチップ外周に沿って複数列に配列し、インナ
ーリードおよびアウターリードを形成したキャリヤテー
プ上に絶縁膜を介してインナーリードを複数層重ねてTA
B 方式で接続できるようにしているため、小さい面積の
チップでリード数を増加することができる。
ッド電極をチップ外周に沿って複数列に配列し、インナ
ーリードおよびアウターリードを形成したキャリヤテー
プ上に絶縁膜を介してインナーリードを複数層重ねてTA
B 方式で接続できるようにしているため、小さい面積の
チップでリード数を増加することができる。
【００１１】さらにフェースダウン方式を採用すること
により、アウターリードの基板への接続点が上層のアウ
ターリードが内側、下層のアウターリードが外側に配列
される。したがって各リードはほぼ同一長さになり、そ
の結果上下のリード間のリードインダクタンスの差がほ
とんどなくなる。
により、アウターリードの基板への接続点が上層のアウ
ターリードが内側、下層のアウターリードが外側に配列
される。したがって各リードはほぼ同一長さになり、そ
の結果上下のリード間のリードインダクタンスの差がほ
とんどなくなる。
【００１２】
【実施例】つぎに、添付の図面を参照しながら本発明の
多ピンLSI パッケージを説明する。
多ピンLSI パッケージを説明する。
【００１３】図１は本発明のパッケージングの一実施例
を示す平面説明図、図２は図１の横断面説明図である。
を示す平面説明図、図２は図１の横断面説明図である。
【００１４】図１において、１は半導体チップで、電極
パッド部分にバンプ２が形成されている。３はリード線
で、チップ側のインナーリード31と外部接続用のアウタ
ーリード32とからなっている。リード線３はチップ１の
外周に配置されたキャリヤテープ４に支持されて封止樹
脂５の外部へアウターリード32が突出するように構成さ
れている。
パッド部分にバンプ２が形成されている。３はリード線
で、チップ側のインナーリード31と外部接続用のアウタ
ーリード32とからなっている。リード線３はチップ１の
外周に配置されたキャリヤテープ４に支持されて封止樹
脂５の外部へアウターリード32が突出するように構成さ
れている。
【００１５】図２に示すように、バンプ２に接続された
インナーリード31は上下２層に配線されている。すなわ
ち、チップ１上の外側のバンプ2aに接続されたインナー
リード31a は下層、内側のバンプ2bに接続されたインナ
ーリード31b は上層を形成している。これら上下２層の
インナーリード31a 、31b はキャリヤテープ４上に、た
がいに絶縁テープ６を挟むようにして保持されている。
インナーリード31は上下２層に配線されている。すなわ
ち、チップ１上の外側のバンプ2aに接続されたインナー
リード31a は下層、内側のバンプ2bに接続されたインナ
ーリード31b は上層を形成している。これら上下２層の
インナーリード31a 、31b はキャリヤテープ４上に、た
がいに絶縁テープ６を挟むようにして保持されている。
【００１６】そして各インナーリード31と連続して設け
られている各アウターリード32も同じく上下２層32a 、
32b になっているが、アウターリード32部分では絶縁テ
ープ６を介在させないで、下層のアウターリード32a を
外方に延設し、プリント基板への接着部分33は同一平面
となるように形成されている。
られている各アウターリード32も同じく上下２層32a 、
32b になっているが、アウターリード32部分では絶縁テ
ープ６を介在させないで、下層のアウターリード32a を
外方に延設し、プリント基板への接着部分33は同一平面
となるように形成されている。
【００１７】このLSI の組立方法は、LSI チップのバン
プ位置の間隔に合わせたリード線３を予め２層に形成し
たキャリヤテープ４を準備しておき、キャリヤテープ４
の切欠き部41の中心にLSI チップ１を配置し、熱圧着に
よりインナーリード31とバンプ２とを一括で接着する。
そののち、チップ１およびインナーリード31部分をトラ
ンスファモールドなどで樹脂封止し、キャリヤテープ４
からアウターリード32を切り離し、図２に示すように折
り曲げ加工することにより形成できる。
プ位置の間隔に合わせたリード線３を予め２層に形成し
たキャリヤテープ４を準備しておき、キャリヤテープ４
の切欠き部41の中心にLSI チップ１を配置し、熱圧着に
よりインナーリード31とバンプ２とを一括で接着する。
そののち、チップ１およびインナーリード31部分をトラ
ンスファモールドなどで樹脂封止し、キャリヤテープ４
からアウターリード32を切り離し、図２に示すように折
り曲げ加工することにより形成できる。
【００１８】この実施例では、チップ１の上面側に実装
されるべき基板が配置される、いわゆるフェースダウン
の構造に形成されている。すなわち、リード３は図２に
示されるごとく、回路の形成されたチップ１の上面に接
続されたリード線３はそのまま上方に延び、プリント基
板との接続部分33をチップ表面の上方でチップ表面と平
行に形成している。したがって、プリント基板に実装し
たばあい、チップ１の表面がプリント基板に面し、裏む
きの形になるが、この構造にすることにより、積層した
上層と下層のリード線の長さをほぼ等しくでき、特性上
好ましい。
されるべき基板が配置される、いわゆるフェースダウン
の構造に形成されている。すなわち、リード３は図２に
示されるごとく、回路の形成されたチップ１の上面に接
続されたリード線３はそのまま上方に延び、プリント基
板との接続部分33をチップ表面の上方でチップ表面と平
行に形成している。したがって、プリント基板に実装し
たばあい、チップ１の表面がプリント基板に面し、裏む
きの形になるが、この構造にすることにより、積層した
上層と下層のリード線の長さをほぼ等しくでき、特性上
好ましい。
【００１９】つぎに、このLSI を実際にプリント基板へ
装着する方法について説明する。このLSI をプリント基
板に装着するには、まず、LSI のリード線端部を一括し
てハンダリフローする。つぎに、予めプリント基板側に
LSI のリード線の位置に合わせたプリント基板配線のパ
ッド部分にハンダリフローをしておき、LSI のアウター
リードの接続部分33を重ね、一括してハンダ付けをす
る。この実施例では、チップに設けた電極パッドを２列
の千鳥状に形成したのと合わせて、アウターリード32も
２列の千鳥状に形成しているため、ハンダリフロー時や
プリント基板との接着時にリード線間またはパッド間を
短絡するような事故はおきない。
装着する方法について説明する。このLSI をプリント基
板に装着するには、まず、LSI のリード線端部を一括し
てハンダリフローする。つぎに、予めプリント基板側に
LSI のリード線の位置に合わせたプリント基板配線のパ
ッド部分にハンダリフローをしておき、LSI のアウター
リードの接続部分33を重ね、一括してハンダ付けをす
る。この実施例では、チップに設けた電極パッドを２列
の千鳥状に形成したのと合わせて、アウターリード32も
２列の千鳥状に形成しているため、ハンダリフロー時や
プリント基板との接着時にリード線間またはパッド間を
短絡するような事故はおきない。
【００２０】以上説明した実施例では、チップ１の電極
パッドをチップ１の周辺に２列に千鳥状に形成し、イン
ナーリード部分31も２層に形成したキャリヤテープ４の
例で説明したが、２列２層ではなく、３列以上３層以上
にしても同様にすることができ、一層の高集積化を達成
できる。
パッドをチップ１の周辺に２列に千鳥状に形成し、イン
ナーリード部分31も２層に形成したキャリヤテープ４の
例で説明したが、２列２層ではなく、３列以上３層以上
にしても同様にすることができ、一層の高集積化を達成
できる。
【００２１】また上記実施例ではアウターリード先端の
プリント基板との接合部を折り曲げて基板上に載置する
ことにより接着できる例で説明したが、そのような構造
に限らず、樹脂の面と垂直方向に伸ばし、プリント基板
に設けた切り込みに挿入してハンダ付けなどにより固着
する形状にしてもよいことは言うまでもない。さらにリ
ード線延出の方向はフェースダウンの方向に限らず、従
来のようにチップの裏面側に延出してもよい。
プリント基板との接合部を折り曲げて基板上に載置する
ことにより接着できる例で説明したが、そのような構造
に限らず、樹脂の面と垂直方向に伸ばし、プリント基板
に設けた切り込みに挿入してハンダ付けなどにより固着
する形状にしてもよいことは言うまでもない。さらにリ
ード線延出の方向はフェースダウンの方向に限らず、従
来のようにチップの裏面側に延出してもよい。
【００２２】さらに、外部リード線は多列化にしない
で、一列に形成することもできる。このばあい、アウタ
ーリードのハンダリフロー時の制約を受け、ある間隔以
上で配列しなければならないが、プリント基板上の配置
の関係で一列に形成することもできる。このばあいでも
チップの電極パッドは多列化され、インナーリード部分
は多層化されているため、高価な半導体チップ部分の小
面積化は達成できており、効果がある。
で、一列に形成することもできる。このばあい、アウタ
ーリードのハンダリフロー時の制約を受け、ある間隔以
上で配列しなければならないが、プリント基板上の配置
の関係で一列に形成することもできる。このばあいでも
チップの電極パッドは多列化され、インナーリード部分
は多層化されているため、高価な半導体チップ部分の小
面積化は達成できており、効果がある。
【００２３】
【発明の効果】以上説明したように、本発明によれば高
集積化され、多ピンを必要とするLSIでも、チップの電
極パッドを多列に形成し、前記電極パッドと接続される
インナーリード部分を多層で形成しているため、従来の
TAB 方式技術を利用でき、簡単な方法で小さな面積のチ
ップから多数のリード線を延出することができ、しかも
リード線間の接触事故を防止でき、小型で安価な信頼性
の良いLSI をうることができる。
集積化され、多ピンを必要とするLSIでも、チップの電
極パッドを多列に形成し、前記電極パッドと接続される
インナーリード部分を多層で形成しているため、従来の
TAB 方式技術を利用でき、簡単な方法で小さな面積のチ
ップから多数のリード線を延出することができ、しかも
リード線間の接触事故を防止でき、小型で安価な信頼性
の良いLSI をうることができる。
【００２４】またアウターリードも多列の千鳥状にする
ことにより、従来のハンダリフロー技術を使用してプリ
ント基板上の配線密度を大幅に向上させることができ
る。
ことにより、従来のハンダリフロー技術を使用してプリ
ント基板上の配線密度を大幅に向上させることができ
る。
【００２５】さらに、本発明を使用してフェースダウン
方式を採用することにより、電極パッドを多列化し、リ
ード線を多層化しても内側と外側のリード線はほぼ同じ
長さに形成でき、リードインダクタンス分のリード線位
置による特性変動を解消できる。
方式を採用することにより、電極パッドを多列化し、リ
ード線を多層化しても内側と外側のリード線はほぼ同じ
長さに形成でき、リードインダクタンス分のリード線位
置による特性変動を解消できる。
【００２６】以上より、本発明によれば高集積化された
多ピンのLSI を小形で安価にえられ、各種電子機器の小
形化およびコストダウンに大いに寄与する。
多ピンのLSI を小形で安価にえられ、各種電子機器の小
形化およびコストダウンに大いに寄与する。
【図１】本発明の一実施例であるLSI チップのバンプと
リード線とを接続した部分の平面説明図である。
リード線とを接続した部分の平面説明図である。
【図２】図１の実施例の横断面説明図である。
【図３】従来のLSI チップの電極パッドとリード線とを
ワイヤボンディングで接続するばあいの接続部分を説明
する部分的平面説明図である。
ワイヤボンディングで接続するばあいの接続部分を説明
する部分的平面説明図である。
【図４】従来のTAB 方式によるチップの電極とリード線
とを接続する部分の説明図である。
とを接続する部分の説明図である。
【図５】従来のワイヤボンディングで接続するばあい
の、電極パッドを２列に形成したばあいのワイヤボンデ
ィングの状態を説明する図である。
の、電極パッドを２列に形成したばあいのワイヤボンデ
ィングの状態を説明する図である。
１ 半導体チップ ２ バンプ ３ リード線 ４ キャリヤテープ ６ 絶縁テープ 31 インナーリード
Claims (3)
- 【請求項１】 各回路素子が形成された半導体チップの
各電極パッドと外部に導出されるリード線とが電気的に
接続され、樹脂封止された半導体装置であって、前記電
極パッドが前記半導体チップの辺に沿って複数列形成さ
れ、前記リード線はキャリヤテープ上に形成され、前記
リード線と電気的に連結されている少なくともインナー
リード部分の一部が絶縁膜を介して複数層に形成され、
前記インナーリードの各先端部分が前記各電極パッド部
分に接続されてなる半導体装置。 - 【請求項２】 前記外部に導出されるリード線の端部が
複数列に形成されてなる請求項１記載の半導体装置。 - 【請求項３】 前記外部に導出されるリード線の端部が
前記半導体チップの前記電極パッドの形成された側に導
出され、前記各リード線がほぼ同じ長さに形成されてな
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249311A JPH0590335A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3249311A JPH0590335A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590335A true JPH0590335A (ja) | 1993-04-09 |
Family
ID=17191106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249311A Pending JPH0590335A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006134437A (ja) * | 2004-11-04 | 2006-05-25 | Funai Electric Co Ltd | 対物レンズ駆動装置 |
| WO2009004878A1 (ja) * | 2007-07-04 | 2009-01-08 | Fujitsu Ten Limited | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
-
1991
- 1991-09-27 JP JP3249311A patent/JPH0590335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006134437A (ja) * | 2004-11-04 | 2006-05-25 | Funai Electric Co Ltd | 対物レンズ駆動装置 |
| WO2009004878A1 (ja) * | 2007-07-04 | 2009-01-08 | Fujitsu Ten Limited | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
| JP2009016572A (ja) * | 2007-07-04 | 2009-01-22 | Fujitsu Ten Ltd | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
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