JPH0669371A - Ｐｇａパッケージ - Google Patents
ＰｇａパッケージInfo
- Publication number
- JPH0669371A JPH0669371A JP4219119A JP21911992A JPH0669371A JP H0669371 A JPH0669371 A JP H0669371A JP 4219119 A JP4219119 A JP 4219119A JP 21911992 A JP21911992 A JP 21911992A JP H0669371 A JPH0669371 A JP H0669371A
- Authority
- JP
- Japan
- Prior art keywords
- lands
- land
- package
- hexagonal
- insulating base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ランド間距離を短くすることなく、ランドの
形成密度を高めることにより、パッケージ自体の小型化
と入出力信号数の増加への対応とを両立させたＰＧＡパ
ッケージを提供する。 【構成】 絶縁性基材の内部に設けられた導体回路の一
端部と電気的に接続するように、絶縁性基材の表面に複
数のランドを設け、複数のランド２３上にそれぞれピン
１９を接合したＰＧＡパッケージである。複数のランド
２３は、互いに隣接するランドにより正三角形をそれぞ
れ形成するように配置されている。また、ランド２３の
形状は、例えば略正六角形とする。
形成密度を高めることにより、パッケージ自体の小型化
と入出力信号数の増加への対応とを両立させたＰＧＡパ
ッケージを提供する。 【構成】 絶縁性基材の内部に設けられた導体回路の一
端部と電気的に接続するように、絶縁性基材の表面に複
数のランドを設け、複数のランド２３上にそれぞれピン
１９を接合したＰＧＡパッケージである。複数のランド
２３は、互いに隣接するランドにより正三角形をそれぞ
れ形成するように配置されている。また、ランド２３の
形状は、例えば略正六角形とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体用のＰＧＡ（ピ
ングリッドアレイ）パッケージに関する。
ングリッドアレイ）パッケージに関する。
【０００２】
【従来の技術】近年、半導体チップの高集積化が急速に
進められており、これに伴って 1素子当りの入出力信号
数は飛躍的に増加する傾向にある。一方、各種電子機器
に対する小形化要請が強まるにつれて、半導体チップを
搭載したパッケージにおいても、高密度実装を可能とす
ることが求められており、パッケージ自体に対する小形
化の要望が強まっている。
進められており、これに伴って 1素子当りの入出力信号
数は飛躍的に増加する傾向にある。一方、各種電子機器
に対する小形化要請が強まるにつれて、半導体チップを
搭載したパッケージにおいても、高密度実装を可能とす
ることが求められており、パッケージ自体に対する小形
化の要望が強まっている。
【０００３】このような半導体用のパッケージに対する
種々の要望に対して、パッケージ自体を小形化した上
で、入出力信号数の増加に対応するためには、半導体チ
ップが収容されるキャビティと同一面上、あるいは反対
側の面上に複数のランドを形成し、これらのランド上に
それぞれ外部端子となるピンを接合した、いわゆるＰＧ
Ａパッケージが有利となる。なお、パッケージの本体と
しては、通常、内部にMoや W等の同時焼成層による導体
回路を設けたセラミックス多層回路基板が用いられてい
る。
種々の要望に対して、パッケージ自体を小形化した上
で、入出力信号数の増加に対応するためには、半導体チ
ップが収容されるキャビティと同一面上、あるいは反対
側の面上に複数のランドを形成し、これらのランド上に
それぞれ外部端子となるピンを接合した、いわゆるＰＧ
Ａパッケージが有利となる。なお、パッケージの本体と
しては、通常、内部にMoや W等の同時焼成層による導体
回路を設けたセラミックス多層回路基板が用いられてい
る。
【０００４】ところで、従来のＰＧＡパッケージにおけ
るランドの配置方法としては、例えば図１１に示すよう
に、四角形の各頂点に 4つの円形ランド１ａ、１ａ…を
それぞれ配置することを基準とする方法が用いられてき
た。
るランドの配置方法としては、例えば図１１に示すよう
に、四角形の各頂点に 4つの円形ランド１ａ、１ａ…を
それぞれ配置することを基準とする方法が用いられてき
た。
【０００５】しかし、上述したような従来のランド配置
方法では、さらに多ピンのパッケージを構成しようとし
た場合に、パッケージの表面積を増大しなければなら
ず、パッケージに対する小型化の要請に反することとな
る。また、パッケージの大型化を防ぐために、ランド間
距離を短縮することも検討されているが、隣り合うラン
ド間でのショートの危険性が高くなるため、ランド間距
離を限りなく小さくすることは困難である。
方法では、さらに多ピンのパッケージを構成しようとし
た場合に、パッケージの表面積を増大しなければなら
ず、パッケージに対する小型化の要請に反することとな
る。また、パッケージの大型化を防ぐために、ランド間
距離を短縮することも検討されているが、隣り合うラン
ド間でのショートの危険性が高くなるため、ランド間距
離を限りなく小さくすることは困難である。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のＰＧＡパッケージにおけるランドの配置方法では、単
位面積当りに形成することが可能なランドの数に限界が
あり、さらに多ピン化した半導体チップを搭載するため
には、パッケージ自体を大型化しなければならないとい
う問題が生じている。
のＰＧＡパッケージにおけるランドの配置方法では、単
位面積当りに形成することが可能なランドの数に限界が
あり、さらに多ピン化した半導体チップを搭載するため
には、パッケージ自体を大型化しなければならないとい
う問題が生じている。
【０００７】このようなことから、高密度実装を可能と
するために、パッケージ自体を大型化することなく、最
近の半導体チップの集積度の飛躍的な向上に伴う入出力
信号数の増加に信頼性を確保した上で対処可能とした、
すなわちランド間距離を短くすることなく、ランドの形
成密度を高めたＰＧＡパッケージが強く求められてい
る。
するために、パッケージ自体を大型化することなく、最
近の半導体チップの集積度の飛躍的な向上に伴う入出力
信号数の増加に信頼性を確保した上で対処可能とした、
すなわちランド間距離を短くすることなく、ランドの形
成密度を高めたＰＧＡパッケージが強く求められてい
る。
【０００８】本発明は、このような課題に対処してなさ
れたもので、ランド間距離を短くすることなく、ランド
の形成密度を高めることにより、パッケージ自体の小型
化と入出力信号数の増加への対応とを両立させたＰＧＡ
パッケージを提供することを目的としている。
れたもので、ランド間距離を短くすることなく、ランド
の形成密度を高めることにより、パッケージ自体の小型
化と入出力信号数の増加への対応とを両立させたＰＧＡ
パッケージを提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明における第１のＰ
ＧＡパッケージは、絶縁性基材と、前記絶縁性基材の内
部に設けられた導体回路と、前記導体回路の一端部と電
気的に接続するように、前記絶縁性基材の表面に設けら
れた複数のランドと、前記複数のランド上にそれぞれ接
合されたピンとを具備するＰＧＡパッケージにおいて、
前記複数のランドは、直線状に同一の形成ピッチで配列
された複数のランド列により配置されていると共に、前
記ランドは、隣接するランドにより正三角形をそれぞれ
形成するように配置されていることを特徴としている。
ＧＡパッケージは、絶縁性基材と、前記絶縁性基材の内
部に設けられた導体回路と、前記導体回路の一端部と電
気的に接続するように、前記絶縁性基材の表面に設けら
れた複数のランドと、前記複数のランド上にそれぞれ接
合されたピンとを具備するＰＧＡパッケージにおいて、
前記複数のランドは、直線状に同一の形成ピッチで配列
された複数のランド列により配置されていると共に、前
記ランドは、隣接するランドにより正三角形をそれぞれ
形成するように配置されていることを特徴としている。
【００１０】また、第２のＰＧＡパッケージは、絶縁性
基材と、前記絶縁性基材の内部に設けられた導体回路
と、前記導体回路の一端部と電気的に接続するように、
前記絶縁性基材の表面に設けられた複数のランドと、前
記複数のランド上にそれぞれ接合されたピンとを具備す
るＰＧＡパッケージにおいて、前記ランドの形状は略正
六角形であることを特徴としている。さらに、この第２
のＰＧＡパッケージにおいて、前記複数の六角形ランド
は、直線状に同一の形成ピッチで配列された複数のラン
ド列により配置されていると共に、前記六角形ランド
は、隣接する六角形ランドにより正三角形をそれぞれ形
成するように配置されていることを特徴としている。
基材と、前記絶縁性基材の内部に設けられた導体回路
と、前記導体回路の一端部と電気的に接続するように、
前記絶縁性基材の表面に設けられた複数のランドと、前
記複数のランド上にそれぞれ接合されたピンとを具備す
るＰＧＡパッケージにおいて、前記ランドの形状は略正
六角形であることを特徴としている。さらに、この第２
のＰＧＡパッケージにおいて、前記複数の六角形ランド
は、直線状に同一の形成ピッチで配列された複数のラン
ド列により配置されていると共に、前記六角形ランド
は、隣接する六角形ランドにより正三角形をそれぞれ形
成するように配置されていることを特徴としている。
【００１１】
【作用】本発明のＰＧＡパッケージにおいては、複数の
ランドを隣接するランドにより正三角形をそれぞれ形成
するように配置している。このような配置パターンを適
用することにより、各ランド間距離を全て同一とし、ラ
ンドを密に形成することが可能となるため、従来のラン
ドの配置方法に比べて、基本的なランド間距離を短くす
ることなく、同一面積内におけるランドの数、すなわち
ランドの形成密度を大幅に増やすことできる。よって、
ＰＧＡパッケージ自体の大きさを大型化することなく、
例えば半導体チップの入出力信号数の増加に対処するこ
とが可能となる。
ランドを隣接するランドにより正三角形をそれぞれ形成
するように配置している。このような配置パターンを適
用することにより、各ランド間距離を全て同一とし、ラ
ンドを密に形成することが可能となるため、従来のラン
ドの配置方法に比べて、基本的なランド間距離を短くす
ることなく、同一面積内におけるランドの数、すなわち
ランドの形成密度を大幅に増やすことできる。よって、
ＰＧＡパッケージ自体の大きさを大型化することなく、
例えば半導体チップの入出力信号数の増加に対処するこ
とが可能となる。
【００１２】また、上記ランドの配置パターンを適用し
た上で、ランドの形状を略正六角形とすることにより、
ランドの形成密度を低下させることなく、ランド面積を
増大させることができるため、外部端子となるピンを接
合する際の信頼性等の向上を図ることが可能となる。
た上で、ランドの形状を略正六角形とすることにより、
ランドの形成密度を低下させることなく、ランド面積を
増大させることができるため、外部端子となるピンを接
合する際の信頼性等の向上を図ることが可能となる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は、本発明の一実施例のＰＧＡパッケ
ージの概略構成を示す断面図である。図１に示すＰＧＡ
パッケージ１１は、複数の絶縁層１２を多層一体化した
多層配線基板１３を本体とするものであり、この多層配
線基板１３の各絶縁層１２上には、所定の配線パターン
を有する導体回路１４、さらには接地層や電源層等が設
けられている。なお、上記絶縁層１２としては、絶縁性
樹脂材料や、酸化アルミニウム、窒化アルミニウム等の
絶縁性セラミックス材料が用いられる。
ージの概略構成を示す断面図である。図１に示すＰＧＡ
パッケージ１１は、複数の絶縁層１２を多層一体化した
多層配線基板１３を本体とするものであり、この多層配
線基板１３の各絶縁層１２上には、所定の配線パターン
を有する導体回路１４、さらには接地層や電源層等が設
けられている。なお、上記絶縁層１２としては、絶縁性
樹脂材料や、酸化アルミニウム、窒化アルミニウム等の
絶縁性セラミックス材料が用いられる。
【００１５】多層配線基板１３の第１の主面１３ａ側に
は、半導体チップ（１５）の搭載部となるキャビティ１
６が設けられている。また、上記した導体回路１４は、
ビアホール１７内に充填された導電材料によって、多層
配線基板１３の第２の主面１３ｂに導かれている。この
多層配線基板１３の第２の主面１３ｂ上には、各ビアホ
ール１７内に充填された導電材料と電気的に接続された
多数のランド１８が形成されている。ランド１８は、例
えば、スパッタ法や蒸着法等の薄膜形成法による薄膜Au
層、薄膜Ni層、薄膜Ti層、薄膜Cr層等やこれらの積層膜
で構成したり、あるいは WやMo等を含む導体ペーストや
Cuペーストを例えばスクリーン印刷し、これを絶縁層１
２と同時焼成することによって形成したものである。ま
た、上記ランド１８の形成材料は、その一部として絶縁
材を含むもの等を用いることもできる。上記した各ラン
ド１８上には、外部端子となるピン１９がそれぞれろう
材や半田等により接合されており、これらによってＰＧ
Ａパッケージ１１が構成されている。
は、半導体チップ（１５）の搭載部となるキャビティ１
６が設けられている。また、上記した導体回路１４は、
ビアホール１７内に充填された導電材料によって、多層
配線基板１３の第２の主面１３ｂに導かれている。この
多層配線基板１３の第２の主面１３ｂ上には、各ビアホ
ール１７内に充填された導電材料と電気的に接続された
多数のランド１８が形成されている。ランド１８は、例
えば、スパッタ法や蒸着法等の薄膜形成法による薄膜Au
層、薄膜Ni層、薄膜Ti層、薄膜Cr層等やこれらの積層膜
で構成したり、あるいは WやMo等を含む導体ペーストや
Cuペーストを例えばスクリーン印刷し、これを絶縁層１
２と同時焼成することによって形成したものである。ま
た、上記ランド１８の形成材料は、その一部として絶縁
材を含むもの等を用いることもできる。上記した各ラン
ド１８上には、外部端子となるピン１９がそれぞれろう
材や半田等により接合されており、これらによってＰＧ
Ａパッケージ１１が構成されている。
【００１６】上記ＰＧＡパッケージ１１における多数の
ランド１８は、図２に示すように、それぞれ円形ランド
２０により構成されていると共に、例えば図２に示す配
置パターンで形成されている。なお、図２はランド１８
の配置パターンの一部を示している。すなわち、多数の
円形ランド２０は、それぞれ互いに隣接する 3つの円形
ランド２０の中心が正三角形の各頂点に位置するように
配置されている。
ランド１８は、図２に示すように、それぞれ円形ランド
２０により構成されていると共に、例えば図２に示す配
置パターンで形成されている。なお、図２はランド１８
の配置パターンの一部を示している。すなわち、多数の
円形ランド２０は、それぞれ互いに隣接する 3つの円形
ランド２０の中心が正三角形の各頂点に位置するように
配置されている。
【００１７】言い換えると、多数の円形ランド２０は、
まず、直線状に同一の形成ピッチ（円形ランド２０の中
心間距離（図中、ｐ1 で示す））で配列された複数のラ
ンド列２１ａ、２１ｂ、２１ｃ、２１ｄ…により配置さ
れている。そして、これら複数のランド列２１は、隣接
する列の円形ランド２０の位置が互いに、上記形成ピッ
チの 1/2の距離(1/2ｐ1 ）分だけずれるように配列され
ている。換言すれば、隣接するランド列２１（例えばラ
ンド列２１ａとランド列２１ｂ）は、それぞれの円形ラ
ンド２０が 1/2ｐ1 の距離で、互い違いに位置するよう
に配列されている。また、各ランド列２１間の距離は、
ランド列２１中の形成ピッチｐ1 と、隣接する列におけ
る隣り合う円形ランド２０の中心間距離（図中、ｐ2 で
示す）とが同一となるように設定されている。
まず、直線状に同一の形成ピッチ（円形ランド２０の中
心間距離（図中、ｐ1 で示す））で配列された複数のラ
ンド列２１ａ、２１ｂ、２１ｃ、２１ｄ…により配置さ
れている。そして、これら複数のランド列２１は、隣接
する列の円形ランド２０の位置が互いに、上記形成ピッ
チの 1/2の距離(1/2ｐ1 ）分だけずれるように配列され
ている。換言すれば、隣接するランド列２１（例えばラ
ンド列２１ａとランド列２１ｂ）は、それぞれの円形ラ
ンド２０が 1/2ｐ1 の距離で、互い違いに位置するよう
に配列されている。また、各ランド列２１間の距離は、
ランド列２１中の形成ピッチｐ1 と、隣接する列におけ
る隣り合う円形ランド２０の中心間距離（図中、ｐ2 で
示す）とが同一となるように設定されている。
【００１８】上記したような円形ランド２０上には、図
３に示すように、円形ランド２０の直径をＤ1 としたと
き、40/110Ｄ1 〜45/100Ｄ1 程度の直径Ｄ2 のネールヘ
ッド部１９ａを有するピン１９が、銀ろうや半田２２等
によって接合されている。
３に示すように、円形ランド２０の直径をＤ1 としたと
き、40/110Ｄ1 〜45/100Ｄ1 程度の直径Ｄ2 のネールヘ
ッド部１９ａを有するピン１９が、銀ろうや半田２２等
によって接合されている。
【００１９】上述したような配置パターンで、円形ラン
ド２０を形成することにより、各ランド間距離（図中、
ｔで示す）を全て同一とすることができるため、図８や
図９に示したような従来のランドの配置方法に比べて、
基本的なランド間距離を短くすることなく、多数のラン
ドを密に配置することが可能となる。例えば、直径Ｄ1
が1.10mmの円形ランド２０を、隣接する最小ランド間距
離ｔを0.17mmとして配置する場合、上述した実施例の配
置パターンによれば、2.54cm×2.54cmの面積内に円形ラ
ンド２０を 449個配置することができるのに対し、図１
１に示したランドの配置方法では 400個となり、同一面
積内におけるランドの数、すなわちランドの形成密度を
大幅に増やすことできる。これらによって、ＰＧＡパッ
ケージ自体の大きさを大型化することなく、例えば半導
体チップの入出力信号数の増加に対処することが可能と
なる。
ド２０を形成することにより、各ランド間距離（図中、
ｔで示す）を全て同一とすることができるため、図８や
図９に示したような従来のランドの配置方法に比べて、
基本的なランド間距離を短くすることなく、多数のラン
ドを密に配置することが可能となる。例えば、直径Ｄ1
が1.10mmの円形ランド２０を、隣接する最小ランド間距
離ｔを0.17mmとして配置する場合、上述した実施例の配
置パターンによれば、2.54cm×2.54cmの面積内に円形ラ
ンド２０を 449個配置することができるのに対し、図１
１に示したランドの配置方法では 400個となり、同一面
積内におけるランドの数、すなわちランドの形成密度を
大幅に増やすことできる。これらによって、ＰＧＡパッ
ケージ自体の大きさを大型化することなく、例えば半導
体チップの入出力信号数の増加に対処することが可能と
なる。
【００２０】上述した本発明におけるランドの配置パタ
ーンは、上記した実施例のように、円形ランドに対して
も有効であるが、さらに図４に示すように、略正六角形
状のランド（以下、六角形ランドと記す）２３を用いる
場合に、より一層効果的となる。
ーンは、上記した実施例のように、円形ランドに対して
も有効であるが、さらに図４に示すように、略正六角形
状のランド（以下、六角形ランドと記す）２３を用いる
場合に、より一層効果的となる。
【００２１】すなわち、図４に示す六角形ランド２３
は、基本的には前述した実施例と同様に、それぞれ互い
に隣接する 3つの六角形ランド２３の中心が正三角形の
各頂点に位置するように配置されている。言い換える
と、直線状に同一の形成ピッチ（六角形ランド２３の中
心間距離ｐ1 ）で配列された複数のランド列２４ａ、２
４ｂ、２４ｃ、２４ｄ…を有し、かつ、これら複数のラ
ンド列２４は、隣接する列の六角形ランド２３の位置が
互いに、上記 1/2ｐ1 の距離分だけずれるように配列さ
れている。また、各ランド列２４間の距離も同様に、ラ
ンド列２４中の形成ピッチｐ1 と、隣接する列における
隣り合う六角形ランド２３の中心間距離ｐ2とが同一と
なるように設定されている。
は、基本的には前述した実施例と同様に、それぞれ互い
に隣接する 3つの六角形ランド２３の中心が正三角形の
各頂点に位置するように配置されている。言い換える
と、直線状に同一の形成ピッチ（六角形ランド２３の中
心間距離ｐ1 ）で配列された複数のランド列２４ａ、２
４ｂ、２４ｃ、２４ｄ…を有し、かつ、これら複数のラ
ンド列２４は、隣接する列の六角形ランド２３の位置が
互いに、上記 1/2ｐ1 の距離分だけずれるように配列さ
れている。また、各ランド列２４間の距離も同様に、ラ
ンド列２４中の形成ピッチｐ1 と、隣接する列における
隣り合う六角形ランド２３の中心間距離ｐ2とが同一と
なるように設定されている。
【００２２】ここで、前述した実施例の円形ランド２０
と、この実施例による六角形ランド２３とを、形成ピッ
チｐ1 、ｐ2 およびランド間距離ｔを同一として形成す
る場合、円形ランド２０は六角形ランド２３の内接円に
相当するため、円形ランド２０の面積を除く分だけ、六
角形ランド２３の方がランド面積の増大を図ることが可
能となる。
と、この実施例による六角形ランド２３とを、形成ピッ
チｐ1 、ｐ2 およびランド間距離ｔを同一として形成す
る場合、円形ランド２０は六角形ランド２３の内接円に
相当するため、円形ランド２０の面積を除く分だけ、六
角形ランド２３の方がランド面積の増大を図ることが可
能となる。
【００２３】上記したように、ランド面積の増大を図る
ことによって、ピン１９の接合信頼性等をより一層向上
させることができる。すなわち、ランド面積が大きい方
がピン接合用の銀ろうや半田のランドに対する接触角
（例えば図３中のθ）を小さくすることができ、これに
よって銀ろうや半田の端部における応力集中が緩和でき
るため、ピン１９の接合信頼性を高めることができる。
また、ピン接合用の銀ろうや半田が流れた場合において
も、ランド面積が大きければそれだけランド外にはみ出
す危険性が減少するため、ランド間のショート等を防止
した上で、確実にピン１９を接合することができる。
ことによって、ピン１９の接合信頼性等をより一層向上
させることができる。すなわち、ランド面積が大きい方
がピン接合用の銀ろうや半田のランドに対する接触角
（例えば図３中のθ）を小さくすることができ、これに
よって銀ろうや半田の端部における応力集中が緩和でき
るため、ピン１９の接合信頼性を高めることができる。
また、ピン接合用の銀ろうや半田が流れた場合において
も、ランド面積が大きければそれだけランド外にはみ出
す危険性が減少するため、ランド間のショート等を防止
した上で、確実にピン１９を接合することができる。
【００２４】このように、六角形ランド２３を上述した
配置パターンで形成することにより、従来の配置方法に
比べてランドの形成密度を向上させた上で、ピン１９の
接合信頼性をより一層高めることが可能となる。
配置パターンで形成することにより、従来の配置方法に
比べてランドの形成密度を向上させた上で、ピン１９の
接合信頼性をより一層高めることが可能となる。
【００２５】また、前述した実施例の円形ランド２０を
外接円とする六角形ランドを採用すれば、多少ランド面
積が小さくなるものの、ランド間距離ｔは同一としたま
まで、さらに形成ピッチｐ1 、ｐ2 を短くすることが可
能となるため、より一層ランドの形成密度を高めること
ができる。
外接円とする六角形ランドを採用すれば、多少ランド面
積が小さくなるものの、ランド間距離ｔは同一としたま
まで、さらに形成ピッチｐ1 、ｐ2 を短くすることが可
能となるため、より一層ランドの形成密度を高めること
ができる。
【００２６】上記実施例における六角形ランド２３は、
基本的には正六角形に形成するものとするが、多少の変
形は許容され、ほぼ正六角形状であれば上述した効果を
得ることができる。また、六角形ランド２３の各角部２
３ａは、図５に示すように、Ｒ形状としてもよい。これ
は、六角形ランド２３の各角部２３ａが角張った形状で
あると、ピン接合用の銀ろう２２等、もしくはパッケー
ジ側の絶縁層１２との熱膨張率差による応力集中が角部
に生じ、ピン１９の接合強度の低下を招くおそれがあ
る。これに対して図５に示したように、六角形ランド２
３の各角部２３ａをＲ形状とすることにより、応力集中
を緩和することができる。よって、ピン１９の接合強度
をより一層高めることが可能となる。
基本的には正六角形に形成するものとするが、多少の変
形は許容され、ほぼ正六角形状であれば上述した効果を
得ることができる。また、六角形ランド２３の各角部２
３ａは、図５に示すように、Ｒ形状としてもよい。これ
は、六角形ランド２３の各角部２３ａが角張った形状で
あると、ピン接合用の銀ろう２２等、もしくはパッケー
ジ側の絶縁層１２との熱膨張率差による応力集中が角部
に生じ、ピン１９の接合強度の低下を招くおそれがあ
る。これに対して図５に示したように、六角形ランド２
３の各角部２３ａをＲ形状とすることにより、応力集中
を緩和することができる。よって、ピン１９の接合強度
をより一層高めることが可能となる。
【００２７】上記六角形ランド２３の各角部２３ａのＲ
形状は、図６に示すように、六角形ランド２３の内接円
の半径をｒとした場合、 1/5ｒ≦Ｒ≦ 4/5ｒの範囲とな
るようにＲの大きさを設定することが好ましい。Ｒの大
きさが 1/5ｒより小さいと、十分な応力緩和効果が得ら
れず、また 4/5ｒより大きいとランドの有効面積が減少
し、六角形ランドとしての面積増大効果が十分に得られ
なくなる。
形状は、図６に示すように、六角形ランド２３の内接円
の半径をｒとした場合、 1/5ｒ≦Ｒ≦ 4/5ｒの範囲とな
るようにＲの大きさを設定することが好ましい。Ｒの大
きさが 1/5ｒより小さいと、十分な応力緩和効果が得ら
れず、また 4/5ｒより大きいとランドの有効面積が減少
し、六角形ランドとしての面積増大効果が十分に得られ
なくなる。
【００２８】また、上記六角形ランド２３の各角部２３
ａは、上述したようなＲ形状に限らず、図７に示すよう
に、単純な面取り形状としてもよい。Ｒ形状とした方が
単に面取りしたより応力緩和効果は大きいが、角部の角
度を大きくするほど、応力集中は減少する。
ａは、上述したようなＲ形状に限らず、図７に示すよう
に、単純な面取り形状としてもよい。Ｒ形状とした方が
単に面取りしたより応力緩和効果は大きいが、角部の角
度を大きくするほど、応力集中は減少する。
【００２９】上述したＰＧＡパッケージ１１を用いて、
半導体搭載部品を構成するには、例えば図１に示したＰ
ＧＡパッケージ１１のキャビティ１６内に半導体チップ
１５を接合搭載し、この半導体チップ１５の電極（図示
せず）と導体回路１４端部の接続パッド（図示せず）と
を、ボンディングワイヤ２５を介して電気的に接続する
と共に、半導体チップ１５を封止部材２６で気密封止す
ればよい。これによって、多ピン化した小型で信頼性の
高い半導体搭載部品が得られる。
半導体搭載部品を構成するには、例えば図１に示したＰ
ＧＡパッケージ１１のキャビティ１６内に半導体チップ
１５を接合搭載し、この半導体チップ１５の電極（図示
せず）と導体回路１４端部の接続パッド（図示せず）と
を、ボンディングワイヤ２５を介して電気的に接続する
と共に、半導体チップ１５を封止部材２６で気密封止す
ればよい。これによって、多ピン化した小型で信頼性の
高い半導体搭載部品が得られる。
【００３０】なお、上記した各実施例においては、本発
明のＰＧＡパッケージをキャビティアップ型のパッケー
ジに適用した例について説明したが、図８に示すような
キャビティダウン型、あるいは図９および図１０に示す
ようなキャビティが形成されていないパッケージに対し
ても本発明は効果的である。
明のＰＧＡパッケージをキャビティアップ型のパッケー
ジに適用した例について説明したが、図８に示すような
キャビティダウン型、あるいは図９および図１０に示す
ようなキャビティが形成されていないパッケージに対し
ても本発明は効果的である。
【００３１】
【発明の効果】以上説明したように、本発明のＰＧＡパ
ッケージによれば、ピン接合部となるランドの形成密度
を、ランド間距離を短くすることなく、高めることがで
きる。これによって、多ピン化が可能で、かつ小型で信
頼性の高いＰＧＡパッケージを提供することが可能とな
る。
ッケージによれば、ピン接合部となるランドの形成密度
を、ランド間距離を短くすることなく、高めることがで
きる。これによって、多ピン化が可能で、かつ小型で信
頼性の高いＰＧＡパッケージを提供することが可能とな
る。
【図１】本発明の一実施例によるＰＧＡパッケージの概
略構成を示す断面図である。
略構成を示す断面図である。
【図２】図１に示すＰＧＡパッケージにおけるランドの
配置パターンの一例を示す図である。
配置パターンの一例を示す図である。
【図３】図１に示すＰＧＡパッケージにおけるピンの接
合部を拡大して示す断面図である。
合部を拡大して示す断面図である。
【図４】図１に示すＰＧＡパッケージにおけるランドの
他の形状例を配置パターンと共に示す図である。
他の形状例を配置パターンと共に示す図である。
【図５】本発明における六角形ランドの他の形状例を示
す図である。
す図である。
【図６】図５に示す六角形ランドの角部の形状を説明す
るための図である。
るための図である。
【図７】本発明における六角形ランドのさらに他の形状
例を示す図である。
例を示す図である。
【図８】本発明の他の実施例によるＰＧＡパッケージの
概略構成を示す断面図である。
概略構成を示す断面図である。
【図９】本発明のさらに他の実施例によるＰＧＡパッケ
ージの概略構成を示す断面図である。
ージの概略構成を示す断面図である。
【図１０】本発明のさらに他の実施例によるＰＧＡパッ
ケージの概略構成を示す断面図である。
ケージの概略構成を示す断面図である。
【図１１】従来のランドの配置方法の一例を示す図であ
る。
る。
１１……ＰＧＡパッケージ １２……絶縁層 １３……多層配線基板 １４……導体回路 １７……ビアホール １８……ランド １９……ピン ２０……円形ランド ２１、２４……ランド列 ２３……六角形ランド
Claims (4)
- 【請求項１】 絶縁性基材と、前記絶縁性基材の内部に
設けられた導体回路と、前記導体回路の一端部と電気的
に接続するように、前記絶縁性基材の表面に設けられた
複数のランドと、前記複数のランド上にそれぞれ接合さ
れたピンとを具備するＰＧＡパッケージにおいて、 前記複数のランドは、直線状に同一の形成ピッチで配列
された複数のランド列により配置されていると共に、前
記ランドは、隣接するランドにより正三角形をそれぞれ
形成するように配置されていることを特徴とするＰＧＡ
パッケージ。 - 【請求項２】 絶縁性基材と、前記絶縁性基材の内部に
設けられた導体回路と、前記導体回路の一端部と電気的
に接続するように、前記絶縁性基材の表面に設けられた
複数のランドと、前記複数のランド上にそれぞれ接合さ
れたピンとを具備するＰＧＡパッケージにおいて、 前記ランドの形状は、略正六角形であることを特徴とす
るＰＧＡパッケージ。 - 【請求項３】 請求項２記載のＰＧＡパッケージにおい
て、 前記複数の六角形ランドは、直線状に同一の形成ピッチ
で配列された複数のランド列により配置されていると共
に、前記六角形ランドは、隣接する六角形ランドにより
正三角形をそれぞれ形成するように配置されていること
を特徴とするＰＧＡパッケージ。 - 【請求項４】 請求項２記載のＰＧＡパッケージにおい
て、 前記六角形のランドの各角部は、Ｒ形状を有しているこ
とを特徴とするＰＧＡパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219119A JPH0669371A (ja) | 1992-08-18 | 1992-08-18 | Ｐｇａパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219119A JPH0669371A (ja) | 1992-08-18 | 1992-08-18 | Ｐｇａパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669371A true JPH0669371A (ja) | 1994-03-11 |
Family
ID=16730546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219119A Withdrawn JPH0669371A (ja) | 1992-08-18 | 1992-08-18 | Ｐｇａパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172105A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 集積回路装置 |
| KR100984944B1 (ko) * | 2006-01-24 | 2010-10-01 | 산덴 가부시키가이샤 | 가변용량형 사판식 압축기 |
| JP2016100392A (ja) * | 2014-11-19 | 2016-05-30 | キヤノン株式会社 | プリント配線板、半導体装置及びプリント回路板 |
-
1992
- 1992-08-18 JP JP4219119A patent/JPH0669371A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172105A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 集積回路装置 |
| KR100984944B1 (ko) * | 2006-01-24 | 2010-10-01 | 산덴 가부시키가이샤 | 가변용량형 사판식 압축기 |
| JP2016100392A (ja) * | 2014-11-19 | 2016-05-30 | キヤノン株式会社 | プリント配線板、半導体装置及びプリント回路板 |
| US9693450B2 (en) | 2014-11-19 | 2017-06-27 | Canon Kabushiki Kaisha | Printed wiring board, semiconductor device and printed circuit board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100604821B1 (ko) | 적층형 볼 그리드 어레이 패키지 및 그 제조방법 | |
| US6037665A (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| KR100266637B1 (ko) | 적층형볼그리드어레이반도체패키지및그의제조방법 | |
| JP2819285B2 (ja) | 積層型ボトムリード半導体パッケージ | |
| US6441498B1 (en) | Semiconductor substrate and land grid array semiconductor package using same | |
| US6803254B2 (en) | Wire bonding method for a semiconductor package | |
| KR100546374B1 (ko) | 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법 | |
| JP2703745B2 (ja) | マルチダイパッケージ装置 | |
| US7399694B2 (en) | Semiconductor device and a manufacturing method of the same | |
| JPH081936B2 (ja) | チップ・キャリア及びその製造方法 | |
| US20040150107A1 (en) | Stack package and fabricating method thereof | |
| US20010042924A1 (en) | Semiconductor package | |
| US5243497A (en) | Chip on board assembly | |
| JPH0846079A (ja) | 半導体装置 | |
| JP2003273280A (ja) | チップパッケージ及びその製造方法 | |
| JP4190602B2 (ja) | 半導体装置 | |
| KR19990069438A (ko) | 칩 스택 패키지 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH0669371A (ja) | Ｐｇａパッケージ | |
| JP2722451B2 (ja) | 半導体装置 | |
| US20040159925A1 (en) | Semiconductor device and method for manufacture thereof | |
| JP2706699B2 (ja) | 半導体モジュール | |
| JPH11154781A (ja) | リードレス部品を搭載した回路モジュール | |
| JP2826518B2 (ja) | 半導体装置 | |
| JPH0590335A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |