JPH10247705A - 半導体素子パッケージ及びその製作方法 - Google Patents
半導体素子パッケージ及びその製作方法Info
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- JPH10247705A JPH10247705A JP5070897A JP5070897A JPH10247705A JP H10247705 A JPH10247705 A JP H10247705A JP 5070897 A JP5070897 A JP 5070897A JP 5070897 A JP5070897 A JP 5070897A JP H10247705 A JPH10247705 A JP H10247705A
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- wiring pattern
- wiring
- semiconductor element
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Abstract
(57)【要約】
【課題】 多段の半導体素子をパッケージ化でき、かつ
ワイヤボンディングを要しない半導体素子パッケージを
提供する。 【解決手段】 本半導体素子パッケージ１０は、一方の
面に上面配線パターン１２Ａを、他方の面に下面配線パ
ターン１２Ｂをそれぞれ有するベースボード１４と、ベ
ースボードの両配線パターンにそれぞれ半田バンプ１６
を介して接合された２個の半導体素子１８Ａ及び１８Ｂ
と、２個の半導体素子及び配線パターンの半田バンプ接
合部を覆うようにして、半導体素子とベースボードとを
一体的に樹脂で封止した樹脂封止部２０と、樹脂封止部
から外部に突出しているベースボード上の両配線パター
ンの各配線端部にそれぞれ設けられた外部接続端子２４
とを備えている。
ワイヤボンディングを要しない半導体素子パッケージを
提供する。 【解決手段】 本半導体素子パッケージ１０は、一方の
面に上面配線パターン１２Ａを、他方の面に下面配線パ
ターン１２Ｂをそれぞれ有するベースボード１４と、ベ
ースボードの両配線パターンにそれぞれ半田バンプ１６
を介して接合された２個の半導体素子１８Ａ及び１８Ｂ
と、２個の半導体素子及び配線パターンの半田バンプ接
合部を覆うようにして、半導体素子とベースボードとを
一体的に樹脂で封止した樹脂封止部２０と、樹脂封止部
から外部に突出しているベースボード上の両配線パター
ンの各配線端部にそれぞれ設けられた外部接続端子２４
とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子パッケ
ージ及び半導体素子のパッケージング方法に関し、更に
詳細には、高密度で半導体素子をパッケージした半導体
素子パッケージ及びその半導体素子パッケージを容易に
形成できる方法に関するものである。
ージ及び半導体素子のパッケージング方法に関し、更に
詳細には、高密度で半導体素子をパッケージした半導体
素子パッケージ及びその半導体素子パッケージを容易に
形成できる方法に関するものである。
【０００２】
【従来の技術】従来の半導体素子パッケージ６０は、図
４に示すように、上下に半導体素子６２を搭載するＬ／
Ｆダイパット６４と、Ｌ／Ｆダイパット６４の周辺に位
置する複数本のＬ／Ｆインナーリード６６と、半導体素
子６２の電極パッドとＬ／Ｆインナーリード６６とを接
続するワイヤ６８と、これらを保護する樹脂封止部７０
と、Ｌ／Ｆインナーリード６６の延長部として樹脂封止
部７０から外部に突出しているＬ／Ｆ外部リード７２と
から構成されている。また、従来の別の半導体素子パッ
ケージ８０は、図５に示すように、上下に半導体素子８
２を搭載するインターボード８４と、インターボード８
４の周辺に位置する複数本のＬ／Ｆインナーリード８６
と、半導体素子８２の電極パッドとＬ／Ｆインナーリー
ド８６とを接続するワイヤ８８と、これらを保護する樹
脂封止部９０と、Ｌ／Ｆインナーリード８６の延長部と
して樹脂封止部９０から外部に突出しているＬ／Ｆ外部
リード９２とから構成されている。
４に示すように、上下に半導体素子６２を搭載するＬ／
Ｆダイパット６４と、Ｌ／Ｆダイパット６４の周辺に位
置する複数本のＬ／Ｆインナーリード６６と、半導体素
子６２の電極パッドとＬ／Ｆインナーリード６６とを接
続するワイヤ６８と、これらを保護する樹脂封止部７０
と、Ｌ／Ｆインナーリード６６の延長部として樹脂封止
部７０から外部に突出しているＬ／Ｆ外部リード７２と
から構成されている。また、従来の別の半導体素子パッ
ケージ８０は、図５に示すように、上下に半導体素子８
２を搭載するインターボード８４と、インターボード８
４の周辺に位置する複数本のＬ／Ｆインナーリード８６
と、半導体素子８２の電極パッドとＬ／Ｆインナーリー
ド８６とを接続するワイヤ８８と、これらを保護する樹
脂封止部９０と、Ｌ／Ｆインナーリード８６の延長部と
して樹脂封止部９０から外部に突出しているＬ／Ｆ外部
リード９２とから構成されている。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
の半導体素子パッケージ６０には、次に挙げるような問
題があった。先ず、第１には、半導体素子を２段より多
く積層してパッケージ化することが難しいことである。
第２には、半導体素子６２をパッケージするに当たり、
半導体素子６２をＬ／Ｆダイパット６４に接合する工程
からＬ／Ｆ外部リード７２の加工まで７工程あって、工
程数が多く、特にワイヤボンディング工程があるために
プロセスが複雑であるということである。第３には、ワ
イヤボンディングにより半導体素子６２とリード８６と
接続しているために、電気的接合を要する所が４個所と
多く、不良発生率が大きいことである。また、樹脂封止
の際に、半導体素子６２とＬ／Ｆインナーリード６６と
を電気的に接続するワイヤー１８が、流動する樹脂封止
剤に流されて相互に接触する等の不都合が生じることも
あって、樹脂の流動性管理が大変難しく、品質管理上で
問題がある。第４には、リードの構造上の理由からＬ／
Ｆ外部リードを複数列で配列することが難しく、半導体
素子パッケージ６０を外部回路に接続する際の取り付け
面積が大きくなると言う問題である。図５に示した半導
体素子パッケージ８０についても、上述した半導体素子
パッケージ６０と同様の問題があった。
の半導体素子パッケージ６０には、次に挙げるような問
題があった。先ず、第１には、半導体素子を２段より多
く積層してパッケージ化することが難しいことである。
第２には、半導体素子６２をパッケージするに当たり、
半導体素子６２をＬ／Ｆダイパット６４に接合する工程
からＬ／Ｆ外部リード７２の加工まで７工程あって、工
程数が多く、特にワイヤボンディング工程があるために
プロセスが複雑であるということである。第３には、ワ
イヤボンディングにより半導体素子６２とリード８６と
接続しているために、電気的接合を要する所が４個所と
多く、不良発生率が大きいことである。また、樹脂封止
の際に、半導体素子６２とＬ／Ｆインナーリード６６と
を電気的に接続するワイヤー１８が、流動する樹脂封止
剤に流されて相互に接触する等の不都合が生じることも
あって、樹脂の流動性管理が大変難しく、品質管理上で
問題がある。第４には、リードの構造上の理由からＬ／
Ｆ外部リードを複数列で配列することが難しく、半導体
素子パッケージ６０を外部回路に接続する際の取り付け
面積が大きくなると言う問題である。図５に示した半導
体素子パッケージ８０についても、上述した半導体素子
パッケージ６０と同様の問題があった。
【０００４】半導体装置を使用する電子機器は小型化す
る傾向にあり、そのためには、高密度でパッケージされ
た半導体装置が必要である。また、品質管理上からはワ
イヤボンディングによらない半導体素子と外部接続端子
との接続が重要である。そこで、本発明の目的は、パッ
ケージ１個当たり多数個の半導体素子をパッケージ化で
き、しかもワイヤボンディングを要しない半導体素子パ
ッケージを提供することである。
る傾向にあり、そのためには、高密度でパッケージされ
た半導体装置が必要である。また、品質管理上からはワ
イヤボンディングによらない半導体素子と外部接続端子
との接続が重要である。そこで、本発明の目的は、パッ
ケージ１個当たり多数個の半導体素子をパッケージ化で
き、しかもワイヤボンディングを要しない半導体素子パ
ッケージを提供することである。
【０００５】
【課題を解決するための手段】本発明者は、比較的剛性
の高いベースボード上に配線パターンを形成し、半田バ
ンプを介して配線パターンに半導体素子を接合すること
によりワイヤによる電気的接合を不要にすることを着想
し、鋭意研究を重ねて本発明を完成するに到った。
の高いベースボード上に配線パターンを形成し、半田バ
ンプを介して配線パターンに半導体素子を接合すること
によりワイヤによる電気的接合を不要にすることを着想
し、鋭意研究を重ねて本発明を完成するに到った。
【０００６】上記目的を達成するために、本発明に係る
半導体素子パッケージ（以下、簡単に第１発明と言う）
は、一方の面に第１の配線パターンを、他方の面に第２
の配線パターンをそれぞれ有するベースボードと、ベー
スボードの第１及び第２の配線パターンにそれぞれ半田
バンプを介して接合された２個の半導体素子と、２個の
半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、ベースボードと、ベースボードに接合され
た半導体素子とを一体的に樹脂で封止した樹脂封止部
と、樹脂封止部から外部に突出しているベースボード上
の第１及び第２の配線パターンの各配線端部にそれぞれ
設けられた外部接続端子とを備えていることを特徴とし
ている。
半導体素子パッケージ（以下、簡単に第１発明と言う）
は、一方の面に第１の配線パターンを、他方の面に第２
の配線パターンをそれぞれ有するベースボードと、ベー
スボードの第１及び第２の配線パターンにそれぞれ半田
バンプを介して接合された２個の半導体素子と、２個の
半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、ベースボードと、ベースボードに接合され
た半導体素子とを一体的に樹脂で封止した樹脂封止部
と、樹脂封止部から外部に突出しているベースボード上
の第１及び第２の配線パターンの各配線端部にそれぞれ
設けられた外部接続端子とを備えていることを特徴とし
ている。
【０００７】多数個の半導体素子を多段でパッケージ化
するために、本発明に係る別の半導体素子パッケージ
（以下、簡単に第２発明と言う）は、一方の面に第１の
配線パターンを、他方の面に第２の配線パターンをそれ
ぞれ有し、相互に離隔し、かつ対面して配置された複数
段のベースボードと、各ベースボードの第１及び第２の
配線パターンにそれぞれ半田バンプを介して接合された
半導体素子と、半導体素子及び配線パターンの半田バン
プ接合部を覆うようにして、複数段のベースボードとベ
ースボードに接合された半導体素子とを一体的に樹脂で
封止した樹脂封止部と、樹脂封止部から外部に突出して
いるベースボード上の第１及び第２の配線パターンの各
配線端部にそれぞれ設けられた外部接続端子とを備えて
いることを特徴としている。
するために、本発明に係る別の半導体素子パッケージ
（以下、簡単に第２発明と言う）は、一方の面に第１の
配線パターンを、他方の面に第２の配線パターンをそれ
ぞれ有し、相互に離隔し、かつ対面して配置された複数
段のベースボードと、各ベースボードの第１及び第２の
配線パターンにそれぞれ半田バンプを介して接合された
半導体素子と、半導体素子及び配線パターンの半田バン
プ接合部を覆うようにして、複数段のベースボードとベ
ースボードに接合された半導体素子とを一体的に樹脂で
封止した樹脂封止部と、樹脂封止部から外部に突出して
いるベースボード上の第１及び第２の配線パターンの各
配線端部にそれぞれ設けられた外部接続端子とを備えて
いることを特徴としている。
【０００８】第１及び第２発明では、ベースボードと半
田バンプによる接合方法とにより、ワイヤボンディング
を不要にしているので、樹脂封止の際のワイヤ流れ等の
問題が解消する。第２発明では、第１発明の利点に加え
て、ベースボードを多段化することにより、多数個の半
導体素子を多段状でパッケージ化することができる。こ
れにより、パッケージ化された半導体装置のパッケージ
１個当たりの能力を飛躍的に大きくすることができる。
田バンプによる接合方法とにより、ワイヤボンディング
を不要にしているので、樹脂封止の際のワイヤ流れ等の
問題が解消する。第２発明では、第１発明の利点に加え
て、ベースボードを多段化することにより、多数個の半
導体素子を多段状でパッケージ化することができる。こ
れにより、パッケージ化された半導体装置のパッケージ
１個当たりの能力を飛躍的に大きくすることができる。
【０００９】第１及び第２発明で使用するベースボード
は、比較的剛性の高い基板が好適であって、例えばガラ
スポリイミド樹脂フィルム又はセラミック薄板を厚さ
０．４４mm〜０．６０mm程度に２〜４層に積層した積層
基板が好ましい。ベースボード上に配線パターンを形成
する方法には、制約はなく、例えば、全面に銅箔等の配
線層を有する基板の配線層をエッチングして配線パター
ンを形成するエッチング法、基板上に金属を蒸着して配
線パターンを形成する蒸着法、基板上に金属をメッキし
て配線パターンを形成するメッキ法、金属ペーストを用
いた印刷法により基板上に配線パターンを形成する印刷
法等がある。
は、比較的剛性の高い基板が好適であって、例えばガラ
スポリイミド樹脂フィルム又はセラミック薄板を厚さ
０．４４mm〜０．６０mm程度に２〜４層に積層した積層
基板が好ましい。ベースボード上に配線パターンを形成
する方法には、制約はなく、例えば、全面に銅箔等の配
線層を有する基板の配線層をエッチングして配線パター
ンを形成するエッチング法、基板上に金属を蒸着して配
線パターンを形成する蒸着法、基板上に金属をメッキし
て配線パターンを形成するメッキ法、金属ペーストを用
いた印刷法により基板上に配線パターンを形成する印刷
法等がある。
【００１０】本発明方法は、第１及び第２発明の半導体
素子パッケージの製作方法であって、ベースボードの両
面に配線パターンを形成する工程と、半田バンプ付半導
体素子をベースボードの配線パターンに半田接合する工
程と、半導体素子及び配線パターンの半田バンプ接合部
を覆うようにして、ベースボードとベースボードに接合
された半導体素子とを一体的に樹脂で封止する工程と、
ベースボードの外周部の露出している配線パターンに外
部接続端子として半田ボールを形成する工程とを有する
ことを特徴としている。
素子パッケージの製作方法であって、ベースボードの両
面に配線パターンを形成する工程と、半田バンプ付半導
体素子をベースボードの配線パターンに半田接合する工
程と、半導体素子及び配線パターンの半田バンプ接合部
を覆うようにして、ベースボードとベースボードに接合
された半導体素子とを一体的に樹脂で封止する工程と、
ベースボードの外周部の露出している配線パターンに外
部接続端子として半田ボールを形成する工程とを有する
ことを特徴としている。
【００１１】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。尚、以下の説明で挙げた例は、本発明の理解を
容易にするための例示であって、本発明は本実施例に限
るものではなく、本発明の要旨を逸脱しない限り、自由
に改変、変更できる。
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。尚、以下の説明で挙げた例は、本発明の理解を
容易にするための例示であって、本発明は本実施例に限
るものではなく、本発明の要旨を逸脱しない限り、自由
に改変、変更できる。
【００１２】実施例１ 本実施例は、第１発明に係る半導体素子パッケージの実
施例であって、図１（ａ）は本実施例の半導体素子パッ
ケージの断面図及び図１（ｂ）は本実施例の半導体素子
パッケージの下面の樹脂封止部と半田ボール配置図であ
る。本実施例の半導体素子パッケージ１０は、図１
（ａ）に示すように、一方の面に第１の配線パターン１
２Ａ（以下、上面配線パターン１２Ａと言う）を、他方
の面に第２の配線パターン１２Ｂ（以下、下面配線パタ
ーン１２Ｂと言う）をそれぞれ有するベースボード１４
と、ベースボード１４の上面配線パターン１２Ａ及び下
面配線パターン１４Ｂにそれぞれ半田バンプ１６を介し
て接合された２個の半導体素子１８Ａ及び１８Ｂと、２
個の半導体素子１８Ａ及び１８Ｂ及び配線パターン１２
の半田バンプ接合部を覆うようにして、半導体素子１８
Ａ及び１８Ｂとベースボード１４とを一体的に樹脂で封
止した樹脂封止部２０とを備えている。ベースボード１
４は、ガラスポリミド樹脂フィルム、又はセラミック薄
板を２層ないし４層で厚さ０．４４mmから０．６０mmに
なるように積層した積層板である。上面配線パターン１
２Ａ及び下面配線パターン１２Ｂは、厚さ約１８μm の
銅箔で形成されている。
施例であって、図１（ａ）は本実施例の半導体素子パッ
ケージの断面図及び図１（ｂ）は本実施例の半導体素子
パッケージの下面の樹脂封止部と半田ボール配置図であ
る。本実施例の半導体素子パッケージ１０は、図１
（ａ）に示すように、一方の面に第１の配線パターン１
２Ａ（以下、上面配線パターン１２Ａと言う）を、他方
の面に第２の配線パターン１２Ｂ（以下、下面配線パタ
ーン１２Ｂと言う）をそれぞれ有するベースボード１４
と、ベースボード１４の上面配線パターン１２Ａ及び下
面配線パターン１４Ｂにそれぞれ半田バンプ１６を介し
て接合された２個の半導体素子１８Ａ及び１８Ｂと、２
個の半導体素子１８Ａ及び１８Ｂ及び配線パターン１２
の半田バンプ接合部を覆うようにして、半導体素子１８
Ａ及び１８Ｂとベースボード１４とを一体的に樹脂で封
止した樹脂封止部２０とを備えている。ベースボード１
４は、ガラスポリミド樹脂フィルム、又はセラミック薄
板を２層ないし４層で厚さ０．４４mmから０．６０mmに
なるように積層した積層板である。上面配線パターン１
２Ａ及び下面配線パターン１２Ｂは、厚さ約１８μm の
銅箔で形成されている。
【００１３】更に、半導体素子パッケージ１０は、図１
（ａ）及び（ｂ）に示すように、樹脂封止部２０の外側
に、樹脂封止部２０から外部に突出しているベースボー
ド１４の周縁部に設けられたスルーホール２２を介して
ベースボード１４の下面に延長され、かつ下面配線パタ
ーン１２Ｂに接続している上面配線パターン１２Ａの各
配線端部にそれぞれ設けられた外部接続端子２４とを備
えている。本実施例では、各配線端部は等間隔に相互に
離隔して配列され、その上に半田ボール２４が外部接続
端子として設けられている。
（ａ）及び（ｂ）に示すように、樹脂封止部２０の外側
に、樹脂封止部２０から外部に突出しているベースボー
ド１４の周縁部に設けられたスルーホール２２を介して
ベースボード１４の下面に延長され、かつ下面配線パタ
ーン１２Ｂに接続している上面配線パターン１２Ａの各
配線端部にそれぞれ設けられた外部接続端子２４とを備
えている。本実施例では、各配線端部は等間隔に相互に
離隔して配列され、その上に半田ボール２４が外部接続
端子として設けられている。
【００１４】以下に、本実施例の半導体素子パッケージ
１０の形成方法を説明する。 （１）先ず、ベースボード１４の両面に配線パターン１
２Ａ及び１２Ｂを銅箔エッチング法、蒸着法、メッキ
法、又はプリント法により形成し、かつベースボード１
４のスルーホール２２を介して上面配線パターン１２Ａ
を下面配線パターン１２Ｂに接続する。銅箔エッチング
法では、１８μm 程度の銅箔を有する基板の銅箔をエッ
チングにより配線パターンに加工し、次いでＮｉ＋Ａｕ
メッキ法によりメッキして表面処理する。蒸着法では、
基板上に銅金属を蒸着させて配線パターンを形成する。
メッキ法では、基板上に銅金属を配線パターンになるよ
うにメッキする。プリント法では、銅ペーストを用いて
基板上に印刷し、配線パターンを形成する。 （２）次いで、半田バンプ１６付き半導体素子１８Ａ及
び１８Ｂをベースボード１４の配線パターン１２Ａ及び
１２Ｂに半田接合する。 （３）半導体素子１８Ａ及び１８Ｂ及び配線パターン１
２Ａ及び１２Ｂの半田バンプ接合部を覆うようにして、
半導体素子１８Ａ及び１８Ｂとベースボード１４とを一
体的に樹脂で封止し、樹脂封止部２０を形成する。 （４）ベースボード１４の外周部の下面の上面配線パタ
ーン１２Ａに外部接続端子として半田ボール２４を形成
する。 以上の工程により、図１に示す本実施例の半導体素子パ
ッケージ１０を製作することができる。
１０の形成方法を説明する。 （１）先ず、ベースボード１４の両面に配線パターン１
２Ａ及び１２Ｂを銅箔エッチング法、蒸着法、メッキ
法、又はプリント法により形成し、かつベースボード１
４のスルーホール２２を介して上面配線パターン１２Ａ
を下面配線パターン１２Ｂに接続する。銅箔エッチング
法では、１８μm 程度の銅箔を有する基板の銅箔をエッ
チングにより配線パターンに加工し、次いでＮｉ＋Ａｕ
メッキ法によりメッキして表面処理する。蒸着法では、
基板上に銅金属を蒸着させて配線パターンを形成する。
メッキ法では、基板上に銅金属を配線パターンになるよ
うにメッキする。プリント法では、銅ペーストを用いて
基板上に印刷し、配線パターンを形成する。 （２）次いで、半田バンプ１６付き半導体素子１８Ａ及
び１８Ｂをベースボード１４の配線パターン１２Ａ及び
１２Ｂに半田接合する。 （３）半導体素子１８Ａ及び１８Ｂ及び配線パターン１
２Ａ及び１２Ｂの半田バンプ接合部を覆うようにして、
半導体素子１８Ａ及び１８Ｂとベースボード１４とを一
体的に樹脂で封止し、樹脂封止部２０を形成する。 （４）ベースボード１４の外周部の下面の上面配線パタ
ーン１２Ａに外部接続端子として半田ボール２４を形成
する。 以上の工程により、図１に示す本実施例の半導体素子パ
ッケージ１０を製作することができる。
【００１５】本実施例の半導体素子パッケージ１０は、
その製作に際し、上下面に配線パターンを有するベース
ボードと半田バンプ接合を使用することにより、ワイヤ
ボンディングに代えて、簡単な半田接合法による電気的
接続を実現でき、パッケージの製作プロセスを単純化で
きる。また、本実施例の半導体素子パッケージ１０は、
半田ボール２４を介して実装基板上に半田接合すること
により、実装が容易になる。
その製作に際し、上下面に配線パターンを有するベース
ボードと半田バンプ接合を使用することにより、ワイヤ
ボンディングに代えて、簡単な半田接合法による電気的
接続を実現でき、パッケージの製作プロセスを単純化で
きる。また、本実施例の半導体素子パッケージ１０は、
半田ボール２４を介して実装基板上に半田接合すること
により、実装が容易になる。
【００１６】実施例２ 本実施例は、第２発明の半導体素子パッケージの実施例
であって、図２は本実施例の半導体素子パッケージの断
面図である。本実施例の半導体素子パッケージ３０は、
上面に上面配線パターン３２Ａを、他方の面に下面配線
パターン３２Ｂをそれぞれ有し、相互に離隔し、かつ対
面して配置した複数段（図２では簡単に２段のみ図示）
のベースボード３４Ａ及び３４Ｂと、各ベースボード３
４Ａ及び３４Ｂの上面配線パターン３２Ａ及び下面配線
パターン３２Ｂにそれぞれ半田バンプ３６を介して接合
された半導体素子３８Ａ〜Ｄと、半導体素子３８及び配
線パターン３２Ａ及び３２Ｂの半田バンプ接合部を覆う
ようにして、半導体素子３８とベースボード３４とを一
体的に樹脂で封止した樹脂封止部４０とを備えている。
更に、半導体素子パッケージ３０は、図２に示すよう
に、樹脂封止部４０の外側に、樹脂封止部４０から外部
に突出しているベースボード３４Ａ及び３４Ｂの周縁部
に設けられたを介してベースボード３４Ａ及び３４Ｂの
下面に延長され、かつ下面配線パターン３２Ｂに接続し
た上面配線パターン３２Ａの各配線端部にそれぞれ外部
接続端子として設けられた半田ボール４４とを備えてい
る。
であって、図２は本実施例の半導体素子パッケージの断
面図である。本実施例の半導体素子パッケージ３０は、
上面に上面配線パターン３２Ａを、他方の面に下面配線
パターン３２Ｂをそれぞれ有し、相互に離隔し、かつ対
面して配置した複数段（図２では簡単に２段のみ図示）
のベースボード３４Ａ及び３４Ｂと、各ベースボード３
４Ａ及び３４Ｂの上面配線パターン３２Ａ及び下面配線
パターン３２Ｂにそれぞれ半田バンプ３６を介して接合
された半導体素子３８Ａ〜Ｄと、半導体素子３８及び配
線パターン３２Ａ及び３２Ｂの半田バンプ接合部を覆う
ようにして、半導体素子３８とベースボード３４とを一
体的に樹脂で封止した樹脂封止部４０とを備えている。
更に、半導体素子パッケージ３０は、図２に示すよう
に、樹脂封止部４０の外側に、樹脂封止部４０から外部
に突出しているベースボード３４Ａ及び３４Ｂの周縁部
に設けられたを介してベースボード３４Ａ及び３４Ｂの
下面に延長され、かつ下面配線パターン３２Ｂに接続し
た上面配線パターン３２Ａの各配線端部にそれぞれ外部
接続端子として設けられた半田ボール４４とを備えてい
る。
【００１７】本実施例では、実施例１と同様の効果に加
えて、ベースボードを多段化することにより、半導体素
子の積層化を実現し、それにより１個のパッケージ当た
りの半導体装置の能力を従来の何倍にも能力増強してい
る。
えて、ベースボードを多段化することにより、半導体素
子の積層化を実現し、それにより１個のパッケージ当た
りの半導体装置の能力を従来の何倍にも能力増強してい
る。
【００１８】実施例３ 本実施例は、実施例１の改変例であって、図３（ａ）は
本実施例の半導体素子パッケージの断面図及び図３
（ｂ）は本実施例の半導体素子パッケージの下面の樹脂
封止部と半田ボール配置図である。本実施例の半導体素
子パッケージ５０は、外部接続端子を除いて実施例１の
半導体素子パッケージ１０と同じ構成を備えている。
尚、実施例１の半導体素子パッケージ１０では、半導体
素子１８Ａ及び１８Ｂは、同じ構成の半導体素子である
ことが必要であったが、本実施例では、半導体素子１８
Ａ及び１８Ｂは、同じ構成の半導体素子でも、異なる構
成の半導体素子でも良い。
本実施例の半導体素子パッケージの断面図及び図３
（ｂ）は本実施例の半導体素子パッケージの下面の樹脂
封止部と半田ボール配置図である。本実施例の半導体素
子パッケージ５０は、外部接続端子を除いて実施例１の
半導体素子パッケージ１０と同じ構成を備えている。
尚、実施例１の半導体素子パッケージ１０では、半導体
素子１８Ａ及び１８Ｂは、同じ構成の半導体素子である
ことが必要であったが、本実施例では、半導体素子１８
Ａ及び１８Ｂは、同じ構成の半導体素子でも、異なる構
成の半導体素子でも良い。
【００１９】本実施例の半導体素子パッケージ５０の外
部接続端子は、図３（ａ）及び（ｂ）に示すように、ス
ルーホール２２を介してベースボード１４の下面に延長
され、等間隔で離隔している上面配線パターン１２Ａの
各配線端部上に設けられた半田ボール５２Ａと、半田ボ
ール５２Ａの列の内側に設けられ、等間隔で離隔してい
る下面配線パターン１２Ｂの各配線端部上の半田ボール
５２Ｂの列とから構成される。
部接続端子は、図３（ａ）及び（ｂ）に示すように、ス
ルーホール２２を介してベースボード１４の下面に延長
され、等間隔で離隔している上面配線パターン１２Ａの
各配線端部上に設けられた半田ボール５２Ａと、半田ボ
ール５２Ａの列の内側に設けられ、等間隔で離隔してい
る下面配線パターン１２Ｂの各配線端部上の半田ボール
５２Ｂの列とから構成される。
【００２０】本実施例では、ベースボードと半田ボール
を使用することにより、外部接続端子を２列配列で高密
度に配置することができるので、外部接続のための端子
領域が小さくて済む。換言すれば、リード型接続端子を
有する従来の半導体素子パッケージと同じ取付スペース
で更にピン数の多い多ピン接合が可能になる。尚、本実
施例では、半田ボールを２列に配列しているが、各配線
端部の配置を調整することにより、３列以上に配置し
て、更に取り付け面積を削減することもできる。
を使用することにより、外部接続端子を２列配列で高密
度に配置することができるので、外部接続のための端子
領域が小さくて済む。換言すれば、リード型接続端子を
有する従来の半導体素子パッケージと同じ取付スペース
で更にピン数の多い多ピン接合が可能になる。尚、本実
施例では、半田ボールを２列に配列しているが、各配線
端部の配置を調整することにより、３列以上に配置し
て、更に取り付け面積を削減することもできる。
【００２１】実施例４ 本実施例は、実施例３の半導体素子パッケージ５０を実
施例２の半導体素子パッケージ３０のように多段ベース
ボードにした例であって、外部接続端子の構成を除いて
実施例２の半導体素子パッケージ３０と同じ構成を有す
る（図面は省略）。これにより、実施例４の半導体素子
パッケージは、実施例３の効果に加えて、実施例２と同
様な効果を奏することができる。
施例２の半導体素子パッケージ３０のように多段ベース
ボードにした例であって、外部接続端子の構成を除いて
実施例２の半導体素子パッケージ３０と同じ構成を有す
る（図面は省略）。これにより、実施例４の半導体素子
パッケージは、実施例３の効果に加えて、実施例２と同
様な効果を奏することができる。
【００２２】
【発明の効果】第１発明によれば、ベースボード上の配
線パターンに半田バンプを介して半導体素子を接合し、
配線パターン上の外部接続端子を介して外部回路と接続
するように半導体素子パッケージを構成することによ
り、ワイヤボンディングを不要にしている。これによ
り、樹脂封止の際のワイヤ流れの問題が解消し、かつプ
ロセスが単純化する。第２発明によれば、ベースボード
を多段化することにより、多数個の半導体素子をパッケ
ージ化できる。これより、パッケージ化された半導体装
置のパッケージ１個当たりの能力を飛躍的に増大させる
ことができる。また、第１及び第２発明では、樹脂封止
部から外方に突出しているベースボード上の配線パター
ンに複数列に配列された外部接続端子を設けることによ
り、高密度実装を実現できる。
線パターンに半田バンプを介して半導体素子を接合し、
配線パターン上の外部接続端子を介して外部回路と接続
するように半導体素子パッケージを構成することによ
り、ワイヤボンディングを不要にしている。これによ
り、樹脂封止の際のワイヤ流れの問題が解消し、かつプ
ロセスが単純化する。第２発明によれば、ベースボード
を多段化することにより、多数個の半導体素子をパッケ
ージ化できる。これより、パッケージ化された半導体装
置のパッケージ１個当たりの能力を飛躍的に増大させる
ことができる。また、第１及び第２発明では、樹脂封止
部から外方に突出しているベースボード上の配線パター
ンに複数列に配列された外部接続端子を設けることによ
り、高密度実装を実現できる。
【図１】図１（ａ）は実施例１の半導体素子パッケージ
の断面図及び図１（ｂ）は実施例１の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。
の断面図及び図１（ｂ）は実施例１の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。
【図２】実施例２の半導体素子パッケージの断面図であ
る。
る。
【図３】図３（ａ）は実施例２の半導体素子パッケージ
の断面図及び図３（ｂ）は実施例２の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。
の断面図及び図３（ｂ）は実施例２の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。
【図４】従来の半導体素子パッケージの断面図である。
【図５】従来の別の半導体素子パッケージの断面図であ
る。
る。
１０……実施例１の半導体素子パッケージ、１２……配
線パターン、１４……ベースボード、１６……半田バン
プ、１８……半導体素子、２０……樹脂封止部、２２…
…スルーホール、２４……外部接続端子、半田ボール、
３０……実施例２の半導体素子パッケージ、３２……配
線パターン、３４……ベースボード、３６……半田バン
プ、３８……半導体素子、４０……樹脂封止部、４２…
…スルーホール、４４……外部接続端子、半田ボール、
５０……実施例３の半導体素子パッケージ、５２……半
田ボール、６０……従来の半導体素子パッケージ、６２
……半導体素子、６４……Ｌ／Ｆダイパット、６６……
Ｌ／Ｆインナーリード、６８……ワイヤ、７０……樹脂
封止部、７２……Ｌ／Ｆ外部リード、８０……従来の別
の半導体素子パッケージ、８２……半導体素子、８４…
…インターボード、８６……Ｌ／Ｆインナーリード、８
８……ワイヤ、９０……樹脂封止部、９２……Ｌ／Ｆ外
部リード。
線パターン、１４……ベースボード、１６……半田バン
プ、１８……半導体素子、２０……樹脂封止部、２２…
…スルーホール、２４……外部接続端子、半田ボール、
３０……実施例２の半導体素子パッケージ、３２……配
線パターン、３４……ベースボード、３６……半田バン
プ、３８……半導体素子、４０……樹脂封止部、４２…
…スルーホール、４４……外部接続端子、半田ボール、
５０……実施例３の半導体素子パッケージ、５２……半
田ボール、６０……従来の半導体素子パッケージ、６２
……半導体素子、６４……Ｌ／Ｆダイパット、６６……
Ｌ／Ｆインナーリード、６８……ワイヤ、７０……樹脂
封止部、７２……Ｌ／Ｆ外部リード、８０……従来の別
の半導体素子パッケージ、８２……半導体素子、８４…
…インターボード、８６……Ｌ／Ｆインナーリード、８
８……ワイヤ、９０……樹脂封止部、９２……Ｌ／Ｆ外
部リード。
Claims (7)
- 【請求項１】 一方の面に第１の配線パターンを、他方
の面に第２の配線パターンをそれぞれ有するベースボー
ドと、 ベースボードの第１及び第２の配線パターンにそれぞれ
半田バンプを介して接合された２個の半導体素子と、 ２個の半導体素子及び配線パターンの半田バンプ接合部
を覆うようにして、ベースボードと、ベースボードに接
合された半導体素子とを一体的に樹脂で封止した樹脂封
止部と、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部にそれぞれ設け
られた外部接続端子とを備えていることを特徴とする半
導体素子パッケージ。 - 【請求項２】 一方の面に第１の配線パターンを、他方
の面に第２の配線パターンをそれぞれ有し、相互に離隔
し、かつ対面して配置された複数段のベースボードと、 各ベースボードの第１及び第２の配線パターンにそれぞ
れ半田バンプを介して接合された半導体素子と、 半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、複数段のベースボードとベースボードに接
合された半導体素子とを一体的に樹脂で封止した樹脂封
止部と、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部にそれぞれ設け
られた外部接続端子とを備えていることを特徴とする半
導体素子パッケージ。 - 【請求項３】 請求項１又は２に記載の半導体素子パッ
ケージにおいて、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンのいずれか一方は、他方の配
線パターンが形成されたベースボードの面にベースボー
ドのスルーホールを介して延在し、かつ他方の配線パタ
ーンの配線端部の外側に配線端部を有し、 第１又は第２の配線パターンの各配線端部には、外部接
続端子がそれぞれ設けられていることを特徴とする半導
体素子パッケージ。 - 【請求項４】 請求項１又は２に記載の半導体素子パッ
ケージにおいて、 各ベースボードの両面に接合された２個の半導体素子
は、相互に同じ構成の半導体素子であって、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部は、ベースボー
ドのスルーホールを介して相互に接続され、かつ接続さ
れた各配線端部には、外部接続端子がそれぞれ設けられ
ていることを特徴とする半導体素子パッケージ。 - 【請求項５】 外部接続端子が、半田ボールであること
を特徴とする請求項１から４のうちのいずれか１項に記
載の半導体素子パッケージ。 - 【請求項６】 第１及び第２の配線パターンの各配線端
部は、等間隔に離隔してベースボードの周縁部に配置さ
れていることを特徴とする請求項１から５のうちのいず
れか１項に記載の半導体素子パッケージ。 - 【請求項７】 ベースボードの両面に配線パターンを形
成する工程と、 半田バンプ付半導体素子をベースボードの配線パターン
に半田接合する工程と、 半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、ベースボードとベースボードに接合された
半導体素子とを一体的に樹脂で封止する工程と、 ベースボードの外周部の露出している配線パターンに外
部接続端子として半田ボールを形成する工程とを有する
ことを特徴とする半導体素子パッケージの製作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070897A JPH10247705A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子パッケージ及びその製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070897A JPH10247705A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子パッケージ及びその製作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247705A true JPH10247705A (ja) | 1998-09-14 |
Family
ID=12866409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070897A Pending JPH10247705A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子パッケージ及びその製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381839B1 (ko) * | 2000-09-07 | 2003-05-01 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| KR100549312B1 (ko) * | 2000-10-10 | 2006-02-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
-
1997
- 1997-03-05 JP JP5070897A patent/JPH10247705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381839B1 (ko) * | 2000-09-07 | 2003-05-01 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| KR100549312B1 (ko) * | 2000-10-10 | 2006-02-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
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