JP3063846B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、配線テープを使用
したＢＧＡやＣＳＰなどの半導体装置に関する。
したＢＧＡやＣＳＰなどの半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置は多ピン化、小型化の
要請が強く、これに伴いＢＧＡやＣＳＰと称される半導
体装置が提案されている。このような半導体装置の一例
として、例えば特開平９−５５４４７号公報に示される
ものがある。図８はこの公報に記載の半導体装置を示し
たものである。図８において（Ａ）は公報記載の半導体
装置を（Ｂ）のＣ−Ｃ’線で切って見た断面図、（Ｂ）
は（Ａ）のＡ―Ａ’線断面図、（Ｃ）は（Ａ）のＢ−
Ｂ’線断面図を示している。この図に示すように上記公
報の半導体装置は、ＴＡＢテープ１０２の窓内に延出し
ているインナーリード１０２ｆに半導体集積回路素子
（以下、チップと称す）１０１の内部電極１０１ａを接
続し、ＴＡＢテープ１０２を金属製のサポートフレーム
１０７に接着し、チップ１０１の周囲をポッティング樹
脂１０６で覆ったものである。因みにＴＡＢテープ１０
２の回路パターン１０２ａ及びインナーリード１０２ｆ
は、枠形状のベース材（例えばポリイミドテープ）１０
２ｃ上に接着した金属箔をエッチングすることで形成さ
れており、回路パターン１０２ａは外部端子１０４を接
続する部分を除いてカバーレジスト１０２ｅで覆われて
いる。
要請が強く、これに伴いＢＧＡやＣＳＰと称される半導
体装置が提案されている。このような半導体装置の一例
として、例えば特開平９−５５４４７号公報に示される
ものがある。図８はこの公報に記載の半導体装置を示し
たものである。図８において（Ａ）は公報記載の半導体
装置を（Ｂ）のＣ−Ｃ’線で切って見た断面図、（Ｂ）
は（Ａ）のＡ―Ａ’線断面図、（Ｃ）は（Ａ）のＢ−
Ｂ’線断面図を示している。この図に示すように上記公
報の半導体装置は、ＴＡＢテープ１０２の窓内に延出し
ているインナーリード１０２ｆに半導体集積回路素子
（以下、チップと称す）１０１の内部電極１０１ａを接
続し、ＴＡＢテープ１０２を金属製のサポートフレーム
１０７に接着し、チップ１０１の周囲をポッティング樹
脂１０６で覆ったものである。因みにＴＡＢテープ１０
２の回路パターン１０２ａ及びインナーリード１０２ｆ
は、枠形状のベース材（例えばポリイミドテープ）１０
２ｃ上に接着した金属箔をエッチングすることで形成さ
れており、回路パターン１０２ａは外部端子１０４を接
続する部分を除いてカバーレジスト１０２ｅで覆われて
いる。
【０００３】このような構造では、配線テープ１０２に
外部端子１０４とサポートフレーム１０７を電気的に導
通させるためのスルーホールを設けることで、サポート
フレーム１０７にＧＮＤプレーンの機能を持たせること
ができる。
外部端子１０４とサポートフレーム１０７を電気的に導
通させるためのスルーホールを設けることで、サポート
フレーム１０７にＧＮＤプレーンの機能を持たせること
ができる。
【０００４】また、上記公報のＢＧＡ型半導体装置とは
別構造のものとして、図９に示す半導体装置が提案され
ている。図９において（Ａ）は別の従来例の半導体装置
を（Ｂ）のＣ−Ｃ’線で切って見た断面図、（Ｂ）は
（Ａ）のＡ―Ａ’線断面図、（Ｃ）は（Ａ）のＢ−Ｂ’
線断面図を示している。この図に示す半導体装置は、チ
ップ２０１と単層の配線テープ２０２と外形保持のため
のモールド樹脂２０３より構成されている。チップ２０
１上の内部電極２０１ａは、配線テープ２０２のベース
材２０２ｃに設けたスルーホール２０２ｂとベース材２
０２ｃ上の回路パターン２０２ａとを介して外部端子
（例えば半田ボール）２０４に接続されている。回路パ
ターン２０２ａは、外部端子２０４が接続される部分と
スルーホール２０２ｂの部分とを除いて、カバーレジス
ト２０２ｅで覆われている。チップ２０１上の内部電極
２０１ａと配線テープ２０２のスルーホール２０２ｂと
はバンプによって接続されている。この接続方法はイン
ナーバンプボンディング（ＩＢＢ）法と呼ばれている。
配線テープ２０２とチップ２０１は熱圧着方法を用い
て、配線テープ２０２に設けた接着封止材２０２ｄで密
着されている。チップ２０１の周囲を覆っているモール
ド樹脂２０３はトランスファーモールド法により形成さ
れている。
別構造のものとして、図９に示す半導体装置が提案され
ている。図９において（Ａ）は別の従来例の半導体装置
を（Ｂ）のＣ−Ｃ’線で切って見た断面図、（Ｂ）は
（Ａ）のＡ―Ａ’線断面図、（Ｃ）は（Ａ）のＢ−Ｂ’
線断面図を示している。この図に示す半導体装置は、チ
ップ２０１と単層の配線テープ２０２と外形保持のため
のモールド樹脂２０３より構成されている。チップ２０
１上の内部電極２０１ａは、配線テープ２０２のベース
材２０２ｃに設けたスルーホール２０２ｂとベース材２
０２ｃ上の回路パターン２０２ａとを介して外部端子
（例えば半田ボール）２０４に接続されている。回路パ
ターン２０２ａは、外部端子２０４が接続される部分と
スルーホール２０２ｂの部分とを除いて、カバーレジス
ト２０２ｅで覆われている。チップ２０１上の内部電極
２０１ａと配線テープ２０２のスルーホール２０２ｂと
はバンプによって接続されている。この接続方法はイン
ナーバンプボンディング（ＩＢＢ）法と呼ばれている。
配線テープ２０２とチップ２０１は熱圧着方法を用い
て、配線テープ２０２に設けた接着封止材２０２ｄで密
着されている。チップ２０１の周囲を覆っているモール
ド樹脂２０３はトランスファーモールド法により形成さ
れている。
【０００５】この構造によれば、上記の公報によるＴＡ
Ｂテープを用いた半導体装置に比べてチップが占める範
囲の上にも外部端子を配置することができるため、内部
電極と外部端子とを結ぶ配線パターンの長さを短くする
ことができ、その結果、電気特性が向上するとともに、
実装基板への放熱特性も良くなる。さらに、ＴＡＢテー
プのインナーリードと異なり、外部端子の配置が自由で
ある。
Ｂテープを用いた半導体装置に比べてチップが占める範
囲の上にも外部端子を配置することができるため、内部
電極と外部端子とを結ぶ配線パターンの長さを短くする
ことができ、その結果、電気特性が向上するとともに、
実装基板への放熱特性も良くなる。さらに、ＴＡＢテー
プのインナーリードと異なり、外部端子の配置が自由で
ある。
【０００６】
【発明が解決しようとする課題】図９に示した半導体装
置においてノイズ低減など電気特性を向上するために
は、例えば、配線テープ２０２のベース材２０２ｃの外
周にＧＮＤプレーンや電源プレーンを設け、チップ２０
１のＧＮＤ用電極からＧＮＤプレーンへ、あるいはチッ
プの電源用電極から電源プレーンへと配線パターンを、
信号用外部端子が接続されるパッド間に通して引き回す
ことが考えられる。しかし、更なる多ピン化が進むと、
信号用外部端子が接続されるパッド間のピッチは狭くな
り、パッド間に通せる配線パターンの本数に限界が生じ
るため、ＧＮＤ用配線パターンや電源用配線パターンの
引き回しが困難になる。よって、多ピン化が進むとノイ
ズ低減などの電気特性の改善が図れなくなる恐れがあ
る。
置においてノイズ低減など電気特性を向上するために
は、例えば、配線テープ２０２のベース材２０２ｃの外
周にＧＮＤプレーンや電源プレーンを設け、チップ２０
１のＧＮＤ用電極からＧＮＤプレーンへ、あるいはチッ
プの電源用電極から電源プレーンへと配線パターンを、
信号用外部端子が接続されるパッド間に通して引き回す
ことが考えられる。しかし、更なる多ピン化が進むと、
信号用外部端子が接続されるパッド間のピッチは狭くな
り、パッド間に通せる配線パターンの本数に限界が生じ
るため、ＧＮＤ用配線パターンや電源用配線パターンの
引き回しが困難になる。よって、多ピン化が進むとノイ
ズ低減などの電気特性の改善が図れなくなる恐れがあ
る。
【０００７】この対策として、配線テープを多層化し
て、信号層、ＧＮＤ層、電源層に分けることが考えられ
るが、多層の配線テープは高価であり、製品の低コスト
化が図れない。
て、信号層、ＧＮＤ層、電源層に分けることが考えられ
るが、多層の配線テープは高価であり、製品の低コスト
化が図れない。
【０００８】そこで本発明の目的は、安価な単層の配線
テープを用いた状態でＧＮＤラインや電源ラインを強化
したり信号特性を向上させたりすることができ、かつ、
更なる多ピン化にも対応することができる半導体装置を
提供することにある。
テープを用いた状態でＧＮＤラインや電源ラインを強化
したり信号特性を向上させたりすることができ、かつ、
更なる多ピン化にも対応することができる半導体装置を
提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、インナーバンプボンディング（ＩＢ
Ｂ）でチップが電気的に接続された単層の配線テープ
が、ＧＮＤプレーンや電源プレーンを設けたプリント基
板に接着されている。そして、チップ上の電極のうちの
電源用電極やＧＮＤ用電極に接続されている前記配線テ
ープの配線パターンはインナーバンプボンディングによ
り前記ＧＮＤプレーンや電源プレーンに一旦接続され、
さらに前記ＧＮＤプレーンや電源プレーンを介して、配
線テープ上に配置された複数の外部端子のうちの電源用
外部端子やＧＮＤ用外部端子にまで引き回されている。
に、本発明では、インナーバンプボンディング（ＩＢ
Ｂ）でチップが電気的に接続された単層の配線テープ
が、ＧＮＤプレーンや電源プレーンを設けたプリント基
板に接着されている。そして、チップ上の電極のうちの
電源用電極やＧＮＤ用電極に接続されている前記配線テ
ープの配線パターンはインナーバンプボンディングによ
り前記ＧＮＤプレーンや電源プレーンに一旦接続され、
さらに前記ＧＮＤプレーンや電源プレーンを介して、配
線テープ上に配置された複数の外部端子のうちの電源用
外部端子やＧＮＤ用外部端子にまで引き回されている。
【００１０】このような構成では、ＧＮＤ層や電源層を
配線テープではなく、チップを囲むプリント基板に設け
たことにより配線テープは信号配線に特化できる。その
ため、より高密度の信号配線を配置することで多ピン化
に対応することができたり、配線ピッチをゆるめること
で配線テープのコスト低減、ノイズ低減を図ることがで
きる。また、ＧＮＤ、電源層を大きく別の層とすること
により相互インダクタンスの低減が図れる。さらに、プ
リント基板は、高密度な信号配線を施さずに、単純なＧ
ＮＤプレーンや電源プレーンを有するのみとしたので安
価であり、配線テープとの接続もチップ上の電極と同じ
ＩＢＢ方法を使用するため容易であり、総合的にみる
と、多層の配線テープを使用するのに比べ、コスト低減
が図れる。
配線テープではなく、チップを囲むプリント基板に設け
たことにより配線テープは信号配線に特化できる。その
ため、より高密度の信号配線を配置することで多ピン化
に対応することができたり、配線ピッチをゆるめること
で配線テープのコスト低減、ノイズ低減を図ることがで
きる。また、ＧＮＤ、電源層を大きく別の層とすること
により相互インダクタンスの低減が図れる。さらに、プ
リント基板は、高密度な信号配線を施さずに、単純なＧ
ＮＤプレーンや電源プレーンを有するのみとしたので安
価であり、配線テープとの接続もチップ上の電極と同じ
ＩＢＢ方法を使用するため容易であり、総合的にみる
と、多層の配線テープを使用するのに比べ、コスト低減
が図れる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は、本発明の実施の一形態による半導
体装置を示したものである。図Ｊ１において（Ａ）は本
実施形態による半導体装置を（Ｂ）のＣ−Ｃ’線で切っ
て見た断面図、（Ｂ）は（Ａ）のＡ―Ａ’線断面図、
（Ｃ）は（Ａ）のＢ−Ｂ’線断面図を示している。この
図に示す半導体装置は、チップ１が接続された単層の配
線テープ２と、チップ１の側面を囲む枠板であって配線
テープ２と接続され、片面にＧＮＤプレーン又は電源プ
レーンとしてのプレーン状金属パターン５ａを有するガ
ラスエポキシ製のプリント基板５とから構成されてい
る。配線テープ２は接着封止材２ｄ、ベース材２ｃ、回
路パターン２ａ、およびカバーレジスト２ｅから成る。
接着封止材２ｄはベース材２ｃの一方の面に設けられて
いて、チップ１及びプリント基板５と接着されている。
ベース材２ｃ及び接着封止材２ｄには、チップ１の内部
電極１ａ及びプリント基板５のプレーン状金属パターン
５ａの位置に対応してスルーホール２ｂが設けられてい
る。各スルーホール２ｂの内部には金属メッキが充填さ
れており、各スルーホール２ｂはＩＢＢ（インナーバン
プボンディング）方法でチップ１の内部電極１ａやプリ
ント基板５上のプレーン状金属パターン５ａと接続され
ている。ベース材２ｃのもう一方の面（接着封止材２と
反対側の面）には回路パターン２ａが設けられている。
体装置を示したものである。図Ｊ１において（Ａ）は本
実施形態による半導体装置を（Ｂ）のＣ−Ｃ’線で切っ
て見た断面図、（Ｂ）は（Ａ）のＡ―Ａ’線断面図、
（Ｃ）は（Ａ）のＢ−Ｂ’線断面図を示している。この
図に示す半導体装置は、チップ１が接続された単層の配
線テープ２と、チップ１の側面を囲む枠板であって配線
テープ２と接続され、片面にＧＮＤプレーン又は電源プ
レーンとしてのプレーン状金属パターン５ａを有するガ
ラスエポキシ製のプリント基板５とから構成されてい
る。配線テープ２は接着封止材２ｄ、ベース材２ｃ、回
路パターン２ａ、およびカバーレジスト２ｅから成る。
接着封止材２ｄはベース材２ｃの一方の面に設けられて
いて、チップ１及びプリント基板５と接着されている。
ベース材２ｃ及び接着封止材２ｄには、チップ１の内部
電極１ａ及びプリント基板５のプレーン状金属パターン
５ａの位置に対応してスルーホール２ｂが設けられてい
る。各スルーホール２ｂの内部には金属メッキが充填さ
れており、各スルーホール２ｂはＩＢＢ（インナーバン
プボンディング）方法でチップ１の内部電極１ａやプリ
ント基板５上のプレーン状金属パターン５ａと接続され
ている。ベース材２ｃのもう一方の面（接着封止材２と
反対側の面）には回路パターン２ａが設けられている。
【００１３】回路パターン２ａは、チップ１上の電源ま
たはＧＮＤ用の内部電極と接続されたスルーホール２ｂ
からプリント基板５上のプレーン状金属パターン５ａと
接続されたスルーホール２ｂまでと、プリント基板５上
のプレーン状金属パターン５ａと接続されたスルーホー
ル２ｂから所望の外部端子４の搭載パッドまでと、チッ
プ１上の信号用の内部電極と接続されたスルーホール２
ｂから所望の外部端子４の搭載パッドまでに形成されて
いる（図１（Ｂ）参照）。そして回路パターン２ａは、
外部端子（例えば半田ボール）４の接続されるパッド部
分やスルーホール２ｂの直上部分を除いてカバーレジス
ト２ｅで覆われている。また、チップ１の周囲はポッテ
ィング樹脂６で覆われている。
たはＧＮＤ用の内部電極と接続されたスルーホール２ｂ
からプリント基板５上のプレーン状金属パターン５ａと
接続されたスルーホール２ｂまでと、プリント基板５上
のプレーン状金属パターン５ａと接続されたスルーホー
ル２ｂから所望の外部端子４の搭載パッドまでと、チッ
プ１上の信号用の内部電極と接続されたスルーホール２
ｂから所望の外部端子４の搭載パッドまでに形成されて
いる（図１（Ｂ）参照）。そして回路パターン２ａは、
外部端子（例えば半田ボール）４の接続されるパッド部
分やスルーホール２ｂの直上部分を除いてカバーレジス
ト２ｅで覆われている。また、チップ１の周囲はポッテ
ィング樹脂６で覆われている。
【００１４】次に、本実施形態による半導体装置の製造
方法について説明する。図２は本発明による半導体装置
の製造工程の一例を示したものである。
方法について説明する。図２は本発明による半導体装置
の製造工程の一例を示したものである。
【００１５】まず、図２（Ａ）に示すようにチップ１を
配線テープ２の接着封止材２ｄに熱圧着方法で接着させ
る。このとき、配線テープ２のスルーホール２ｂに設け
られたバンプ２ｌをチップ１の内部電極１ａ上に合わせ
ておく。
配線テープ２の接着封止材２ｄに熱圧着方法で接着させ
る。このとき、配線テープ２のスルーホール２ｂに設け
られたバンプ２ｌをチップ１の内部電極１ａ上に合わせ
ておく。
【００１６】次に、図２（Ｂ）に示すようにボンディン
グツール９によって、配線テープ２のスルーホール２ｂ
内に充填された金属メッキとチップ１の内部電極１ａと
をバンプ２ｌを介して接続する。
グツール９によって、配線テープ２のスルーホール２ｂ
内に充填された金属メッキとチップ１の内部電極１ａと
をバンプ２ｌを介して接続する。
【００１７】次に、図２（Ｃ）に示すように枠状のプリ
ント基板５の窓の中にチップ１を通すようにしてプリン
ト基板５を配線テープ２の接着封止材２ｄに熱圧着方法
で接着させる。このとき、配線テープ２のスルーホール
２ｂに設けられたバンプ２ｌに、プリント基板５上のプ
レーン状金属パターン５ａが接触する。
ント基板５の窓の中にチップ１を通すようにしてプリン
ト基板５を配線テープ２の接着封止材２ｄに熱圧着方法
で接着させる。このとき、配線テープ２のスルーホール
２ｂに設けられたバンプ２ｌに、プリント基板５上のプ
レーン状金属パターン５ａが接触する。
【００１８】次に、図２（Ｄ）に示すようにボンディン
グツール９によって、配線テープ２のスルーホール２ｂ
内に充填された金属メッキとプリント基板５上のプレー
ン状金属パターン５ａとをバンプ２ｌを介して接続す
る。
グツール９によって、配線テープ２のスルーホール２ｂ
内に充填された金属メッキとプリント基板５上のプレー
ン状金属パターン５ａとをバンプ２ｌを介して接続す
る。
【００１９】次に、図２（Ｅ）に示すようにチップ１と
プリント基板５との間に生じた隙間をポッティング樹脂
６で封止する。
プリント基板５との間に生じた隙間をポッティング樹脂
６で封止する。
【００２０】最後に、図２（Ｆ）に示すようにチップ１
の内部電極１ａやプリント基板５のプレーン状金属パタ
ーン５ａと繋がったパッド上に外部端子（例えば半田ボ
ール）４を接続する。
の内部電極１ａやプリント基板５のプレーン状金属パタ
ーン５ａと繋がったパッド上に外部端子（例えば半田ボ
ール）４を接続する。
【００２１】上述した構造の半導体装置では、チップ上
のＧＮＤや電源用の電極からＩＢＢ方法により接続され
た配線パターンは、チップを囲むプリント基板上に設け
られたプレーン状金属パターンにＩＢＢ方法により一旦
接続され、更にそのプレーン状金属パターンを介して、
外部端子に繋がる配線パターンとＩＢＢ方法により接続
されている。一方、チップ上の信号用の電極からＩＢＢ
方法により接続された配線パターンは、プリント基板上
のプレーン状金属パターンを介することなく、そのまま
外部端子まで引き回されている。これにより、安価な単
層の配線テープのままでＧＮＤライン又は電源ラインが
強化され、ノイズの低減が図れる。
のＧＮＤや電源用の電極からＩＢＢ方法により接続され
た配線パターンは、チップを囲むプリント基板上に設け
られたプレーン状金属パターンにＩＢＢ方法により一旦
接続され、更にそのプレーン状金属パターンを介して、
外部端子に繋がる配線パターンとＩＢＢ方法により接続
されている。一方、チップ上の信号用の電極からＩＢＢ
方法により接続された配線パターンは、プリント基板上
のプレーン状金属パターンを介することなく、そのまま
外部端子まで引き回されている。これにより、安価な単
層の配線テープのままでＧＮＤライン又は電源ラインが
強化され、ノイズの低減が図れる。
【００２２】次に、本発明の他の実施の形態について述
べる。
べる。
【００２３】図３は本発明のその他の実施形態による半
導体装置を示したものであり、（Ａ）は縦断面図、
（Ｂ）はチップ側から見た平面図である。本発明では、
上述した実施形態の構造に加えて、図３に示すようにプ
リント基板５の一面にＧＮＤプレーン５ｃと電源プレー
ン５ｂを設け、その反対側面にチップコンデンサ８又は
チップ抵抗を設けることによって、ノイズ低減を図るこ
とができる。
導体装置を示したものであり、（Ａ）は縦断面図、
（Ｂ）はチップ側から見た平面図である。本発明では、
上述した実施形態の構造に加えて、図３に示すようにプ
リント基板５の一面にＧＮＤプレーン５ｃと電源プレー
ン５ｂを設け、その反対側面にチップコンデンサ８又は
チップ抵抗を設けることによって、ノイズ低減を図るこ
とができる。
【００２４】図４に図３に示したプリント基板５の構造
を示す。プリント基板５において図４に示すように、配
線テープ２側となる面にＧＮＤプレーン５ｃと電源プレ
ーン５ｂが環状に設けられ、その反対側面にはチップコ
ンデンサ８が搭載される搭載パッド５ｅが設けられてい
る。チップコンデンサ８の一方の電極が接続される搭載
パッド５ｅは電源プレーン５ｂに、チップコンデンサ８
のもう一方の電極が接続される搭載パッド５ｅはＧＮＤ
プレーン５ｃにそれぞれバイアホール５ｄを介して接続
されている。
を示す。プリント基板５において図４に示すように、配
線テープ２側となる面にＧＮＤプレーン５ｃと電源プレ
ーン５ｂが環状に設けられ、その反対側面にはチップコ
ンデンサ８が搭載される搭載パッド５ｅが設けられてい
る。チップコンデンサ８の一方の電極が接続される搭載
パッド５ｅは電源プレーン５ｂに、チップコンデンサ８
のもう一方の電極が接続される搭載パッド５ｅはＧＮＤ
プレーン５ｃにそれぞれバイアホール５ｄを介して接続
されている。
【００２５】このプリント基板５上に設けられたＧＮＤ
プレーン５ｃ、電源プレーン５ｂを、例えば図５に示す
ような配線テープ２と接続することにより、ノイズの低
減が図られている。図５は図３に示した配線テープの一
例を示したものであり、（Ａ）は外部端子の搭載パッド
側から見た平面図、（Ｂ）は（Ａ）のＡ−Ａ’線断面
図、（Ｃ）は（Ｂ）のＢ−Ｂ’線断面図である。この図
において、チップ上の電源用電極に繋がる配線パターン
２ｆはＩＢＢ法によりプリント基板５上の電源プレーン
５ｂに一旦接続され、更にその電源プレーン５ｂを介し
て、電源用外部端子の搭載パッド２ｇに繋がる配線パタ
ーンとＩＢＢ方法により接続されている。ＧＮＤ用電極
に繋がる配線パターン２ｈはＩＢＢ法によりプリント基
板５上のＧＮＤプレーン５ｃに一旦接続され、更にその
ＧＮＤプレーン５ｃを介して、ＧＮＤ用外部端子の搭載
パッド２ｉに繋がる配線パターンとＩＢＢ方法により接
続されている。チップ上の信号用の電極にＩＢＢ方法に
より接続された配線パターン２ｊは、プリント基板５上
の電源プレーン５ｂやＧＮＤプレーン５ｃを介すること
なく、そのまま信号用外部端子の搭載パッド２ｋまで引
き回されている。さらに、電源プレーン５ｂにチップコ
ンデンサ８の一方の電極が接続され、そのチップコンデ
ンサ８の他方の電極はＧＮＤプレーン５ｃに接続されて
いる。これにより、安価な単層の配線テープのままでＧ
ＮＤラインと電源ラインが強化され、ノイズの低減が図
れる。また、チップコンデンサ８又はチップ抵抗の値に
よって、インピーダンス整合を行える効果もある。
プレーン５ｃ、電源プレーン５ｂを、例えば図５に示す
ような配線テープ２と接続することにより、ノイズの低
減が図られている。図５は図３に示した配線テープの一
例を示したものであり、（Ａ）は外部端子の搭載パッド
側から見た平面図、（Ｂ）は（Ａ）のＡ−Ａ’線断面
図、（Ｃ）は（Ｂ）のＢ−Ｂ’線断面図である。この図
において、チップ上の電源用電極に繋がる配線パターン
２ｆはＩＢＢ法によりプリント基板５上の電源プレーン
５ｂに一旦接続され、更にその電源プレーン５ｂを介し
て、電源用外部端子の搭載パッド２ｇに繋がる配線パタ
ーンとＩＢＢ方法により接続されている。ＧＮＤ用電極
に繋がる配線パターン２ｈはＩＢＢ法によりプリント基
板５上のＧＮＤプレーン５ｃに一旦接続され、更にその
ＧＮＤプレーン５ｃを介して、ＧＮＤ用外部端子の搭載
パッド２ｉに繋がる配線パターンとＩＢＢ方法により接
続されている。チップ上の信号用の電極にＩＢＢ方法に
より接続された配線パターン２ｊは、プリント基板５上
の電源プレーン５ｂやＧＮＤプレーン５ｃを介すること
なく、そのまま信号用外部端子の搭載パッド２ｋまで引
き回されている。さらに、電源プレーン５ｂにチップコ
ンデンサ８の一方の電極が接続され、そのチップコンデ
ンサ８の他方の電極はＧＮＤプレーン５ｃに接続されて
いる。これにより、安価な単層の配線テープのままでＧ
ＮＤラインと電源ラインが強化され、ノイズの低減が図
れる。また、チップコンデンサ８又はチップ抵抗の値に
よって、インピーダンス整合を行える効果もある。
【００２６】また、上記のプリント基板５の配線パター
ンに代えて、次のような構成にすればノイズを一層低減
することができる。図６は図３に示した配線テープの別
の例を示したものであり、（Ａ）は外部端子の搭載パッ
ド側から見た平面図、（Ｂ）は（Ａ）のＡ−Ａ’線断面
図、（Ｃ）は（Ｂ）のＢ−Ｂ’線断面図である。すなわ
ち配線テープ２において、図６に示すようにＧＮＤ用配
線パターン２ｈがプレーン状の金属パターンになってお
り、このＧＮＤ用配線パターン２ｈで信号用配線パター
ン２ｊが挟まれている。この事により、信号用配線パタ
ーン２ｊが電気的にシールドされるため、信号ラインに
おけるノイズを低減することができる。また本発明で
は、上述した構造に加えて、図７に示すようにチップ及
びプリント基板５にヒートシンク１０を接着材１１で接
着することにより、放熱性を向上させることもできる。
ンに代えて、次のような構成にすればノイズを一層低減
することができる。図６は図３に示した配線テープの別
の例を示したものであり、（Ａ）は外部端子の搭載パッ
ド側から見た平面図、（Ｂ）は（Ａ）のＡ−Ａ’線断面
図、（Ｃ）は（Ｂ）のＢ−Ｂ’線断面図である。すなわ
ち配線テープ２において、図６に示すようにＧＮＤ用配
線パターン２ｈがプレーン状の金属パターンになってお
り、このＧＮＤ用配線パターン２ｈで信号用配線パター
ン２ｊが挟まれている。この事により、信号用配線パタ
ーン２ｊが電気的にシールドされるため、信号ラインに
おけるノイズを低減することができる。また本発明で
は、上述した構造に加えて、図７に示すようにチップ及
びプリント基板５にヒートシンク１０を接着材１１で接
着することにより、放熱性を向上させることもできる。
【００２７】
【発明の効果】以上説明したように本発明は、ＧＮＤ層
や電源層を配線テープではなく、チップを囲むプリント
基板に設けたことにより配線テープは信号配線に特化で
きる。そのため、より高密度の信号配線を配置すること
で多ピン化に対応することができたり、配線ピッチをゆ
るめることで配線テープのコスト低減、ノイズ低減を図
ることができる。また、ＧＮＤ、電源層を大きく別の層
とすることにより相互インダクタンスの低減が図れる。
信号、ＧＮＤ、電源各層を分ける方法としては多層の配
線テープを使用する方法があるが、多層の配線テープは
単層の配線テープより高価である。この発明では、プリ
ント基板は、高密度な信号配線を施さずに、単純なＧＮ
Ｄプレーンや電源プレーンを有するのみとしたので安価
であり、配線テープとの接続もチップ上の電極と同じＩ
ＢＢ方法を使用するため容易であり、総合的にみると、
多層の配線テープを使用するのに比べ、コスト低減が図
れる。
や電源層を配線テープではなく、チップを囲むプリント
基板に設けたことにより配線テープは信号配線に特化で
きる。そのため、より高密度の信号配線を配置すること
で多ピン化に対応することができたり、配線ピッチをゆ
るめることで配線テープのコスト低減、ノイズ低減を図
ることができる。また、ＧＮＤ、電源層を大きく別の層
とすることにより相互インダクタンスの低減が図れる。
信号、ＧＮＤ、電源各層を分ける方法としては多層の配
線テープを使用する方法があるが、多層の配線テープは
単層の配線テープより高価である。この発明では、プリ
ント基板は、高密度な信号配線を施さずに、単純なＧＮ
Ｄプレーンや電源プレーンを有するのみとしたので安価
であり、配線テープとの接続もチップ上の電極と同じＩ
ＢＢ方法を使用するため容易であり、総合的にみると、
多層の配線テープを使用するのに比べ、コスト低減が図
れる。
【図１】本発明の実施の一形態による半導体装置を示し
た図である。
た図である。
【図２】本発明による半導体装置の製造工程の一例を示
した工程図である。
した工程図である。
【図３】本発明のその他の実施形態による半導体装置を
示した図である。
示した図である。
【図４】図３に示したプリント基板の構造を示した図で
ある。
ある。
【図５】図３に示した配線テープの一例を示した図であ
る。
る。
【図６】図３に示した配線テープの別の例を示した図で
ある。
ある。
【図７】本発明のその他の実施形態による半導体装置を
示した図である。
示した図である。
【図８】特開平９−５５４４７号公報による従来の半導
体装置を示した図である。
体装置を示した図である。
【図９】図９の半導体装置とは別の従来例を示した図で
ある。
ある。
１ チップ １ａ 内部電極 ２ 配線テープ ２ａ 回路パターン ２ｂ スルーホール ２ｃ ベース材 ２ｄ 接着封止材 ２ｅ カバーレジスト ２ｆ 電源用配線パターン ２ｇ 電源用外部端子の搭載パッド ２ｈ ＧＮＤ用配線パターン ２ｉ ＧＮＤ用外部端子の搭載パッド ２ｊ 信号用配線パターン ２ｋ 信号用外部端子の搭載パッド ２ｌ バンプ ４ 外部端子 ５ プリント基板 ５ａ プレーン状金属パターン ５ｂ 電源プレーン ５ｃ ＧＮＤプレーン ５ｄ バイアホール ５ｅ 搭載パッド ６ ポッティング樹脂 ８ チップコンデンサ ９ ボンディングツール １０ ヒートシンク １１ 接着材
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−256420（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12
Claims (7)
- 【請求項１】 半導体集積回路素子の側面を囲み、プレ
ーン状金属パターンを有する枠状基板と、 一方の面に複数の外部端子が配設され、もう一方の面に
前記半導体集積回路素子と共に前記枠状基板が接着さ
れ、前記半導体集積回路素子上の電極と前記枠状基板の
プレーン状金属パターンとに接続されたスルーホールが
設けられ、該スルーホールに金属メッキが充填され、前
記外部端子を配設した面に配線パターンが形成された配
線テープと、を有し、 前記配線テープの配線パターンは、前記半導体集積回路
素子上の電源用又はＧＮＤ用の電極と接続されたスルー
ホールから前記枠状基板のプレーン状金属パターンと接
続されたスルーホールまでと、前記枠状基板のプレーン
状金属パターンと接続された別のスルーホールから前記
複数の外部端子のうちの電源用又はＧＮＤ用の外部端子
までと、前記半導体集積回路素子上の信号用の電極と接
続されたスルーホールから前記複数の外部端子のうちの
信号用の外部端子までに形成されている半導体装置。 - 【請求項２】 前記配線テープのスルーホールと前記半
導体集積回路素子上の電極、および前記枠状基板のプレ
ーン状金属パターンとはインナーバンプボンディングに
より接続されている請求項１に記載の半導体装置。 - 【請求項３】 半導体集積回路素子の側面を囲み、電源
プレーン及びＧＮＤプレーンを有する枠状基板と、 一方の面に複数の外部端子が配設され、もう一方の面に
前記半導体集積回路素子と共に前記枠状基板が接着さ
れ、前記半導体集積回路素子上の電極と前記電源プレー
ンと前記ＧＮＤプレーンとに接続されたスルーホールが
設けられ、該スルーホールに金属メッキが充填され、前
記外部端子を配設した面に配線パターンが形成された配
線テープと、を備え、 前記配線テープの配線パターンは、前記半導体集積回路
素子上の電源用の電極と接続されたスルーホールから前
記枠状基板の電源プレーンと接続されたスルーホールま
でと、前記枠状基板の電源プレーンと接続された別のス
ルーホールから前記複数の外部端子のうちの電源用の外
部端子までと、前記半導体集積回路素子上のＧＮＤ用の
電極と接続されたスルーホールから前記枠状基板のＧＮ
Ｄプレーンと接続されたスルーホールまでと、前記枠状
基板のＧＮＤプレーンと接続された別のスルーホールか
ら前記複数の外部端子のうちのＧＮＤ用の外部端子まで
と、前記半導体集積回路素子上の信号用の電極と接続さ
れたスルーホールから前記複数の外部端子のうちの信号
用の外部端子までに形成されている半導体装置。 - 【請求項４】 前記配線テープのスルーホールと前記半
導体集積回路素子の電極、前記枠状基板の電源プレー
ン、および前記枠状基板のＧＮＤプレーンとはインナー
バンプボンディングにより接続されている請求項３に記
載の半導体装置。 - 【請求項５】 前記枠状基板の表面にはチップコンデン
サ又はチップ抵抗を実装可能な一対の搭載パッドが設け
られ、該一対の搭載パッドの一方は前記電源プレーンに
電気的に接続され、前記一対の搭載パッドの他方は前記
ＧＮＤプレーンに電気的に接続されている請求項３に記
載の半導体装置。 - 【請求項６】 前記半導体集積回路素子上のＧＮＤ用の
電極と接続されたスルーホールから前記枠状基板のＧＮ
Ｄプレーンと接続されたスルーホールまでと、前記枠状
基板のＧＮＤプレーンと接続された別のスルーホールか
ら前記複数の外部端子のうちのＧＮＤ用の外部端子まで
とにそれぞれ形成されている配線パターンがプレーン状
金属パターンであり、該プレーン状金属パターンによっ
て、前記半導体集積回路素子上の信号用の電極と接続さ
れたスルーホールから前記複数の外部端子のうちの信号
用の外部端子までに形成されている配線パターンが囲ま
れている請求項３に記載の半導体装置。 - 【請求項７】 前記半導体集積回路素子及び前記枠状基
板にヒートシンクが接着されている請求項１から６のい
ずれか１項に記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119482A JP3063846B2 (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119482A JP3063846B2 (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
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| Publication Number | Publication Date |
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Family
ID=14762388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10119482A Expired - Fee Related JP3063846B2 (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
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|---|---|
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| JP3339473B2 (ja) * | 1999-08-26 | 2002-10-28 | 日本電気株式会社 | パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法 |
| US6509646B1 (en) * | 2000-05-22 | 2003-01-21 | Silicon Integrated Systems Corp. | Apparatus for reducing an electrical noise inside a ball grid array package |
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| JP2002270611A (ja) * | 2001-03-14 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE10133571B4 (de) * | 2001-07-13 | 2005-12-22 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
| DE10153211A1 (de) * | 2001-10-31 | 2003-01-30 | Infineon Technologies Ag | Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben |
| US6964584B2 (en) * | 2001-12-21 | 2005-11-15 | Intel Corporation | Low impedance, high-power socket and method of using |
| JP2003318311A (ja) * | 2002-04-22 | 2003-11-07 | Nec Compound Semiconductor Devices Ltd | 半導体装置及びその製造方法 |
| CN1303685C (zh) * | 2002-06-28 | 2007-03-07 | 矽品精密工业股份有限公司 | 球栅阵列半导体封装件 |
| JP4094494B2 (ja) * | 2002-08-23 | 2008-06-04 | 新光電気工業株式会社 | 半導体パッケージ |
| JP3617647B2 (ja) * | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP3808030B2 (ja) * | 2002-11-28 | 2006-08-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6921975B2 (en) * | 2003-04-18 | 2005-07-26 | Freescale Semiconductor, Inc. | Circuit device with at least partial packaging, exposed active surface and a voltage reference plane |
| US7109573B2 (en) * | 2003-06-10 | 2006-09-19 | Nokia Corporation | Thermally enhanced component substrate |
| US7872346B1 (en) * | 2007-12-03 | 2011-01-18 | Xilinx, Inc. | Power plane and land pad feature to prevent human metal electrostatic discharge damage |
| US8476111B2 (en) * | 2011-06-16 | 2013-07-02 | Stats Chippac Ltd. | Integrated circuit packaging system with intra substrate die and method of manufacture thereof |
| KR102639101B1 (ko) * | 2017-02-24 | 2024-02-22 | 에스케이하이닉스 주식회사 | 전자기간섭 차폐 구조를 갖는 반도체 패키지 |
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|---|---|---|---|---|
| US5776796A (en) * | 1994-05-19 | 1998-07-07 | Tessera, Inc. | Method of encapsulating a semiconductor package |
| JPH0955447A (ja) | 1995-08-11 | 1997-02-25 | Mitsui High Tec Inc | 半導体装置 |
| JPH10256420A (ja) | 1997-03-07 | 1998-09-25 | Shinko Electric Ind Co Ltd | 半導体装置用パッケージ及び半導体装置 |
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- 1999-04-28 US US09/301,176 patent/US6201298B1/en not_active Expired - Fee Related
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