JP3474474B2 - 半導体メモリ装置 - Google Patents
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Description
に関し、特に不良メモリセル(エラーセル)のアドレス
を記憶してそのセルの代わりに予備メモリのセルを利用
する技術に関する。
は、検査時に不良と判定されたセルのアドレスを不揮発
性メモリである不良アドレスメモリに書き込み、コンピ
ュ−タの電源投入直後にこの不良アドレスメモリから不
良アドレスを読みだしレジスタに記憶し、このレジスタ
の出力に基づいてアドレスデコ−ダに変更を加えるよう
にしている。
例、即ち不良セルをアドレス空間から切り離すための回
路例を示す。1はメモリセル10からなるメモリ領域、
11〜14はアドレスに対応するワード線を選択するた
めのドライバ、F1〜F4はドライバ11〜14を夫々
選択するためのフリップフロップであり、図示しないレ
ジスタから不良アドレスが読み出され、そのアドレスに
対応するフリップフロップF1(F2〜F3)からドラ
イバ11(12〜14)に禁止信号が出力される。この
結果当該アドレスがCPUから読み出されても、対応す
るセルは選択されず、代わりに別途設けられた図示しな
い予備メモリ領域内のセルが選択される。なおこの例は
メモリ領域において不良アドレスを含む「行」のセル群
の選択が行われないように構成している。
のメモリセル群毎にそれらセルをメモリ領域から切り離
すためのコントロ−ル線が設けられているため、コント
ロ−ル線に必要なチップ面積が増加するという問題があ
り、また予備メモリ領域にCPUが管理しているアドレ
ス空間の一部を割り当てるので広いアドレス空間が必要
になり、それに伴ってアドレス線の数も増えるという問
題がある。
れたものであり、主メモリの不良メモリセルが選択され
るときに予備メモリに振り替える半導体メモリ装置にお
いて、チップ面積の増加を抑えることを目的とする。
ドレスバスに現れたアドレスが主メモリの不良メモリセ
ルに対応するときには予備メモリのメモリセルを選択す
る半導体メモリ装置において、主メモリの不良メモリセ
ルに対応するアドレス(不良アドレス)が予め書き込ま
れた不良アドレスメモリと、前記システムアドレスバス
に現れたアドレスと不良アドレスメモリに記憶された不
良アドレスとを比較し、両者が一致したときに一致信号
を出力する比較部と、前記主メモリ及び予備メモリにア
ドレスを与えるためのメモリアドレスバスと、前記予備
メモリのメモリセルを選択するためのアドレスである予
備メモリアドレスを出力する予備メモリアドレス出力部
と、前記比較部から一致信号が出力されていないときに
は、メモリアドレスバスをシステムアドレスバス側に、
また一致信号が出力されているときには前記メモリアド
レスバスを予備メモリアドレス出力部側に切り替えて接
続する切り替え手段と、前記比較部から一致信号が出力
されていないときには、主メモリのデコ−ダへのアドレ
スの入力を有効としかつ予備メモリのデコ−ダへの入力
を無効とすると共に、前記比較部から一致信号が出力さ
れているときには、主メモリのデコ−ダへのアドレスの
入力を無効としかつ予備メモリのデコ−ダへの入力を有
効とするデコ−ダ制御手段と、を備えたことを特徴とす
る。
ット線の少なくとも一方において、主メモリのデコ−ダ
の各ドライバ及び予備メモリのデコ−ダの各ドライバに
共通化された制御信号線を有し、主メモリのドライバに
入力される信号と予備メモリのドライバに入力される信
号とは反転の関係にあり、前記制御信号線に現れる制御
信号により主メモリのデコ−ダの各ドライバが一括して
動作状態(不動作状態)になると共に、予備メモリのド
ライバが一括して不動作状態(動作状態)になるように
構成することができる(請求項2の発明)。
置の実施の形態を示す回路図、図2はこのメモリ装置を
適用したデ−タ処理装置例えばMCU(マイクロコント
ロ−ラユニット)の全体概要図である。図において2は
デ−タバス、21はCPU(中央処理装置)、3はアド
レスバスである。この例では、図2の構成のうちCPU
21を除いた部分をメモリ装置と呼ぶことにすると、メ
モリ装置はデ−タを格納するために不揮発性メモリ例え
ばフラッシュメモリからなる主メモリ4と、この主メモ
リ4に含まれる不良メモリセルのアドレス(以下不良ア
ドレスという)が予め書き込まれる不揮発性メモリであ
る不良アドレスメモリ22、主メモリ4内の不良メモリ
セルの代わりに用いられる予備メモリセルが割り当てら
れた予備メモリ(冗長メモリ)5と、を備えている。
ンジスタからなるメモリセルを示している。この例では
主メモリ4及び予備メモリ5は共通のメモリチップ内に
別々のメモリ領域に割り当てられて設けられており、ビ
ット線BLはメモリセル40、50で共通化されてい
る。なお主メモリ4と予備メモリ5は共通のメモリアレ
イに設けられることに限らず別々のメモリアレイに設け
られていてもよい。WLはワ−ド線である。
に対応するメモリセル群40を選択する、デコ−ダの一
部を構成するドライバ、51、52は予備メモリ5の各
ワ−ド線WLに対応するメモリセル群50を選択する、
デコ−ダの一部を構成するドライバである。これらドラ
イバ41〜44、51、52は、アドレスバス31に接
続される入力端inaと、制御信号線A2に接続される
入力端inbとを備えている。制御信号線A2はドライ
バ41〜44、51、52を動作または不動作にするた
めの制御信号を送るものであり、ドライバ41〜44、
51、52は入力端inaに論理「1」の信号が入力さ
れたときに動作状態となり、論理「0」の信号が入力さ
れたときに不動作状態となる。即ちこの例ではイネ−ブ
ル信号である「1」が入力されたときにアドレス信号の
入力が有効になる。
ムアドレスバス3に現れた下位2ビットがワ−ド線WL
に対応しているものとし、アドレスバスのうちワ−ド線
WLに対応する信号線をA0、A1の信号線からなるも
のとし、各ドライバ41〜44、51、52の入力側に
付してあるA0、A1などの符号を夫々信号線A0、A
1に出力されている信号レベルを表すものとする。なお
図ではその信号レベルの反転信号として上線を付してあ
るが、明細書では使用しているワ−プロの制限によりA
0の反転信号は「−A0」として記載する。従って例え
ば制御信号線A2に「1」が現れると、ドライバ41〜
44、51、52には「−A2」つまり「0]が入力さ
れることになる。
ており、このレジスタ61はデ−タ処理装置の電源を投
入したときに不良アドレスメモリ22に書き込まれてい
る不良アドレスがコピ−される。この例ではこの不良ア
ドレスとは、主メモリ4のエラ−セルを含む「行」を特
定するアドレスである。62は比較部であるコンパレ−
タであり、このコンパレ−タ62は、アドレスバス3に
出力されたアドレスとレジスタ61に保持されているア
ドレスとが一致したときに例えば信号「1]が後述の予
備メモリアドレス出力部63、スイッチ部S1およびS
2に出力される。この例では主メモリ4の不良アドレス
(詳しくは不良アドレスのうち「行」を特定する下位2
ビット)を「00」、「10」の2個として説明しよう
としているため、レジスタ61は、これら不良アドレス
を夫々保持する2個のレジスタ61a、61bからな
り、またこれに対応してコンパレ−タ62は2個のコン
パレ−タ62a、62bからなる。
力部63は、例えば予備メモリ5のアドレスを夫々出力
するためのアドレス出力部63aおよび63bからな
り、各アドレス出力部63は、前記コンパレ−タ62か
らの信号「1」が入力されたときに、予備メモリ5のア
ドレスに対応する2ビットのデ−タをアドレスバス32
をなす信号線A0、A1に夫々出力する。またこれらア
ドレス出力部63a、63bは予備メモリ5のアドレス
の他に制御信号線A2に信号「1」を出力する。なおア
ドレスバスの用語は符号3、31、32で用いている
が、用語の混乱を避けるために3をシステムアドレスバ
ス、31をメモリアドレスバス、32を予備メモリアド
レスバスと夫々呼ぶことにする。
をシステムアドレス3または予備メモリアドレスバス3
2の一方に接続するための切り替え手段であり、接点N
C側では前者が、接点NO側では後者が選択される。ま
たスイッチ部S2は制御信号線A2をア−スに接続する
(接点NC側)か、浮遊状態の端子(接点NO側)に接
続する。スイッチ部S2及び制御信号線はデコーダ制御
手段をなしている。
る。CPU21から主メモリ4のアドレスが出力され、
そのアドレスが正常な場合にはレジスタ61a(61
b)に保持されているアドレス(不良アドレス)とシス
テムアドレスバス3に現れているアドレスとは一致しな
いので、コンパレ−タ62a、62bのいずれの出力も
「0」であり、スイッチ部S1、S2はいずれもNC側
に切り替わっている(図1の状態)。このため制御信号
線A2はア−スに接続されるのでドライバ41〜44の
入力端inbには「−A2」の信号つまり「1」がイネ
−ブル信号として入力され、ドライバ41〜44は動作
状態となる。このときドライバ51、52の入力端in
bには「A2」の信号つまり「0」が禁止信号として入
力され、ドライバ51、52は不動作状態となり、予備
メモリ5に対してのアクセスは行われない。
レスバス31に接続されるので、システムアドレスバス
3に現れたアドレスに対応するドライバが駆動される。
この例では説明上「00」、「10」を不良アドレスと
しているので、例えば正常なアドレス「01」に対して
ドライバ43が駆動され、その出力線であるワ−ド線W
Lに接続されているメモリセル40が選択され、この結
果選択されたビット線BLと交差するデ−タが読み出さ
れる。
メモリ4のアドレスが不良なメモリセル40に対応する
アドレス(不良アドレス)である場合、例えば「00」
であれば、レジスタ61aに保持されているアドレスと
システムアドレスバス3に現れているアドレスとが一致
するので、コンパレ−タ62aから「1」が出力され、
スイッチ部S1、S2がいずれもN0側に切り替わる。
このため制御信号線A2のスイッチ部S2側は浮遊状態
になり、予備アドレス出力部63aから制御信号線A2
に出力された信号「1」がドライバ51、52の入力端
inbにイネ−ブル信号として入力され、これらドライ
バ51、52が動作状態になる。このときドライバ41
〜44の入力端inbには「−A2」の信号つまり
「0」が禁止信号として入力され、ドライバ41〜44
は不動作状態となり、主メモリ4に対してのアクセスは
行われない。
により予備アドレス出力部63aから予備メモリアドレ
スバス32に予備メモリ5のアドレス(予備アドレス)
例えば「01」が出力される。予備メモリアドレスバス
32はメモリアドレスバス31に接続されるのでドライ
バ51が駆動され、その出力線であるワ−ド線WLに接
続されているメモリセル50が選択される。この結果選
択されたビット線BLと交差するデ−タが読み出され
る。
ドライバ41〜44と予備メモリ5のドライバ51、5
2とのうちの一方を有効に、他方を無効にするための共
通の制御信号線A2を設けると共に、システムアドレス
バス3に現れるアドレスが不良アドレスであるか否かを
コンパレ−タ62により監視し、このコンパレ−タ63
の出力に基づいて制御信号線A2の信号レベルを切り替
えているので制御信号線A2が1本で足り、その配線領
域が狭くて済む。
ドレスバス3から切り離された状態で予備メモリ5がア
クセスされること、及び通常時は制御信号A2により予
備メモリ5のドライバ51、52は無効になっているこ
とから、メモリアドレスバス31に発生させる予備メモ
リ5のアドレスは、CPU21が管理しているアドレス
空間から独立している。従って予備メモリ5のアドレス
として、CPU21が管理しているアドレスを気にする
ことなく自由に決めることができ、特にメモリ用に準備
されたアドレス空間に予備メモリを追加する余裕がない
場合に有効な手法である。このようにシステムが必要と
する最小限度のアドレス空間を準備すればよいので、ア
ドレス信号線の数が少なくなり、この点からも配線領域
が少なくなり、チップ面積の縮小をもたらしダイコスト
の低減を可能にするという効果があると共に、不必要な
アドレス信号線のチャ−ジアップを行わなくなるため消
費電力の低減にもつながり、信頼性の向上にも貢献す
る。
れている不良アドレスをレジスタ61に書き込む手法に
ついての好ましい例について述べる。図3は例えばMC
Uの電源を時刻t1に投入したときのMCU内の電源電
圧(vdd)の立上がり、クロック信号の立上がり、及
びリセット状況を示すタイムチャ−トである。一般にM
CU内では、電源電圧(vdd)が所定値まで立上がり
クロック信号が安定する時刻t2までの間、レジスタへ
の書き込みが禁止されるリセットの状態になっており、
時刻t2にてリセットが解除され、レジスタへの書き込
みが行われる。
についてはリセットをかけないようにし、不安定であっ
てもクロック信号により不良アドレスをレジスタ61に
読みだし、順次次のクロックで上書きしていく。このよ
うにすればはじめはレジスタ61内のデ−タが正しくな
くても、リセットが解除されるときには正しいデ−タつ
まり不良アドレスがレジスタ61内に書き込まれている
ことになる。従ってMCUが処理を開始するときには、
主メモリ4の不良アドレスがアクセスされても予備メモ
リ5に振り替えられるので、デ−タ処理に支障がない
し、またMCUのスタンバイ後はレジスタ61への書き
込み処理を行わなくてよく、その分通常の処理を行うこ
とができる。
モリセルがあると、そのセルを含むワード線WLを無効
とし、予備メモリ5のワード線Wに振り替え、「行」に
含まれるメモリセル群ごと予備メモリ5のメモリセルと
取り替えているが、主メモリ4の不良メモリセルを含む
ビット線BLを無効とし、予備メモリ5のビット線Wに
振り替え、「列」に含まれるメモリセル群ごと予備メモ
リ5のメモリセルと交換するように構成してもよく、こ
の場合は、不良アドレスはビット線を特定する上位のア
ドレスをレジスタに記憶させると共に、主メモリ4及び
予備メモリ5の列デコーダのドライバに対して上述実施
の形態と同様の構成を採用すればよい。
1で管理しているアドレスに空きがある場合にはつまり
使用していないアドレスがある場合には、その空いてい
るアドレスを予備メモリ5のアドレスに割り当てるよう
にしてもよい。この場合コントロ−ルスイッチS2及び
制御信号線A2を設けない構成とすることができる。何
故なら、主メモリ4と予備メモリ5のアドレスは互いに
異なるものになるし、スイッチS1がシステムアドレス
バス3側に切り替わっているときにも、CPU21に接
続されているインタ−フェイスなどの機器と同じアドレ
スがメモリアドレス31に現れることがないからであ
る。
図である。この例が図1の装置と異なる点は、予備アド
レス出力部63を用いずに比較部をなす各コンパレ−タ
62a,62bの出力を予備メモリ5の各行の選択信号
としたことにあり、予備メモリ5のメモリセル50の数
が少ない場合に用いることができる。即ちコンパレ−タ
62a,62bの出力信号線は予備メモリ5の各行のメ
モリセル50群のゲ−トに夫々接続されている。この場
合メモリアドレスバス31及びアドレスバスを切り替え
るためのスイッチ部S1は不要であり、主メモリ4のデ
コ−ダをなすドライバ41〜44は直接システムアドレ
スバス3に接続されている。
スが発生したときに主メモリ4が選択されないようにす
るためにドライバ41〜44の制御入力端inbに一端
が接続された制御信号線A2が設けられている。この制
御信号線A2の他端に設けられたスイッチ部S3は、コ
ンパレ−タ61a、61bの出力がいずれも「0」のと
きにはア−ス側に、いずれかが「1」のときには電源V
dd側に切り替わるように構成されている。
モリセル40に対応するアドレスが発生しているときに
は、スイッチ部S3はア−ス側に切り替わっているので
ドライバ41〜44はイネ−ブル状態にあり、主メモリ
4の対応する行のメモリセルが選択される。このときは
コンパレ−タ61a、61bの出力はいずれも「0」で
あり、予備メモリ5はアクセスされない。一方システム
アドレスバス3に不良アドレスが発生した場合には、ス
イッチ部S3はVdd側に切り替わると共にコンパレ−
タ61a(61b)の出力が「1」になるので、主メモ
リ4のアクセスが禁止され、予備メモリ5がアクセスさ
れる。
説明すると、図5はこの実施の形態の概略を説明するた
めの説明図であり、図6は同実施の形態を示す回路図で
ある。M1は第1のメモリアレイ、M2は第2のメモリ
アレイであり、いずれも例えばフラッシュメモリよりな
る。メモリアレイM1のワ−ド線WL(横のラインであ
る「行」)及びメモリアレイM2のワ−ド線WLは、夫
々第1の行デコ−ダRD1及び第2の行デコ−ダRD2
により選択される。またメモリアレイM1において、行
デコ−ダRD1側から縦のラインに属するメモリセル7
0を1列目、2列目、…、メモリアレイM2において、
行デコ−ダRD2側から縦のラインに属するメモリセル
70を1列目、2列目…と呼ぶことにすると、両メモリ
アレイM2、M2の同じ列に相当するビット線BLは列
デコ−ダCDにより同時に選択(デコ−ド)される。な
おメモリセル70をなすトランジスタは、図5ではマス
として、図6では丸により夫々便宜的に示してあり、そ
の数も図のエリアの制約から便宜的なものである。
めた1行に含まれるメモリセル70例えば最終行のメモ
リセルを予備メモリ71(81)として用い、その他の
メモリセルを主メモリ72(82)として用いる。そし
てアドレスバス(システムアドレスバス)3に現れるア
ドレスのうち例えば上位ビットによりビット線BLが、
選択され、下位ビットにより主メモリ72、82の中か
らワ−ド線WLが選択される。
選択については、第1のメモリアレイM1の主メモリ7
2のワ−ド線WLが選択されたときには第2のメモリア
レイM2の予備メモリ81のワ−ド線WLが選択され、
第2のメモリアレイM2の主メモリ82のワ−ド線WL
が選択されたときには第1のメモリアレイM1の予備メ
モリ71のワ−ド線WLが選択される。このような動作
を行うためには、例えば行デコ−ダRD1(RD2)に
おいて、各ワ−ド線WLの出力のオア回路を組み込み、
そのオア回路の出力を予備メモリ81(71)のワ−ド
線WLの信号とすればよい。
1及び第2のメモリアレイM2のデ−タを読み出してデ
−タバス2に出力するセンスアンプであり、例えばメモ
リアレイM1の主メモリ72のn行、m列のメモリセル
70が選択されると、センスアンプ73にてそのメモリ
セル70のデ−タが読み出される。またこのとき第2の
メモリアレイM2の予備メモリ81のm列のメモリセル
70が選択され、そのデ−タがセンスアンプに読み出さ
れている。ここでこの実施の形態では、主メモリ72
(82)に不良なメモリセル70が含まれている場合
に、その不良メモリセル70に代えて第2のメモリアレ
イM2の予備メモリ81(第1のメモリアレイM1の予
備メモリ71)に振り替えるようにしている。
2の1列、2行のメモリセルAが不良であるとすると、
このメモリセルAに書いておくべきデ−タを予備メモリ
81の1列のメモリセルAに予め書いておく。このよう
に処理しておくことにより、主メモリセル72の不良メ
モリセルAが選択されたときには、この不良メモリセル
Aの代替えの予備メモリ81のメモリセルAが選択され
てセンスアンプ83に読み出されるので、このセンスア
ンプ83の読みだしデ−タをデ−タバス2に出力すれば
よい。図5において、主メモリ72、82中に記載した
大文字のアルファベットは不良メモリセルであり、これ
ら不良メモリセルが振り替えられる予備メモリ71、8
1のメモリセルに、対応するアルファベットを付してあ
る。ただし主メモリ72(82)の一列の中に不良メモ
リセルが2個以上ある場合には、検査段階で不良品とし
て除外されているので、この実施の形態の対象としてい
るデバイスは、一列の中に不良メモリセルがあったとし
てもその数は1個である。
2)のメモリアレイ70が正常であれば、そのメモリア
レイ70から読み出した一方のセンスアンプ73(8
3)からデ−タバス2に出力し、不良メモリアレイ70
を選択したときには他方のセンスアンプ83(73)か
らデ−タバス2に出力する必要があるため、センスアン
プ73(83)の切り替えを行うために、既述の実施の
形態と同様にレジスタ91及びコンパレ−タ92を用
い、コンパレ−タ92の出力に応じて、センスアンプ7
3、83とデ−タバス2との間に設けたスイッチ部10
0、200の切り替えを行うようにしている。
びスイッチ部100、200の切り替えのための回路に
ついて図7を参照しながら説明する。レジスタ91は、
主メモリ72の不良アドレスが書き込まれるレジスタ9
1−1及び91−2と、主メモリ82の不良アドレスが
書き込まれるレジスタ91−3及び91−4とからな
る。コンパレ−タ92は、主メモリ72の不良アドレス
がアドレスバス3に現れたときに比較結果a1、a2を
夫々出力するコンパレ−タ92−1及び92−2と、主
メモリ82の不良アドレスがアドレスバス3に現れたと
きに比較結果b1、b2を夫々出力するコンパレ−タ9
2−3及び92−4とからなる。そしてスイッチ部10
0(200)は、上述の比較結果a1、a2、b1、b
2と、行デコ−ダRD1(RD2)がいずれかのワ−ド
線WLを選択したときに出力される選択信号とに基づい
て図7のロジックによりオン、オフ制御され、オア回路
104(204)から「1」が入力されたときにスイッ
チが閉じ、「0」が入力されたときにスイッチが開くも
のとする。なお図中101、102、201、202は
オア回路、103、203は排他的論理和回路である。
また排他的論理和回路103の入力信号である行デコー
ダののRD1(RD2)からの選択信号は便宜上、出力
元の行デコ−ダと同一の符号としてある。
が選択されたとすると、a1、a2は「0」であり、R
D1は「1」であるから排他的論理和回路103の出力
は「1」であり、従ってスイッチ部100は閉じる。一
方スイッチ部200についてはb1、b2が「0」、R
D2が「0」であるから、開いており、従ってセンスア
ンプ73にて読み出されたデ−タがデ−タバス2に出力
される。
が選択されたとすると、a1(a2)は「1」となり、
RD1は「1」であるから排他的論理和回路103の出
力は「0」となり、スイッチ部100は開く(b1、b
2は「0」である)。一方スイッチ部200については
a1(a2)が「1」であるから閉じ、従ってセンスア
ンプ83にて読み出されたデ−タ(これは予備メモリ8
1のデ−タである)がデータバス2に出力される。
形態の場合よりもデ−タバス2へのデ−タの送出を早く
行うことができる。
す実施の形態におけるアドレス信号及びデ−タの確定の
様子を示す。アドレス信号が時刻t1で確定すると、主
メモリ72(82)及び予備メモリ81(71)から同
時にセンスアンプ73(83)にデ−タが読み出される
と共にスイッチ部100、200の切り替えが行われ
る。この結果時刻t2にてデ−タが確定する。
2に示す実施の形態におけるアドレス信号及びデ−タの
確定の様子を示す。この場合はアドレス信号が確定した
後、スイッチ部S1、S2の切り替えなどの処理に時間
Tを要し、このため読み出すべきメモリセルが確定する
のは、クロック1の立上がりの時刻t2であり、従って
図5〜図7に示す実施の形態の方が処理速度という点か
らすれば有利である。
(82)の列の数と同じ数のメモリセルを予備メモリ8
1(72)として用意しているが、主メモリ72(8
2)の行の数と同じ数のメモリセルを予備メモリとして
用意し、主メモリのメモリセルが選択されたときに予備
メモリの中から主メモリで選択されたメモリセルの行に
対応するメモリセルを選択するようにしてもよい。
ば、主メモリのメモリセルが不良である場合に予備メモ
リに振り替える半導体メモリ装置を構成するにあたり、
チップ面積の増加を抑えることができる。
る。
がりの様子を示す波形図である。
ある。
図である。
である。
部の切り替えのための回路を示す回路図である。
の確定の様子を示すタイムチャ−トである。
ある。
Claims (2)
- 【請求項1】 システムアドレスバスに現れたアドレス
が主メモリの不良メモリセルに対応するときには予備メ
モリのメモリセルを選択する半導体メモリ装置におい
て、 主メモリの不良メモリセルに対応するアドレス(不良ア
ドレス)が予め書き込まれた不良アドレスメモリと、 前記システムアドレスバスに現れたアドレスと不良アド
レスメモリに記憶された不良アドレスとを比較し、両者
が一致したときに一致信号を出力する比較部と、 前記主メモリ及び予備メモリにアドレスを与えるための
メモリアドレスバスと、 前記予備メモリのメモリセルを選択するためのアドレス
である予備メモリアドレスを出力する予備メモリアドレ
ス出力部と、 前記比較部から一致信号が出力されていないときには、
メモリアドレスバスをシステムアドレスバス側に、また
一致信号が出力されているときには前記メモリアドレス
バスを予備メモリアドレス出力部側に切り替えて接続す
る切り替え手段と、 前記比較部から一致信号が出力されていないときには、
主メモリのデコ−ダへのアドレスの入力を有効としかつ
予備メモリのデコ−ダへの入力を無効とすると共に、前
記比較部から一致信号が出力されているときには、主メ
モリのデコ−ダへのアドレスの入力を無効としかつ予備
メモリのデコ−ダへの入力を有効とするデコ−ダ制御手
段と、を備えたことを特徴とする半導体メモリ装置。 - 【請求項2】 デコ−ダ制御手段は、ワ−ド線及びビッ
ト線の少なくとも一方において、主メモリのデコ−ダの
各ドライバ及び予備メモリのデコ−ダの各ドライバに共
通化された制御信号線を有し、主メモリのドライバに入
力される信号と予備メモリのドライバに入力される信号
とは反転の関係にあり、前記制御信号線に現れる制御信
号により主メモリのデコ−ダの各ドライバが一括して動
作状態(不動作状態)になると共に、予備メモリのドラ
イバが一括して不動作状態(動作状態)になることを特
徴とする請求項1記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37612798A JP3474474B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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