JP3437689B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に複数のカラムのデータを同時に複数のデータ
線に読み出す方式を有する半導体記憶装置における不良
メモリセル救済用の冗長回路に関するもので、例えばD
RAM(ダイナミック型ランダムアクセスメモリ)に使
用されるものである。
係り、特に複数のカラムのデータを同時に複数のデータ
線に読み出す方式を有する半導体記憶装置における不良
メモリセル救済用の冗長回路に関するもので、例えばD
RAM(ダイナミック型ランダムアクセスメモリ)に使
用されるものである。
【0002】
【従来の技術】近年、大容量化している半導体メモリに
おいて、製造の歩留りを向上させるために、冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するための
予備(スペア)メモリセルと、上記予備メモリセルの選
択が可能な予備(スペア)デコーダと、不良メモリセル
の番地を記憶するための不良アドレス記憶回路と、不良
アドレス記憶回路に記憶されている不良アドレスの入力
時に、不良メモリセルの選択を禁止して予備メモリセル
を選択するように切り換える制御回路とを有する。
おいて、製造の歩留りを向上させるために、冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するための
予備(スペア)メモリセルと、上記予備メモリセルの選
択が可能な予備(スペア)デコーダと、不良メモリセル
の番地を記憶するための不良アドレス記憶回路と、不良
アドレス記憶回路に記憶されている不良アドレスの入力
時に、不良メモリセルの選択を禁止して予備メモリセル
を選択するように切り換える制御回路とを有する。
【0003】この場合、通常は、複数の予備メモリセル
が接続された予備行(あるいは予備列)と、不良メモリ
セルが含まれた不良行(あるいは不良列)を記憶するた
めの不良行記憶回路(あるいは不良列記憶回路)と、予
備行(あるいは予備列)を選択制御する予備行デコーダ
(あるいは予備列デコーダ)が複数組設けられている。
が接続された予備行(あるいは予備列)と、不良メモリ
セルが含まれた不良行(あるいは不良列)を記憶するた
めの不良行記憶回路(あるいは不良列記憶回路)と、予
備行(あるいは予備列)を選択制御する予備行デコーダ
(あるいは予備列デコーダ)が複数組設けられている。
【0004】これにより、複数箇所の不良ビットが存在
する場合でも、不良メモリセルが存在する不良行(ある
いは不良列)を予備行(あるいは予備列)で置換して不
良ビットを救済することが可能になっている。
する場合でも、不良メモリセルが存在する不良行(ある
いは不良列)を予備行(あるいは予備列)で置換して不
良ビットを救済することが可能になっている。
【0005】図8は、従来の汎用のDRAMにおけるメ
モリコア部の構成の一部を示す。このメモリコア部にお
いて、メモリセル1が行列状に配列されたメモリセルア
レイ2の主メモリセル用の各カラムのビット線4は、対
応するカラム選択スイッチ6を経て1本の入出力データ
線7に共通に接続されており、予備メモリセル用のカラ
ムの予備ビット線5は対応するカラム選択スイッチ6を
経て前記1本の入出力データ線7に共通に接続されてい
る。
モリコア部の構成の一部を示す。このメモリコア部にお
いて、メモリセル1が行列状に配列されたメモリセルア
レイ2の主メモリセル用の各カラムのビット線4は、対
応するカラム選択スイッチ6を経て1本の入出力データ
線7に共通に接続されており、予備メモリセル用のカラ
ムの予備ビット線5は対応するカラム選択スイッチ6を
経て前記1本の入出力データ線7に共通に接続されてい
る。
【0006】そして、主メモリセル用の各カラムに対応
してカラムデコーダ8が設けられており、カラムデコー
ダ8の出力は不良カラム置換制御ゲート11に入力し、
この制御ゲート11を通過したカラムデコーダ出力によ
り対応するカラムのカラム選択スイッチ6がスイッチ制
御される。
してカラムデコーダ8が設けられており、カラムデコー
ダ8の出力は不良カラム置換制御ゲート11に入力し、
この制御ゲート11を通過したカラムデコーダ出力によ
り対応するカラムのカラム選択スイッチ6がスイッチ制
御される。
【0007】また、予備メモリセル用の予備カラムに対
応して予備カラムデコーダ9(不良カラムアドレス記憶
回路を含む)が設けられており、上記予備カラムデコー
ダ9の出力により予備メモリセル用のカラムの予備ビッ
ト線5のカラム選択スイッチ6がスイッチ制御される。
また、上記予備カラムデコーダ9の出力がインバータ回
路10により反転された反転信号が前記不良カラム置換
制御ゲート11のゲート制御信号として入力する。
応して予備カラムデコーダ9(不良カラムアドレス記憶
回路を含む)が設けられており、上記予備カラムデコー
ダ9の出力により予備メモリセル用のカラムの予備ビッ
ト線5のカラム選択スイッチ6がスイッチ制御される。
また、上記予備カラムデコーダ9の出力がインバータ回
路10により反転された反転信号が前記不良カラム置換
制御ゲート11のゲート制御信号として入力する。
【0008】これにより、予備カラムデコーダ9の出力
が“H”レベルの時には、不良メモリセルが存在する不
良カラムの選択を禁止して予備カラムを選択するように
切り換える置換動作(不良ビット救済)が行われるよう
になる。
が“H”レベルの時には、不良メモリセルが存在する不
良カラムの選択を禁止して予備カラムを選択するように
切り換える置換動作(不良ビット救済)が行われるよう
になる。
【0009】上記したような汎用のDRAMをはじめと
する従来の読み出し・書込み可能な半導体メモリは、カ
ラムアドレス数と同数のカラムデコーダが設けられ、カ
ラムデコーダ出力とこれにより選択されるカラムとの対
応関係が読み出し時と書込み時とで同じであり、読み出
し時と書込み時とで同数のカラムを選択するアーキテク
チャーが採用されている。
する従来の読み出し・書込み可能な半導体メモリは、カ
ラムアドレス数と同数のカラムデコーダが設けられ、カ
ラムデコーダ出力とこれにより選択されるカラムとの対
応関係が読み出し時と書込み時とで同じであり、読み出
し時と書込み時とで同数のカラムを選択するアーキテク
チャーが採用されている。
【0010】一方、最近のコンピュータシステムにおい
ては、データ処理機能の一部を読み出し・書込み可能な
メモリと同一チップ上に搭載するシステム・オン・チッ
プ化の傾向がある。このシステム・オン・チップ化をさ
らに進めてメモリ内部にデータ処理機能の一部を持たせ
る場合、あるいは、用途を限定した専用メモリを実現す
る場合に、メモリセルアレイのカラム選択に関して前記
した従来のアーキテクチャーとは異なる新しいアーキテ
クチャーを導入することがある。
ては、データ処理機能の一部を読み出し・書込み可能な
メモリと同一チップ上に搭載するシステム・オン・チッ
プ化の傾向がある。このシステム・オン・チップ化をさ
らに進めてメモリ内部にデータ処理機能の一部を持たせ
る場合、あるいは、用途を限定した専用メモリを実現す
る場合に、メモリセルアレイのカラム選択に関して前記
した従来のアーキテクチャーとは異なる新しいアーキテ
クチャーを導入することがある。
【0011】その一例として、例えば読み出し時には特
定の相対的位置関係にある複数のカラムに同時にアクセ
スし、複数ビットのデータを複数本のデータ線に同時に
読み出すことが考えられる。
定の相対的位置関係にある複数のカラムに同時にアクセ
スし、複数ビットのデータを複数本のデータ線に同時に
読み出すことが考えられる。
【0012】しかし、上記したように特定の相対的位置
にある複数のカラムに同時にアクセスする方式を有する
DRAMに不良メモリセル救済用の冗長回路を持たせる
場合、図8中に示した従来の冗長回路を単純に採用する
と不都合が生じる。
にある複数のカラムに同時にアクセスする方式を有する
DRAMに不良メモリセル救済用の冗長回路を持たせる
場合、図8中に示した従来の冗長回路を単純に採用する
と不都合が生じる。
【0013】この点について、読み出し時に、アドレス
指定により選択されたカラムのデータを第1のデータ線
に読み出すと同時に、選択されたカラムに対して特定の
相対的位置のアドレスに対応するカラム(例えば選択さ
れたカラムに対して隣りのカラム)のデータを第2のデ
ータ線に読み出すDRAMについて考える。
指定により選択されたカラムのデータを第1のデータ線
に読み出すと同時に、選択されたカラムに対して特定の
相対的位置のアドレスに対応するカラム(例えば選択さ
れたカラムに対して隣りのカラム)のデータを第2のデ
ータ線に読み出すDRAMについて考える。
【0014】このDRAMに不良メモリセル救済用の冗
長回路を採用する場合、(1)不良メモリセルが存在す
る不良カラムが選択された場合に不良カラムを予備カラ
ムと置換する処理、(2)上記不良カラムを特定の相対
的位置のアドレスのカラムとして認識する必要があるカ
ラム(上記不良カラムのアドレスが特定の相対的位置で
あるとみなされるアドレスのカラム)が選択された場合
にも上記不良カラムを予備カラムと置換する処理が必要
になる。この場合、前記従来の冗長回路を単純に採用す
ると、前者(1)の処理は可能であるが、後者(2)の
処理は不可能である。
長回路を採用する場合、(1)不良メモリセルが存在す
る不良カラムが選択された場合に不良カラムを予備カラ
ムと置換する処理、(2)上記不良カラムを特定の相対
的位置のアドレスのカラムとして認識する必要があるカ
ラム(上記不良カラムのアドレスが特定の相対的位置で
あるとみなされるアドレスのカラム)が選択された場合
にも上記不良カラムを予備カラムと置換する処理が必要
になる。この場合、前記従来の冗長回路を単純に採用す
ると、前者(1)の処理は可能であるが、後者(2)の
処理は不可能である。
【0015】
【発明が解決しようとする課題】上記したように従来の
DRAMにおける不良メモリセル救済用の冗長回路は、
複数のカラムに同時にアクセスする方式を有するDRA
Mに採用した場合に、不良カラムのアドレスが特定の相
対的位置であるとみなされるカラムアドレスが入力した
場合に不良カラムを予備カラムと置換する処理が不可能
であるという問題があった。
DRAMにおける不良メモリセル救済用の冗長回路は、
複数のカラムに同時にアクセスする方式を有するDRA
Mに採用した場合に、不良カラムのアドレスが特定の相
対的位置であるとみなされるカラムアドレスが入力した
場合に不良カラムを予備カラムと置換する処理が不可能
であるという問題があった。
【0016】本発明は上記の問題点を解決すべくなされ
たもので、複数のデータ線を有し、複数のカラムに同時
にアクセスする方式を有する場合に、不良カラムのアド
レスが入力した場合だけでなく、不良カラムのアドレス
が特定の相対的位置に存在するものとみなされるカラム
アドレスが入力した場合にも不良カラムを予備カラムと
置換する処理が可能になる不良メモリセル救済回路を採
用した半導体記憶装置を提供することを目的とする。
たもので、複数のデータ線を有し、複数のカラムに同時
にアクセスする方式を有する場合に、不良カラムのアド
レスが入力した場合だけでなく、不良カラムのアドレス
が特定の相対的位置に存在するものとみなされるカラム
アドレスが入力した場合にも不良カラムを予備カラムと
置換する処理が可能になる不良メモリセル救済回路を採
用した半導体記憶装置を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ複数のグループに分けられた複数のビット
線、複数の予備ビット線および複数のデータ線と、カラ
ムアドレス入力に対応して第1グループのビット線およ
び特定の相対的位置に存在する第2グループのビット線
を選択して対応するグループのデータ線に接続するビッ
ト線選択制御回路と、不良カラムアドレスの入力時ある
いは不良カラムアドレスを特定の相対的位置に存在する
とみなすカラムアドレスの入力時に不良ビット線に代え
て同一グループの予備ビット線を選択してデータ線に接
続する置換制御回路とを具備することを特徴とする。
は、それぞれ複数のグループに分けられた複数のビット
線、複数の予備ビット線および複数のデータ線と、カラ
ムアドレス入力に対応して第1グループのビット線およ
び特定の相対的位置に存在する第2グループのビット線
を選択して対応するグループのデータ線に接続するビッ
ト線選択制御回路と、不良カラムアドレスの入力時ある
いは不良カラムアドレスを特定の相対的位置に存在する
とみなすカラムアドレスの入力時に不良ビット線に代え
て同一グループの予備ビット線を選択してデータ線に接
続する置換制御回路とを具備することを特徴とする。
【0018】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図1は、本発明の半導体記
憶装置の第1の実施の形態に係るDRAMのメモリコア
部および不良ビット救済用の冗長回路の一部を示してい
る。
施の形態を詳細に説明する。図1は、本発明の半導体記
憶装置の第1の実施の形態に係るDRAMのメモリコア
部および不良ビット救済用の冗長回路の一部を示してい
る。
【0019】図1に示すDRAMは、それぞれ複数のグ
ループに分けられた複数のビット線4、複数の予備ビッ
ト線51、52および複数のデータ線71、72と、カ
ラムアドレス入力に対応して第1グループのビット線お
よび特定の相対的位置に存在する第2グループのビット
線を選択して対応するグループのデータ線に接続するビ
ット線選択制御回路と、不良カラムアドレスの入力時あ
るいは不良カラムアドレスを特定の相対的位置に存在す
るとみなすカラムアドレスの入力時に不良ビット線に代
えて同一グループの予備ビット線を選択してデータ線に
接続する置換制御回路とを具備する。
ループに分けられた複数のビット線4、複数の予備ビッ
ト線51、52および複数のデータ線71、72と、カ
ラムアドレス入力に対応して第1グループのビット線お
よび特定の相対的位置に存在する第2グループのビット
線を選択して対応するグループのデータ線に接続するビ
ット線選択制御回路と、不良カラムアドレスの入力時あ
るいは不良カラムアドレスを特定の相対的位置に存在す
るとみなすカラムアドレスの入力時に不良ビット線に代
えて同一グループの予備ビット線を選択してデータ線に
接続する置換制御回路とを具備する。
【0020】即ち、図1において、1はそれぞれ例えば
1トランジスタ・1キャパシタ構成のダイナミック型の
メモリセルであり、行列状に配列されてメモリセルアレ
イ2を形成している。この場合、上記メモリセル1に
は、本来必要な主メモリセルのほかにそれぞれ列方向に
配置された複数列(本例では2列分を示す)をなす予備
メモリセルを含む。
1トランジスタ・1キャパシタ構成のダイナミック型の
メモリセルであり、行列状に配列されてメモリセルアレ
イ2を形成している。この場合、上記メモリセル1に
は、本来必要な主メモリセルのほかにそれぞれ列方向に
配置された複数列(本例では2列分を示す)をなす予備
メモリセルを含む。
【0021】3はそれぞれ上記メモリセルアレイ2にお
ける同一行のメモリセル1に接続された複数のワード線
である。4はそれぞれ同一列のメモリセルに接続された
複数のビット線であり、51、52はそれぞれ同一列の
予備メモリセルに接続された複数(本例では2本)の予
備ビット線である。
ける同一行のメモリセル1に接続された複数のワード線
である。4はそれぞれ同一列のメモリセルに接続された
複数のビット線であり、51、52はそれぞれ同一列の
予備メモリセルに接続された複数(本例では2本)の予
備ビット線である。
【0022】6は前記複数のビット線および複数の予備
ビット線の各一端側にそれぞれ対応して接続された複数
のカラム選択スイッチである。71および72は前記複
数のビット線4および複数の予備ビット線5を複数のグ
ループ(本例では2グループ)に区分した場合の各グル
ープに対応して設けられ、それぞれ対応するグループの
各ビット線4、5に接続されているカラム選択スイッチ
6の一端側に共通に接続され、前記各グループのビット
線4、5に対してデータの入出力を行うための2本のデ
ータ線である。
ビット線の各一端側にそれぞれ対応して接続された複数
のカラム選択スイッチである。71および72は前記複
数のビット線4および複数の予備ビット線5を複数のグ
ループ(本例では2グループ)に区分した場合の各グル
ープに対応して設けられ、それぞれ対応するグループの
各ビット線4、5に接続されているカラム選択スイッチ
6の一端側に共通に接続され、前記各グループのビット
線4、5に対してデータの入出力を行うための2本のデ
ータ線である。
【0023】この場合、本例では、前記メモリセルアレ
イ2における奇数番目のカラムのビット線4および予備
ビット線(本例では第1の予備ビット線51)は対応す
るカラム選択スイッチ6を経て上記2組のデータ線のう
ちの第1のデータ線71に接続され、偶数番目のカラム
のビット線4および予備ビット線(本例では第2の予備
ビット線52)は対応するカラム選択スイッチ6を経て
上記2組のデータ線のうちの第2のデータ線72に接続
されている。
イ2における奇数番目のカラムのビット線4および予備
ビット線(本例では第1の予備ビット線51)は対応す
るカラム選択スイッチ6を経て上記2組のデータ線のう
ちの第1のデータ線71に接続され、偶数番目のカラム
のビット線4および予備ビット線(本例では第2の予備
ビット線52)は対応するカラム選択スイッチ6を経て
上記2組のデータ線のうちの第2のデータ線72に接続
されている。
【0024】8はそれぞれカラムアドレス信号入力をデ
コードしてデコード信号を出力する複数個のカラムデコ
ーダである。11はそれぞれ前記各ビット線4に対応し
て1個づづ設けられている二入力の第1のアンドゲート
であり、各一方の入力として対応するカラムデコーダ8
の出力が入力し、各他方の入力として第1の置換制御信
号(ゲート通過制御信号)が入力する。
コードしてデコード信号を出力する複数個のカラムデコ
ーダである。11はそれぞれ前記各ビット線4に対応し
て1個づづ設けられている二入力の第1のアンドゲート
であり、各一方の入力として対応するカラムデコーダ8
の出力が入力し、各他方の入力として第1の置換制御信
号(ゲート通過制御信号)が入力する。
【0025】12はそれぞれ前記各ビット線4に対応し
て1個づづ設けられている二入力の第2のアンドゲート
であり、各一方の入力として対応するカラムデコーダ8
の出力が入力し、各他方の入力として第2の置換制御信
号(ゲート通過制御信号)が入力する。
て1個づづ設けられている二入力の第2のアンドゲート
であり、各一方の入力として対応するカラムデコーダ8
の出力が入力し、各他方の入力として第2の置換制御信
号(ゲート通過制御信号)が入力する。
【0026】13はそれぞれ前記各ビット線4に対応し
て1個づづ設けられている二入力の第1のオアゲートで
あり、この各オアゲート13の出力により対応するカラ
ムのカラム選択スイッチ6をスイッチ制御するものであ
る。
て1個づづ設けられている二入力の第1のオアゲートで
あり、この各オアゲート13の出力により対応するカラ
ムのカラム選択スイッチ6をスイッチ制御するものであ
る。
【0027】上記各オアゲート13は、各一方の入力と
して対応するビット線4に対応して設けられている前記
第1のアンドゲート11の出力が入力し、各他方の入力
として隣りのビット線4に対応して設けられている前記
第2のアンドゲート12の出力が入力する。
して対応するビット線4に対応して設けられている前記
第1のアンドゲート11の出力が入力し、各他方の入力
として隣りのビット線4に対応して設けられている前記
第2のアンドゲート12の出力が入力する。
【0028】換言すれば、各ビット線4に対応して設け
られている二入力のオアゲート13は、前記カラムデコ
ーダ8の配列内で隣り合う2個のカラムデコーダの出力
がそれぞれ対応するアンドゲート11、12を通過した
信号の論理和をとる。
られている二入力のオアゲート13は、前記カラムデコ
ーダ8の配列内で隣り合う2個のカラムデコーダの出力
がそれぞれ対応するアンドゲート11、12を通過した
信号の論理和をとる。
【0029】14は前記第1の予備ビット線51に対応
して設けられ、第1の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第1の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第1の予備カラムデコーダである。
して設けられ、第1の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第1の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第1の予備カラムデコーダである。
【0030】15は上記第1の予備カラムデコーダ14
に対応して設けられ、上記第1の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第1の相対カラムデコ
ーダである。
に対応して設けられ、上記第1の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第1の相対カラムデコ
ーダである。
【0031】16は前記第2の予備ビット線52に対応
して設けられ、第2の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第2の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第2の予備カラムデコーダである。
して設けられ、第2の不良カラムアドレスを記憶するた
めの不良カラムアドレス記憶回路を含み、上記第2の不
良カラムアドレスを指定するカラムアドレス信号をデコ
ードする第2の予備カラムデコーダである。
【0032】17は上記第2の予備カラムデコーダ16
に対応して設けられ、上記第2の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第2の相対カラムデコ
ーダである。
に対応して設けられ、上記第2の不良カラムアドレスを
特定の相対的位置とみなすカラムアドレスを指定するカ
ラムアドレス信号をデコードする第2の相対カラムデコ
ーダである。
【0033】18は前記第1の予備ビット線51に対応
して設けられている二入力の第2のオアゲートであり、
このオアゲート18の出力により対応する第1の予備ビ
ット線51のカラム選択スイッチ6をスイッチ制御する
ものである。
して設けられている二入力の第2のオアゲートであり、
このオアゲート18の出力により対応する第1の予備ビ
ット線51のカラム選択スイッチ6をスイッチ制御する
ものである。
【0034】上記第2のオアゲート18は、一方の入力
として前記第1の予備カラムデコーダ14の出力が入力
し、他方の入力として前記第1の相対カラムデコーダ1
5の出力が入力する。
として前記第1の予備カラムデコーダ14の出力が入力
し、他方の入力として前記第1の相対カラムデコーダ1
5の出力が入力する。
【0035】19は前記第2の予備ビット線52に対応
して設けられている二入力の第3のオアゲートであり、
このオアゲート19の出力により対応する第2の予備ビ
ット線52のカラム選択スイッチ6をスイッチ制御する
ものである。
して設けられている二入力の第3のオアゲートであり、
このオアゲート19の出力により対応する第2の予備ビ
ット線52のカラム選択スイッチ6をスイッチ制御する
ものである。
【0036】上記第3のオアゲート19は、一方の入力
として前記第2の予備カラムデコーダ16の出力が入力
し、他方の入力として前記第2の相対カラムデコーダ1
7の出力が入力する。
として前記第2の予備カラムデコーダ16の出力が入力
し、他方の入力として前記第2の相対カラムデコーダ1
7の出力が入力する。
【0037】21は前記第1の予備カラムデコーダ14
の出力が入力し、その反転信号を生成する第1のインバ
ータ回路、22は前記第1の相対カラムデコーダ15の
出力が入力し、その反転信号を生成する第2のインバー
タ回路、23は前記第2の予備カラムデコーダ16の出
力が入力し、その反転信号を生成する第3のインバータ
回路、24は前記第2の相対カラムデコーダ17の出力
が入力し、その反転信号を生成する第4のインバータ回
路である。
の出力が入力し、その反転信号を生成する第1のインバ
ータ回路、22は前記第1の相対カラムデコーダ15の
出力が入力し、その反転信号を生成する第2のインバー
タ回路、23は前記第2の予備カラムデコーダ16の出
力が入力し、その反転信号を生成する第3のインバータ
回路、24は前記第2の相対カラムデコーダ17の出力
が入力し、その反転信号を生成する第4のインバータ回
路である。
【0038】25は前記第2のインバータ回路22の出
力および第4のインバータ回路24の出力が入力する二
入力の第3のアンドゲートであり、その出力信号は前記
第1の置換制御信号として前記第1のアンドゲート11
に入力する。
力および第4のインバータ回路24の出力が入力する二
入力の第3のアンドゲートであり、その出力信号は前記
第1の置換制御信号として前記第1のアンドゲート11
に入力する。
【0039】26は前記第1のインバータ回路21の出
力および第3のインバータ回路23の出力が入力する二
入力の第4のアンドゲートであり、その出力信号は前記
第2の置換制御信号として前記第2のアンドゲート12
に入力する。
力および第3のインバータ回路23の出力が入力する二
入力の第4のアンドゲートであり、その出力信号は前記
第2の置換制御信号として前記第2のアンドゲート12
に入力する。
【0040】上記構成の図1のDRAMにおいて、第1
の予備ビット線51の置換対象となる主カラムグループ
内に不良メモリセルが存在する場合には、上記不良メモ
リセルが存在するカラムのアドレス(第1の不良カラム
アドレス)を第1の予備カラムデコーダ14内の不良カ
ラムアドレス記憶回路に記憶させておく。
の予備ビット線51の置換対象となる主カラムグループ
内に不良メモリセルが存在する場合には、上記不良メモ
リセルが存在するカラムのアドレス(第1の不良カラム
アドレス)を第1の予備カラムデコーダ14内の不良カ
ラムアドレス記憶回路に記憶させておく。
【0041】また、上記第1の不良カラムアドレスが特
定の相対的位置に存在するものとみなされる第3のカラ
ムアドレスを第1の相対カラムデコーダ15内の不良カ
ラムアドレス記憶回路に記憶させておく。
定の相対的位置に存在するものとみなされる第3のカラ
ムアドレスを第1の相対カラムデコーダ15内の不良カ
ラムアドレス記憶回路に記憶させておく。
【0042】これに対して、第2の予備カラムの置換対
象となる主カラムグループ内に不良メモリセルが存在す
る場合には、上記不良メモリセルが存在するカラムのア
ドレス(第2の不良カラムアドレス)を第2の予備カラ
ムデコーダ16内の不良カラムアドレス記憶回路に記憶
させておく。
象となる主カラムグループ内に不良メモリセルが存在す
る場合には、上記不良メモリセルが存在するカラムのア
ドレス(第2の不良カラムアドレス)を第2の予備カラ
ムデコーダ16内の不良カラムアドレス記憶回路に記憶
させておく。
【0043】また、上記第2の不良カラムアドレスが特
定の相対的位置に存在するものとみなされる第4のカラ
ムアドレスを第2の相対カラムデコーダ17内の不良カ
ラムアドレス記憶回路に記憶させておく。
定の相対的位置に存在するものとみなされる第4のカラ
ムアドレスを第2の相対カラムデコーダ17内の不良カ
ラムアドレス記憶回路に記憶させておく。
【0044】次に、図1のDRAMにおける不良カラム
置換動作について説明する。図2は、不良メモリセルが
存在しない正常なカラムのアドレスが図1のDRAMに
入力した場合の動作(予備カラムは選択されない)の一
例を示している。
置換動作について説明する。図2は、不良メモリセルが
存在しない正常なカラムのアドレスが図1のDRAMに
入力した場合の動作(予備カラムは選択されない)の一
例を示している。
【0045】図3は、不良メモリセルが存在する不良カ
ラムのアドレス(第1の不良カラムアドレス)が図1の
DRAMに入力した場合に第1の予備ビット線が選択さ
れる動作の一例を示している。
ラムのアドレス(第1の不良カラムアドレス)が図1の
DRAMに入力した場合に第1の予備ビット線が選択さ
れる動作の一例を示している。
【0046】図4は、不良メモリセルが存在する不良カ
ラムのアドレス(第1の不良カラムアドレス)が特定の
相対的位置に存在するとみなす第3のカラムアドレスが
図1のDRAMに入力した場合に第1の予備ビット線が
選択される動作の一例を示している。
ラムのアドレス(第1の不良カラムアドレス)が特定の
相対的位置に存在するとみなす第3のカラムアドレスが
図1のDRAMに入力した場合に第1の予備ビット線が
選択される動作の一例を示している。
【0047】まず、図2を参照しながら、正常なカラム
のアドレスnが入力した場合の動作(予備カラムは選択
されない)の一例について説明する。この場合には、第
1の予備カラムデコーダ14、第1の相対カラムデコー
ダ15、第2の予備カラムデコーダ16、第2の相対カ
ラムデコーダ17の各出力はそれぞれ“L”レベルであ
る。これにより、第1のインバータ回路21〜第4のイ
ンバータ回路24の各出力はそれぞれ“H”レベルであ
り、第3のアンドゲート25の出力(第1の置換制御信
号)および第4のアンドゲート26の出力(第2の置換
制御信号)はそれぞれ“H”レベルであり、第1のアン
ドゲート11および第2のアンドゲート12は対応する
カラムデコーダ回路8のデコード信号出力を通過させる
ことが可能な状態である。
のアドレスnが入力した場合の動作(予備カラムは選択
されない)の一例について説明する。この場合には、第
1の予備カラムデコーダ14、第1の相対カラムデコー
ダ15、第2の予備カラムデコーダ16、第2の相対カ
ラムデコーダ17の各出力はそれぞれ“L”レベルであ
る。これにより、第1のインバータ回路21〜第4のイ
ンバータ回路24の各出力はそれぞれ“H”レベルであ
り、第3のアンドゲート25の出力(第1の置換制御信
号)および第4のアンドゲート26の出力(第2の置換
制御信号)はそれぞれ“H”レベルであり、第1のアン
ドゲート11および第2のアンドゲート12は対応する
カラムデコーダ回路8のデコード信号出力を通過させる
ことが可能な状態である。
【0048】従って、カラムアドレスnに対応するカラ
ムデコーダ回路8の“H”レベルのデコード信号出力が
対応する第1のアンドゲート11を通過した信号は、対
応する第1のオアゲート13を経て対応するカラム選択
スイッチ6をオン制御する。これによりカラムアドレス
nに対応する正常なカラムのビット線が選択されて前記
第1のデータ線71に接続される。
ムデコーダ回路8の“H”レベルのデコード信号出力が
対応する第1のアンドゲート11を通過した信号は、対
応する第1のオアゲート13を経て対応するカラム選択
スイッチ6をオン制御する。これによりカラムアドレス
nに対応する正常なカラムのビット線が選択されて前記
第1のデータ線71に接続される。
【0049】同時に、上記カラムデコーダ回路8のデコ
ード信号出力が対応する第2のアンドゲート12を通過
した信号は、上記カラムデコーダ回路8に対応するカラ
ムに対して隣接する1つ大きいカラムアドレス(n+
1)のカラムに対応する第1のオアゲート13を経て対
応するカラム選択スイッチ6をオン制御する。これによ
りカラムアドレス(n+1)に対応する正常なカラムの
ビット線が選択されて前記第2のデータ線72に接続さ
れる。
ード信号出力が対応する第2のアンドゲート12を通過
した信号は、上記カラムデコーダ回路8に対応するカラ
ムに対して隣接する1つ大きいカラムアドレス(n+
1)のカラムに対応する第1のオアゲート13を経て対
応するカラム選択スイッチ6をオン制御する。これによ
りカラムアドレス(n+1)に対応する正常なカラムの
ビット線が選択されて前記第2のデータ線72に接続さ
れる。
【0050】次に、図3を参照しながら、不良メモリセ
ルが存在する不良カラムのアドレス(第1の不良カラム
アドレスn)が入力した場合に第1の予備ビット線が選
択される動作の一例について説明する。
ルが存在する不良カラムのアドレス(第1の不良カラム
アドレスn)が入力した場合に第1の予備ビット線が選
択される動作の一例について説明する。
【0051】この場合には、第1の相対カラムデコーダ
15、第2の予備カラムデコーダ16、第2の相対カラ
ムデコーダ17の各出力はそれぞれ“L”レベルであ
り、第1の予備カラムデコーダ14の出力は“H”レベ
ルである。これにより、第1のインバータ回路21の出
力は“L”レベルであり、第3のアンドゲート25の出
力(第1の置換制御信号)は“L”レベルであり、第1
のアンドゲート11は対応するカラムデコーダ回路8の
デコード信号出力を通過させることが不可能な状態(禁
止状態)である。
15、第2の予備カラムデコーダ16、第2の相対カラ
ムデコーダ17の各出力はそれぞれ“L”レベルであ
り、第1の予備カラムデコーダ14の出力は“H”レベ
ルである。これにより、第1のインバータ回路21の出
力は“L”レベルであり、第3のアンドゲート25の出
力(第1の置換制御信号)は“L”レベルであり、第1
のアンドゲート11は対応するカラムデコーダ回路8の
デコード信号出力を通過させることが不可能な状態(禁
止状態)である。
【0052】これに対して、第1の予備カラムデコーダ
14の“H”レベルのデコード信号出力が第1の予備ビ
ット線51に対応する第2のオアゲート18を経て対応
するカラム選択スイッチ6をオン制御する。これにより
第1の予備ビット線51が選択されて前記第1のデータ
線71に接続されるので、第1の不良カラムアドレスn
の不良カラムに対する置換が行われる。
14の“H”レベルのデコード信号出力が第1の予備ビ
ット線51に対応する第2のオアゲート18を経て対応
するカラム選択スイッチ6をオン制御する。これにより
第1の予備ビット線51が選択されて前記第1のデータ
線71に接続されるので、第1の不良カラムアドレスn
の不良カラムに対する置換が行われる。
【0053】一方、この時、第2のインバータ回路22
〜第4のインバータ回路24の各出力はそれぞれ“H”
レベルであり、第4のアンドゲート26の出力(第2の
置換制御信号)は“H”レベルであり、第2のアンドゲ
ート26はカラムデコーダ回路8のデコード信号出力を
通過させることが可能な状態である。
〜第4のインバータ回路24の各出力はそれぞれ“H”
レベルであり、第4のアンドゲート26の出力(第2の
置換制御信号)は“H”レベルであり、第2のアンドゲ
ート26はカラムデコーダ回路8のデコード信号出力を
通過させることが可能な状態である。
【0054】従って、不良カラムに対応するカラムデコ
ーダ回路8の“H”レベルのデコード信号出力が第1の
アンドゲート11を通過した信号は、上記不良カラムに
対して隣接する1つ大きいカラムアドレス(n+1)の
カラムに対応する第1のオアゲート13を経て対応する
カラム選択スイッチ6をオン制御する。これにより正常
なカラムのビット線が選択されて前記第2のデータ線7
2に接続される。
ーダ回路8の“H”レベルのデコード信号出力が第1の
アンドゲート11を通過した信号は、上記不良カラムに
対して隣接する1つ大きいカラムアドレス(n+1)の
カラムに対応する第1のオアゲート13を経て対応する
カラム選択スイッチ6をオン制御する。これにより正常
なカラムのビット線が選択されて前記第2のデータ線7
2に接続される。
【0055】次に、図4を参照しながら、不良メモリセ
ルが存在する不良カラムのアドレス(第1の不良カラム
アドレスn)が特定の相対的位置に存在するとみなす第
3のカラムアドレス(n−1)が入力した場合に第1の
予備ビット線が選択される動作の一例について説明す
る。
ルが存在する不良カラムのアドレス(第1の不良カラム
アドレスn)が特定の相対的位置に存在するとみなす第
3のカラムアドレス(n−1)が入力した場合に第1の
予備ビット線が選択される動作の一例について説明す
る。
【0056】この場合には、第1の予備カラムデコーダ
14、第2の予備カラムデコーダ16、第2の相対カラ
ムデコーダ17の各出力はそれぞれ“L”レベルであ
り、第1の相対カラムデコーダ15の出力は“H”レベ
ルである。
14、第2の予備カラムデコーダ16、第2の相対カラ
ムデコーダ17の各出力はそれぞれ“L”レベルであ
り、第1の相対カラムデコーダ15の出力は“H”レベ
ルである。
【0057】これにより、第1のインバータ回路21、
第3のインバータ回路23および第4のインバータ回路
24の各出力はそれぞれ“H”レベルであり、第3のア
ンドゲート25の出力(第1の置換制御信号)は“H”
レベルであり、第1のアンドゲート11は第3のカラム
アドレス(n−1)に対応するカラムデコーダ回路8の
デコード信号出力を通過させることが可能な状態であ
る。
第3のインバータ回路23および第4のインバータ回路
24の各出力はそれぞれ“H”レベルであり、第3のア
ンドゲート25の出力(第1の置換制御信号)は“H”
レベルであり、第1のアンドゲート11は第3のカラム
アドレス(n−1)に対応するカラムデコーダ回路8の
デコード信号出力を通過させることが可能な状態であ
る。
【0058】上記第3のカラムアドレス(n−1)のカ
ラムに対応するカラムデコーダ回路8の“H”レベルの
デコード信号出力が対応する第1のアンドゲート11を
通過した信号は、上記カラムに対応する第1のオアゲー
ト13を経て対応するカラム選択スイッチ6をオン制御
する。これにより第3のカラムアドレス(n−1)に対
応する正常なカラムのビット線が選択されて前記第2の
データ線72に接続される。
ラムに対応するカラムデコーダ回路8の“H”レベルの
デコード信号出力が対応する第1のアンドゲート11を
通過した信号は、上記カラムに対応する第1のオアゲー
ト13を経て対応するカラム選択スイッチ6をオン制御
する。これにより第3のカラムアドレス(n−1)に対
応する正常なカラムのビット線が選択されて前記第2の
データ線72に接続される。
【0059】一方、この時、第2のインバータ回路22
の出力は“L”レベルであり、第4のアンドゲート26
の出力(第2の置換制御信号)は“L”レベルであり、
第2のアンドゲート26はカラムデコーダ回路8のデコ
ード信号出力を通過させることが不可能な状態(不良カ
ラムの選択が禁止された状態)である。
の出力は“L”レベルであり、第4のアンドゲート26
の出力(第2の置換制御信号)は“L”レベルであり、
第2のアンドゲート26はカラムデコーダ回路8のデコ
ード信号出力を通過させることが不可能な状態(不良カ
ラムの選択が禁止された状態)である。
【0060】これに対して、第1の相対カラムデコーダ
15の“H”レベルのデコード信号出力が第1の予備ビ
ット線51に対応する第1のオアゲート13を経て対応
するカラム選択スイッチ6をオン制御する。これにより
第1の予備ビット線51が選択されて前記第1のデータ
線71に接続されるので、第3のカラムアドレス(n−
1)に対して特定の相対的位置にある第1の不良カラム
アドレスnの不良カラムに対する置換が行われる。
15の“H”レベルのデコード信号出力が第1の予備ビ
ット線51に対応する第1のオアゲート13を経て対応
するカラム選択スイッチ6をオン制御する。これにより
第1の予備ビット線51が選択されて前記第1のデータ
線71に接続されるので、第3のカラムアドレス(n−
1)に対して特定の相対的位置にある第1の不良カラム
アドレスnの不良カラムに対する置換が行われる。
【0061】即ち、上述した動作から分かるように、前
記第1のアンドゲート11および第3のオアゲート13
は、カラムデコーダ8のデコード信号出力により選択指
定された主カラムを第1のデータ線71に接続するよう
に制御する第1のビット線選択制御回路として機能す
る。
記第1のアンドゲート11および第3のオアゲート13
は、カラムデコーダ8のデコード信号出力により選択指
定された主カラムを第1のデータ線71に接続するよう
に制御する第1のビット線選択制御回路として機能す
る。
【0062】また、前記第2のアンドゲート12および
第1のオアゲート13は、カラムデコーダ8のデコード
信号出力により選択指定された主カラムに対して特定の
相対的位置に対応するカラムアドレスのカラム(本例で
は、基準となるカラムに隣接する1つ大きいカラムアド
レスのカラム)を第2のデータ線72に接続するように
制御する第2のビット線選択制御回路として機能する。
第1のオアゲート13は、カラムデコーダ8のデコード
信号出力により選択指定された主カラムに対して特定の
相対的位置に対応するカラムアドレスのカラム(本例で
は、基準となるカラムに隣接する1つ大きいカラムアド
レスのカラム)を第2のデータ線72に接続するように
制御する第2のビット線選択制御回路として機能する。
【0063】また、前記第1の予備カラムデコーダ1
4、第1のインバータ回路21、第3のアンドゲート2
5および第1のアンドゲート11は、第1の予備カラム
デコーダ14の不良カラムアドレス記憶回路に記憶され
ている不良カラムアドレスが入力した場合に上記不良カ
ラムアドレスの不良カラムが前記複数のデータ線のうち
のいずれのデータ線にも接続されないように禁止する第
1の不良ビット線選択禁止制御回路として機能する。
4、第1のインバータ回路21、第3のアンドゲート2
5および第1のアンドゲート11は、第1の予備カラム
デコーダ14の不良カラムアドレス記憶回路に記憶され
ている不良カラムアドレスが入力した場合に上記不良カ
ラムアドレスの不良カラムが前記複数のデータ線のうち
のいずれのデータ線にも接続されないように禁止する第
1の不良ビット線選択禁止制御回路として機能する。
【0064】また、前記第1の予備カラムデコーダ14
およびそのデコード信号出力が入力する第2のオアゲー
ト18は、第1の予備カラムデコーダ14の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第1の予備ビット線51を選択して前
記第1のデータ線71に接続するように制御する(不良
カラムを予備カラムと置換する)第1の冗長カラム制御
回路として機能する。
およびそのデコード信号出力が入力する第2のオアゲー
ト18は、第1の予備カラムデコーダ14の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第1の予備ビット線51を選択して前
記第1のデータ線71に接続するように制御する(不良
カラムを予備カラムと置換する)第1の冗長カラム制御
回路として機能する。
【0065】また、前記第1の相対カラムデコーダ1
5、第2のインバータ回路22、第4のアンドゲート2
6および第2のアンドゲート12は、第1の相対カラム
デコーダ15のカラムアドレス記憶回路に記憶されてい
るカラムアドレス(第1の予備カラムデコーダ14の不
良カラムアドレス記憶回路に記憶されている不良カラム
アドレスが特定の相対的位置に存在するとみなされるカ
ラムアドレス)が入力した場合に、不良カラムアドレス
の不良カラムが複数のデータ線のうちのいずれのデータ
線にも接続されないように禁止する第2の不良ビット線
選択禁止制御回路として機能する。
5、第2のインバータ回路22、第4のアンドゲート2
6および第2のアンドゲート12は、第1の相対カラム
デコーダ15のカラムアドレス記憶回路に記憶されてい
るカラムアドレス(第1の予備カラムデコーダ14の不
良カラムアドレス記憶回路に記憶されている不良カラム
アドレスが特定の相対的位置に存在するとみなされるカ
ラムアドレス)が入力した場合に、不良カラムアドレス
の不良カラムが複数のデータ線のうちのいずれのデータ
線にも接続されないように禁止する第2の不良ビット線
選択禁止制御回路として機能する。
【0066】また、前記第1の相対カラムデコーダ15
およびそのデコード信号出力が入力する第2のオアゲー
ト18は、第1の予備カラムデコーダ14の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第1の予備ビット線51を選択して前
記第1のデータ線71に接続するように制御する(不良
カラムを予備カラムと置換する)第2の冗長カラム制御
回路として機能する。
およびそのデコード信号出力が入力する第2のオアゲー
ト18は、第1の予備カラムデコーダ14の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合に第1の予備ビット線51を選択して前
記第1のデータ線71に接続するように制御する(不良
カラムを予備カラムと置換する)第2の冗長カラム制御
回路として機能する。
【0067】上記した第1グループにおける不良救済動
作に準じて第2グループでも不良救済動作が可能であ
る。即ち、前記第2の予備カラムデコーダ16、第3の
インバータ回路23、第3のアンドゲート25および第
1のアンドゲート11は、第2の予備カラムデコーダ1
6の不良カラムアドレス記憶回路に記憶されている不良
カラムアドレスが入力した場合に上記不良カラムアドレ
スの不良カラムが前記複数のデータ線のうちのいずれの
データ線にも接続されないように禁止する第3の不良ビ
ット線選択禁止制御回路として機能する。
作に準じて第2グループでも不良救済動作が可能であ
る。即ち、前記第2の予備カラムデコーダ16、第3の
インバータ回路23、第3のアンドゲート25および第
1のアンドゲート11は、第2の予備カラムデコーダ1
6の不良カラムアドレス記憶回路に記憶されている不良
カラムアドレスが入力した場合に上記不良カラムアドレ
スの不良カラムが前記複数のデータ線のうちのいずれの
データ線にも接続されないように禁止する第3の不良ビ
ット線選択禁止制御回路として機能する。
【0068】また、前記第2の予備カラムデコーダ16
およびそのデコード信号出力が入力する第4のオアゲー
ト19は、第2の予備カラムデコーダ16の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第2の予備ビット線52
を選択して前記第2のデータ線72に接続するように制
御する(不良カラムを予備カラムと置換する)第3の冗
長カラム制御回路として機能する。
およびそのデコード信号出力が入力する第4のオアゲー
ト19は、第2の予備カラムデコーダ16の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第2の予備ビット線52
を選択して前記第2のデータ線72に接続するように制
御する(不良カラムを予備カラムと置換する)第3の冗
長カラム制御回路として機能する。
【0069】また、前記第2の相対カラムデコーダ1
6、第4のインバータ回路24、第4のアンドゲート2
6および第2のアンドゲート12は、第2の相対カラム
デコーダのカラムアドレス記憶回路に記憶されているカ
ラムアドレス(第2の予備カラムデコーダ16の不良カ
ラムアドレス記憶回路に記憶されている不良カラムアド
レスが特定の相対的位置に存在するとみなされるカラム
アドレス)が入力した場合を検出した時に、不良カラム
アドレスの不良カラムが複数のデータ線のうちのいずれ
のデータ線にも接続されないように禁止する第4の不良
ビット線選択禁止制御回路として機能する。
6、第4のインバータ回路24、第4のアンドゲート2
6および第2のアンドゲート12は、第2の相対カラム
デコーダのカラムアドレス記憶回路に記憶されているカ
ラムアドレス(第2の予備カラムデコーダ16の不良カ
ラムアドレス記憶回路に記憶されている不良カラムアド
レスが特定の相対的位置に存在するとみなされるカラム
アドレス)が入力した場合を検出した時に、不良カラム
アドレスの不良カラムが複数のデータ線のうちのいずれ
のデータ線にも接続されないように禁止する第4の不良
ビット線選択禁止制御回路として機能する。
【0070】また、前記第2の相対カラムデコーダ17
およびそのデコード信号出力が入力する第4のオアゲー
ト19は、第2の予備カラムデコーダ16の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第2の予備ビット線52
を選択して前記第2のデータ線72に接続するように制
御する(不良カラムを予備カラムと置換する)第4の冗
長カラム制御回路として機能する。
およびそのデコード信号出力が入力する第4のオアゲー
ト19は、第2の予備カラムデコーダ16の不良カラム
アドレス記憶回路に記憶されている不良カラムアドレス
が入力した場合を検出した時に第2の予備ビット線52
を選択して前記第2のデータ線72に接続するように制
御する(不良カラムを予備カラムと置換する)第4の冗
長カラム制御回路として機能する。
【0071】換言すれば、図1に示したDRAMは、複
数のメモリセルが行列状に配列されたメモリセルアレイ
と、それぞれ同一行のメモリセルに接続された複数のワ
ード線と、それぞれ同一列のメモリセルに接続された複
数のビット線と、それぞれ列方向に配置された複数列を
なす予備メモリセルと、それぞれ同一列の予備メモリセ
ルに接続された複数の予備ビット線と、前記複数のビッ
ト線および複数の予備ビット線にそれぞれ対応して接続
された複数のカラム選択スイッチと、前記複数のビット
線および複数の予備ビット線を複数のグループに区分し
た場合の各グループに対応して設けられ、それぞれ対応
するグループの各ビット線に接続されているカラム選択
スイッチの一端側に共通に接続され、前記各ビット線に
対してデータの入出力を行う複数のデータ線と、カラム
アドレス信号入力をデコードしてデコード信号を出力す
るカラムデコーダ回路と、前記メモリセルアレイにおけ
る複数のビット線のうちの任意の第1のグループに属す
る任意の第1のビット線を選択指定する第1のカラムア
ドレスの入力時における前記カラムデコーダ回路のデコ
ード信号出力を用いて対応するビット線を選択して前記
複数のデータ線のうちの前記第1のグループの各ビット
線に対応する第1のデータ線に接続するように前記カラ
ム選択スイッチを制御する第1のビット線選択制御回路
と、前記カラムデコーダ回路のデコード信号出力を用い
て、前記複数のビット線のうちの前記第1のグループ以
外の第2のグループに属するとともに前記第1のカラム
アドレスに対して特定の相対的位置に存在する第2のカ
ラムアドレスに対応する第2のビット線を選択して前記
複数のデータ線のうちの第1のデータ線以外の第2のデ
ータ線に接続するように制御するように前記カラム選択
スイッチを制御する第2のビット線選択制御回路と、前
記第1のグループに属する第1のビット線に接続されて
いる複数のメモリセルに不良メモリセルが存在する場合
に前記第1のビット線に対応する第1のカラムアドレス
を記憶しておき、前記第1のカラムアドレスの入力時を
検出し、前記第1のビット線が前記複数のデータ線のう
ちのいずれのデータ線にも接続されないように禁止する
ように前記カラム選択スイッチを制御する第1の不良ビ
ット線選択禁止制御回路と、前記第1の不良ビット線選
択禁止制御回路が前記第1のカラムアドレスの入力時を
検出した時に前記複数の予備ビット線のうちの前記第1
のグループに属する第1の予備ビット線を選択して前記
第1のデータ線に接続するように制御する第1の冗長カ
ラム制御回路と、前記第1の不良ビット線選択禁止制御
回路に記憶されている第1のカラムアドレスを前記特定
の相対的位置に存在するとみなす第3のカラムアドレス
を記憶しておき、前記第3のカラムアドレスの入力時に
前記第1のビット線が前記複数のデータ線のうちのいず
れのデータ線にも接続されないように禁止するように前
記カラム選択スイッチを制御する第2の不良ビット線選
択禁止制御回路と、前記第2の不良ビット線選択禁止制
御回路が前記第3のカラムアドレス信号の入力時を検出
した時に前記第1の予備ビット線を選択して前記第1の
データ線に接続するように制御する第2の冗長カラム制
御回路とを具備する。
数のメモリセルが行列状に配列されたメモリセルアレイ
と、それぞれ同一行のメモリセルに接続された複数のワ
ード線と、それぞれ同一列のメモリセルに接続された複
数のビット線と、それぞれ列方向に配置された複数列を
なす予備メモリセルと、それぞれ同一列の予備メモリセ
ルに接続された複数の予備ビット線と、前記複数のビッ
ト線および複数の予備ビット線にそれぞれ対応して接続
された複数のカラム選択スイッチと、前記複数のビット
線および複数の予備ビット線を複数のグループに区分し
た場合の各グループに対応して設けられ、それぞれ対応
するグループの各ビット線に接続されているカラム選択
スイッチの一端側に共通に接続され、前記各ビット線に
対してデータの入出力を行う複数のデータ線と、カラム
アドレス信号入力をデコードしてデコード信号を出力す
るカラムデコーダ回路と、前記メモリセルアレイにおけ
る複数のビット線のうちの任意の第1のグループに属す
る任意の第1のビット線を選択指定する第1のカラムア
ドレスの入力時における前記カラムデコーダ回路のデコ
ード信号出力を用いて対応するビット線を選択して前記
複数のデータ線のうちの前記第1のグループの各ビット
線に対応する第1のデータ線に接続するように前記カラ
ム選択スイッチを制御する第1のビット線選択制御回路
と、前記カラムデコーダ回路のデコード信号出力を用い
て、前記複数のビット線のうちの前記第1のグループ以
外の第2のグループに属するとともに前記第1のカラム
アドレスに対して特定の相対的位置に存在する第2のカ
ラムアドレスに対応する第2のビット線を選択して前記
複数のデータ線のうちの第1のデータ線以外の第2のデ
ータ線に接続するように制御するように前記カラム選択
スイッチを制御する第2のビット線選択制御回路と、前
記第1のグループに属する第1のビット線に接続されて
いる複数のメモリセルに不良メモリセルが存在する場合
に前記第1のビット線に対応する第1のカラムアドレス
を記憶しておき、前記第1のカラムアドレスの入力時を
検出し、前記第1のビット線が前記複数のデータ線のう
ちのいずれのデータ線にも接続されないように禁止する
ように前記カラム選択スイッチを制御する第1の不良ビ
ット線選択禁止制御回路と、前記第1の不良ビット線選
択禁止制御回路が前記第1のカラムアドレスの入力時を
検出した時に前記複数の予備ビット線のうちの前記第1
のグループに属する第1の予備ビット線を選択して前記
第1のデータ線に接続するように制御する第1の冗長カ
ラム制御回路と、前記第1の不良ビット線選択禁止制御
回路に記憶されている第1のカラムアドレスを前記特定
の相対的位置に存在するとみなす第3のカラムアドレス
を記憶しておき、前記第3のカラムアドレスの入力時に
前記第1のビット線が前記複数のデータ線のうちのいず
れのデータ線にも接続されないように禁止するように前
記カラム選択スイッチを制御する第2の不良ビット線選
択禁止制御回路と、前記第2の不良ビット線選択禁止制
御回路が前記第3のカラムアドレス信号の入力時を検出
した時に前記第1の予備ビット線を選択して前記第1の
データ線に接続するように制御する第2の冗長カラム制
御回路とを具備する。
【0072】この場合、前記図1に示した論理回路の構
成は、一部の回路が前記各制御回路の機能のうちの複数
の機能を兼ねており、前記各制御回路を簡単に実現して
いるので、使用素子数が少なくて済み、必要とするパタ
ーン面積が小さくて済む。
成は、一部の回路が前記各制御回路の機能のうちの複数
の機能を兼ねており、前記各制御回路を簡単に実現して
いるので、使用素子数が少なくて済み、必要とするパタ
ーン面積が小さくて済む。
【0073】図5は、図1中の予備カラムデコーダ内あ
るいは相対カラムデコーダ内のカラムアドレス記憶回路
の一例を示している。このカラムアドレス記憶回路は、
例えば8ビットの相補的なカラムアドレス信号CA0 〜
CA7 、/CA0 〜/CA7 が対応してゲートに入力
し、各一端が接地電位VSSに接続された16個のNMO
Sトランジスタ51と、上記16個のNMOSトランジ
スタの各他端と出力線52との間にそれぞれ接続された
16個のフューズ素子53と、前記出力線52と電源ノ
ード(電源電圧VCC)との間に接続されたプルアップ抵
抗54と、前記電源ノードと出力線52との間に接続さ
れたPMOSトランジスタ55と、前記出力線52と上
記PMOSトランジスタ55のゲートとの間に接続され
たインバータ回路56とからなる。上記フューズ素子5
3としては、通常、レーザービームの照射による切断が
可能なポリシリコンまたは金属配線などからなるレーザ
ーフューズが用いられている。
るいは相対カラムデコーダ内のカラムアドレス記憶回路
の一例を示している。このカラムアドレス記憶回路は、
例えば8ビットの相補的なカラムアドレス信号CA0 〜
CA7 、/CA0 〜/CA7 が対応してゲートに入力
し、各一端が接地電位VSSに接続された16個のNMO
Sトランジスタ51と、上記16個のNMOSトランジ
スタの各他端と出力線52との間にそれぞれ接続された
16個のフューズ素子53と、前記出力線52と電源ノ
ード(電源電圧VCC)との間に接続されたプルアップ抵
抗54と、前記電源ノードと出力線52との間に接続さ
れたPMOSトランジスタ55と、前記出力線52と上
記PMOSトランジスタ55のゲートとの間に接続され
たインバータ回路56とからなる。上記フューズ素子5
3としては、通常、レーザービームの照射による切断が
可能なポリシリコンまたは金属配線などからなるレーザ
ーフューズが用いられている。
【0074】上記カラムアドレス記憶回路が相対カラム
デコーダ内のカラムアドレス記憶回路である場合には、
相対カラムアドレスを記憶させるために相対カラムアド
レスに対応するフューズ素子53を切断しておく。
デコーダ内のカラムアドレス記憶回路である場合には、
相対カラムアドレスを記憶させるために相対カラムアド
レスに対応するフューズ素子53を切断しておく。
【0075】これに対して、上記カラムアドレス記憶回
路が予備カラムデコーダ内のカラムアドレス記憶回路で
ある場合には、不良カラムアドレスを記憶させない場合
にはフューズを切断する必要がないが、不良カラムアド
レスを記憶させる場合には不良カラムアドレスに対応す
るフューズ素子53を切断しておく。
路が予備カラムデコーダ内のカラムアドレス記憶回路で
ある場合には、不良カラムアドレスを記憶させない場合
にはフューズを切断する必要がないが、不良カラムアド
レスを記憶させる場合には不良カラムアドレスに対応す
るフューズ素子53を切断しておく。
【0076】なお、不良カラムアドレスを記憶させる場
合には、予めウエハー状態におけるテストにより予備メ
モリセルを選択するための置換アドレスのデータを取得
しておき、続いて上記取得データに基づいてフューズを
切断した後、これによるアドレス置換が正しく行われる
か否かを確認する。
合には、予めウエハー状態におけるテストにより予備メ
モリセルを選択するための置換アドレスのデータを取得
しておき、続いて上記取得データに基づいてフューズを
切断した後、これによるアドレス置換が正しく行われる
か否かを確認する。
【0077】上記カラムアドレス記憶回路にカラムアド
レスを記憶させた場合、記憶アドレスに一致するカラム
アドレス信号が入力すると、出力線52は接地電位VSS
に接続される経路がなくなり、プルアップ抵抗54によ
って“H”レベル(電源電圧VCC)に吊り上げられる。
レスを記憶させた場合、記憶アドレスに一致するカラム
アドレス信号が入力すると、出力線52は接地電位VSS
に接続される経路がなくなり、プルアップ抵抗54によ
って“H”レベル(電源電圧VCC)に吊り上げられる。
【0078】これに対して、記憶アドレ以外のカラムア
ドレス信号が入力すると、16個のNMOSトランジス
タ51のうちの少なくとも1個は低インピーダンス状態
になり、この低インピーダンス状態のNMOSトランジ
スタ51およびそれに接続されているフューズ素子53
を介して出力線52は接地電位VSSに接続され、出力線
52は“L”レベルが出力する。
ドレス信号が入力すると、16個のNMOSトランジス
タ51のうちの少なくとも1個は低インピーダンス状態
になり、この低インピーダンス状態のNMOSトランジ
スタ51およびそれに接続されているフューズ素子53
を介して出力線52は接地電位VSSに接続され、出力線
52は“L”レベルが出力する。
【0079】上記カラムアドレス記憶回路にカラムアド
レスを記憶させなかった場合には、任意のカラムアドレ
ス信号が入力すると、16個のNMOSトランジスタ5
1のうちの少なくとも1個は低インピーダンス状態にな
り、この低インピーダンス状態のNMOSトランジスタ
51およびそれに接続されているフューズ素子53を介
して出力線52は接地電位VSSに接続され、出力線52
は“L”レベルが出力する。
レスを記憶させなかった場合には、任意のカラムアドレ
ス信号が入力すると、16個のNMOSトランジスタ5
1のうちの少なくとも1個は低インピーダンス状態にな
り、この低インピーダンス状態のNMOSトランジスタ
51およびそれに接続されているフューズ素子53を介
して出力線52は接地電位VSSに接続され、出力線52
は“L”レベルが出力する。
【0080】なお、前記したDRAMにおいては、特定
の相対的位置関係を持つカラムが2つである場合を示し
たが、特定の相対的位置関係を持つカラムが3つ以上あ
る場合には、これに対応してビット線、予備ビット線、
データ線を3つ以上のグループに分け、各グループに対
応して所要の回路を設ければよい。
の相対的位置関係を持つカラムが2つである場合を示し
たが、特定の相対的位置関係を持つカラムが3つ以上あ
る場合には、これに対応してビット線、予備ビット線、
データ線を3つ以上のグループに分け、各グループに対
応して所要の回路を設ければよい。
【0081】図6は、本発明の第2の実施の形態に係る
DRAMのメモリコア部の一部を示している。図6は、
カラムアドレスnに対して相対的位置のカラムが(n+
1)、(n+2)の場合の回路例を示しており、図1中
と同一部分には同一符号を付しており、オアゲート13
a、18aおよびアンドゲート25a、26aは図1中
の対応するゲートに比べて入力数が3入力に変更されて
いる。
DRAMのメモリコア部の一部を示している。図6は、
カラムアドレスnに対して相対的位置のカラムが(n+
1)、(n+2)の場合の回路例を示しており、図1中
と同一部分には同一符号を付しており、オアゲート13
a、18aおよびアンドゲート25a、26aは図1中
の対応するゲートに比べて入力数が3入力に変更されて
いる。
【0082】即ち、図6のDRAMにおいて、ビット線
選択制御を行うための回路は、次のような動作を行うよ
うに構成されている。即ち、任意のグループ(例えば第
1グループ)に属する第1のカラムアドレスnの入力時
を検知すると、第1のカラムアドレスに対応する第1グ
ループに属する1本のビット線4を選択して第1グルー
プに属する第1のデータ線71に接続する。同時に、上
記第1のカラムアドレスに対して1カラムアドレス大き
い第2のカラムアドレス(n+1)に対応する第2グル
ープに属する1本のビット線4を選択して第2グループ
に属する第2のデータ線72に接続する。同時に、前記
第1のカラムアドレスに対して2カラムアドレス大きい
第2のカラムアドレス(n+2)に対応する第3グルー
プに属する1本のビット線4を選択して第3グループに
属する第3のデータ線73に接続する。
選択制御を行うための回路は、次のような動作を行うよ
うに構成されている。即ち、任意のグループ(例えば第
1グループ)に属する第1のカラムアドレスnの入力時
を検知すると、第1のカラムアドレスに対応する第1グ
ループに属する1本のビット線4を選択して第1グルー
プに属する第1のデータ線71に接続する。同時に、上
記第1のカラムアドレスに対して1カラムアドレス大き
い第2のカラムアドレス(n+1)に対応する第2グル
ープに属する1本のビット線4を選択して第2グループ
に属する第2のデータ線72に接続する。同時に、前記
第1のカラムアドレスに対して2カラムアドレス大きい
第2のカラムアドレス(n+2)に対応する第3グルー
プに属する1本のビット線4を選択して第3グループに
属する第3のデータ線73に接続する。
【0083】また、置換制御を行うための回路は、次の
ような動作を行うように構成されている。即ち、任意の
グループ(例えば第1グループ)に属する不良カラムア
ドレスnの入力時を検知すると、上記不良カラムを同一
グループ(第1グループ)の予備ビット線51と置換制
御する。また、上記第1グループに属する不良カラムア
ドレスnを特定の相対的位置に存在するものとみなす他
のグループ(第2グループあるいは第3グループ)に属
するカラムアドレスの入力時を検知すると、前記不良カ
ラムを同一グループ(第1グループ)の予備ビット線5
1と置換制御する。
ような動作を行うように構成されている。即ち、任意の
グループ(例えば第1グループ)に属する不良カラムア
ドレスnの入力時を検知すると、上記不良カラムを同一
グループ(第1グループ)の予備ビット線51と置換制
御する。また、上記第1グループに属する不良カラムア
ドレスnを特定の相対的位置に存在するものとみなす他
のグループ(第2グループあるいは第3グループ)に属
するカラムアドレスの入力時を検知すると、前記不良カ
ラムを同一グループ(第1グループ)の予備ビット線5
1と置換制御する。
【0084】なお、図6では、第2グループに属する第
2の予備カラムデコーダ、第2の相対カラムデコーダ、
カラムデコーダ出力信号反転用のインバータ回路および
第2の予備ビット線選択用オアゲート、第3グループに
属する第3の予備カラムデコーダ、第3の相対カラムデ
コーダ、カラムデコーダ出力信号反転用のインバータ回
路および第3の予備ビット線選択用オアゲートの図示が
省略されている。
2の予備カラムデコーダ、第2の相対カラムデコーダ、
カラムデコーダ出力信号反転用のインバータ回路および
第2の予備ビット線選択用オアゲート、第3グループに
属する第3の予備カラムデコーダ、第3の相対カラムデ
コーダ、カラムデコーダ出力信号反転用のインバータ回
路および第3の予備ビット線選択用オアゲートの図示が
省略されている。
【0085】図7は、図6のDRAMの変形例として、
カラムアドレスnに対して相対的位置のカラムが(n+
1)、(n−1)である場合の回路例を示している。図
7においては、図6中と同一部分には同一符号を付して
おり、さらに、第2グループに属する第2の予備カラム
デコーダ16、第2の相対カラムデコーダ17、カラム
デコーダ出力信号反転用のインバータ回路23、24お
よび第2の予備ビット線選択用オアゲート19a、第3
グループに属する第3の予備カラムデコーダ71、第3
の相対カラムデコーダ72、カラムデコーダ出力信号反
転用のインバータ回路73、74および第3の予備ビッ
ト線選択用オアゲート19aを示している。
カラムアドレスnに対して相対的位置のカラムが(n+
1)、(n−1)である場合の回路例を示している。図
7においては、図6中と同一部分には同一符号を付して
おり、さらに、第2グループに属する第2の予備カラム
デコーダ16、第2の相対カラムデコーダ17、カラム
デコーダ出力信号反転用のインバータ回路23、24お
よび第2の予備ビット線選択用オアゲート19a、第3
グループに属する第3の予備カラムデコーダ71、第3
の相対カラムデコーダ72、カラムデコーダ出力信号反
転用のインバータ回路73、74および第3の予備ビッ
ト線選択用オアゲート19aを示している。
【0086】なお、前記実施の形態では、複数のカラム
のデータを同時に複数のデータ線に読み出す読み出し方
式を有するDRAM、複数のカラムに同時に複数のデー
タ線のデータを書き込む方式を有するDRAM、読み出
し時と書き込み時とで同数のカラムをアクセスする方式
を有するDRAMに適用できるが、読み出し時と書き込
み時とでアクセスするカラム数を異ならせる方式を有す
るDRAMに適用する場合には、読み出し時と書き込み
時とで特定の相対的位置に対するアクセスを異ならせる
ようにゲート制御を行うようにすればよい。また、本発
明は、DRAMに限らず、他の半導体メモリにも適用で
きることはいうまでもない。
のデータを同時に複数のデータ線に読み出す読み出し方
式を有するDRAM、複数のカラムに同時に複数のデー
タ線のデータを書き込む方式を有するDRAM、読み出
し時と書き込み時とで同数のカラムをアクセスする方式
を有するDRAMに適用できるが、読み出し時と書き込
み時とでアクセスするカラム数を異ならせる方式を有す
るDRAMに適用する場合には、読み出し時と書き込み
時とで特定の相対的位置に対するアクセスを異ならせる
ようにゲート制御を行うようにすればよい。また、本発
明は、DRAMに限らず、他の半導体メモリにも適用で
きることはいうまでもない。
【0087】
【発明の効果】上述したように本発明によれば、複数の
データ線を有し、複数のカラムに同時にアクセスする方
式に不良メモリセル救済用の冗長回路を採用した半導体
記憶装置において、不良カラムのアドレスが入力した場
合だけでなく、不良カラムのアドレスが特定の相対的位
置に存在するものとみなされるアドレスが入力した場合
にも不良カラムを予備カラムと置換することができる。
データ線を有し、複数のカラムに同時にアクセスする方
式に不良メモリセル救済用の冗長回路を採用した半導体
記憶装置において、不良カラムのアドレスが入力した場
合だけでなく、不良カラムのアドレスが特定の相対的位
置に存在するものとみなされるアドレスが入力した場合
にも不良カラムを予備カラムと置換することができる。
【図1】 本発明の第1の実施の形態に係るDRAMの
メモリコア部の一部を示す回路図。
メモリコア部の一部を示す回路図。
【図2】 図1のDRAMに正常なカラムのアドレスが
入力した場合の動作(予備カラムは選択されない)の一
例を示す波形図。
入力した場合の動作(予備カラムは選択されない)の一
例を示す波形図。
【図3】 図1のDRAMに不良カラムのアドレスが入
力した場合に第1の予備ビット線が選択される動作の一
例を示す波形図。
力した場合に第1の予備ビット線が選択される動作の一
例を示す波形図。
【図4】 図1のDRAMに不良カラムのアドレスが特
定の相対的位置に存在するとみなすカラムアドレスが入
力した場合に第1の予備ビット線が選択される動作の一
例を示す波形図。
定の相対的位置に存在するとみなすカラムアドレスが入
力した場合に第1の予備ビット線が選択される動作の一
例を示す波形図。
【図5】 図1中の予備カラムデコーダ内あるいは相対
カラムデコーダ内のカラムアドレス記憶回路の一例を示
す回路図。
カラムデコーダ内のカラムアドレス記憶回路の一例を示
す回路図。
【図6】 本発明の第2の実施の形態に係るDRAMの
メモリコア部の一部を示す回路図。
メモリコア部の一部を示す回路図。
【図7】 第2の実施の形態の変形例に係るDRAMの
メモリコア部の一部を示す回路図。
メモリコア部の一部を示す回路図。
【図8】 従来の汎用のDRAMにおけるメモリコア部
の一部を示す回路図。
の一部を示す回路図。
1…メモリセル、2…メモリセルアレイ、3…ワード
線、4…ビット線、51…第1の予備ビット線、52…
第2の予備ビット線、6…カラム選択スイッチ、71…
第1のデータ線、72…第2のデータ線、8…カラムデ
コーダ、11…第1のアンドゲート、12…第2のアン
ドゲート、13…第1のオアゲート、14…第1の予備
カラムデコーダ、15…第1の相対カラムデコーダ、1
6…第2の予備カラムデコーダ、17…第2の相対カラ
ムデコーダ、18…第2のオアゲート、19…第3のオ
アゲート、21…第1のインバータ回路、22…第2の
インバータ回路、23…第3のインバータ回路、24…
第4のインバータ回路、25…第3のアンドゲート、2
6…第4のアンドゲート。
線、4…ビット線、51…第1の予備ビット線、52…
第2の予備ビット線、6…カラム選択スイッチ、71…
第1のデータ線、72…第2のデータ線、8…カラムデ
コーダ、11…第1のアンドゲート、12…第2のアン
ドゲート、13…第1のオアゲート、14…第1の予備
カラムデコーダ、15…第1の相対カラムデコーダ、1
6…第2の予備カラムデコーダ、17…第2の相対カラ
ムデコーダ、18…第2のオアゲート、19…第3のオ
アゲート、21…第1のインバータ回路、22…第2の
インバータ回路、23…第3のインバータ回路、24…
第4のインバータ回路、25…第3のアンドゲート、2
6…第4のアンドゲート。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
G11C 11/413 G11C 11/34 371D
(56)参考文献 特開 平7−57495(JP,A)
特開 平5−74189(JP,A)
特開 平5−54691(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G11C 29/00
G11C 11/401 - 11/419
Claims (5)
- 【請求項1】 複数のメモリセルが行列状に配列された
メモリセルアレイと、 それぞれ同一行のメモリセルに接続された複数のワード
線と、 それぞれ同一列のメモリセルに接続された複数のビット
線と、 それぞれ列方向に配置された複数列をなす予備メモリセ
ルと、 それぞれ同一列の予備メモリセルに接続された複数の予
備ビット線と、 前記複数のビット線および複数の予備ビット線にそれぞ
れ対応して接続された複数のカラム選択スイッチと、 前記複数のビット線および複数の予備ビット線を複数の
グループに区分した場合の各グループに対応して設けら
れ、それぞれ対応するグループの各ビット線に接続され
ているカラム選択スイッチの一端側に共通に接続され、
前記各ビット線に対してデータの入出力を行う複数のデ
ータ線と、 カラムアドレス信号入力をデコードしてデコード信号を
出力するカラムデコーダ回路と、 前記複数のビット線のうちの任意の第1のグループに属
する任意の第1のビット線を選択指定する第1のカラム
アドレスの入力時における前記カラムデコーダ回路のデ
コード信号出力を用いて対応するビット線を選択して前
記複数のデータ線のうちの前記第1のグループの各ビッ
ト線に対応する第1のデータ線に接続するように前記カ
ラム選択スイッチを制御する第1のビット線選択制御回
路と、 前記カラムデコーダ回路のデコード信号出力を用いて、
前記複数のビット線のうちの前記第1のグループ以外の
第2のグループに属するとともに前記第1のカラムアド
レスに対して特定の相対的位置に存在する第2のカラム
アドレスに対応する第2のビット線を選択して前記複数
のデータ線のうちの第1のデータ線以外の第2のデータ
線に接続するように前記カラム選択スイッチを制御する
第2のビット線選択制御回路と、 前記第1のグループに属する第1のビット線に接続され
ている複数のメモリセルに不良メモリセルが存在する場
合に前記第1のビット線に対応する第1のカラムアドレ
スを記憶しておき、前記第1のカラムアドレスの入力時
を検出し、前記第1のビット線が前記複数のデータ線の
うちのいずれのデータ線にも接続されないように禁止す
るように前記カラム選択スイッチを制御する第1の不良
ビット線選択禁止制御回路と、 前記第1の不良ビット線選択禁止制御回路が前記第1の
カラムアドレスの入力時を検出した時に前記複数の予備
ビット線のうちの前記第1のグループに属する第1の予
備ビット線を選択して前記第1のデータ線に接続するよ
うに制御する第1の冗長カラム制御回路と、 前記第1の不良ビット線選択禁止制御回路に記憶されて
いる第1のカラムアドレスを前記特定の相対的位置に存
在するとみなす第3のカラムアドレスを記憶しておき、
前記第3のカラムアドレスの入力時に前記第1のビット
線が前記複数のデータ線のうちのいずれのデータ線にも
接続されないように禁止するように前記カラム選択スイ
ッチを制御する第2の不良ビット線選択禁止制御回路
と、 前記第2の不良ビット線選択禁止制御回路が前記第3の
カラムアドレス信号の入力時を検出した時に前記第1の
予備ビット線を選択して前記第1のデータ線に接続する
ように制御する第2の冗長カラム制御回路とを具備する
ことを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 前記第2のビット線選択制御回路は、前記第1のグルー
プ以外の複数の第2のグループにそれぞれ対応して属す
るとともに前記第1のカラムアドレスに対してそれぞれ
特定の相対的位置に存在する複数の第2のカラムアドレ
スに対応する複数の第2のビット線を選択し、それぞれ
対応して前記複数のデータ線のうちの第1のデータ線以
外の複数の第2のデータ線に接続するように制御するこ
とを特徴とする半導体記憶装置。 - 【請求項3】 請求項1記載の半導体記憶装置におい
て、 前記第1の不良ビット線選択禁止制御回路は、前記第1
のカラムアドレスを前記特定の相対的位置に存在するも
のとみなす複数の第3のカラムアドレスをそれぞれ記憶
する複数のカラムアドレス記憶回路を有することを特徴
とする半導体記憶装置。 - 【請求項4】 請求項1記載の半導体記憶装置におい
て、前記特定の相対的位置のカラムアドレスは、基準と
なるカラムアドレスに隣接する1つ大きいカラムアドレ
スであることを特徴とする半導体記憶装置。 - 【請求項5】 複数のメモリセルが行列状に配列された
メモリセルアレイと、 それぞれ同一行のメモリセルに接続された複数のワード
線と、 それぞれ同一列のメモリセルに接続された複数のビット
線と、 それぞれ列方向に配置された複数列をなす予備メモリセ
ルと、 それぞれ同一列の予備メモリセルに接続された複数の予
備ビット線と、 前記複数のビット線および複数の予備ビット線にそれぞ
れ対応して接続された複数のカラム選択スイッチと、 前記複数のビット線および複数の予備ビット線を複数の
グループに区分した場合の各グループに対応して設けら
れ、それぞれ対応するグループの各ビット線に接続され
ているカラム選択スイッチの一端側に共通に接続され、
前記各ビット線に対してデータの入出力を行うための複
数のデータ線と、 前記複数のビット線に対応して設けられた複数のカラム
デコーダ回路と、 前記複数のビット線に対応して設けられ、各一方の入力
として対応するカラムデコーダ回路の出力が入力し、各
他方の入力として第1の置換制御信号が入力する複数の
第1のアンドゲートと、 前記複数のビット線に対応して設けられ、各一方の入力
として対応するカラムデコーダ回路の出力が入力し、各
他方の入力として第2の置換制御信号が入力する複数の
第2のアンドゲートと、 前記複数のビット線に対応して設けられ、各一方の入力
として対応するビット線に対応して設けられている前記
第1のアンドゲートの出力が入力し、各他方の入力とし
て隣りのビット線に対応して設けられている前記第2の
アンドゲートの出力が入力し、論理和をとった出力によ
り対応するカラムの前記カラム選択スイッチをスイッチ
制御する複数の第1のオアゲートと、 前記第1の予備ビット線に対応して設けられ、第1の不
良カラムアドレスを記憶する不良カラムアドレス記憶回
路を含み、前記第1の不良カラムアドレスを指定するカ
ラムアドレス信号をデコードする第1の予備カラムデコ
ーダと、 前記第1の予備カラムデコーダに対応して設けられ、前
記第1の不良カラムアドレスを特定の相対的位置とみな
すカラムアドレスを指定するカラムアドレス信号をデコ
ードする第1の相対カラムデコーダと、 前記第2の予備ビット線に対応して設けられ、第2の不
良カラムアドレスを記憶する不良カラムアドレス記憶回
路を含み、前記第2の不良カラムアドレスを指定するカ
ラムアドレス信号をデコードする第2の予備カラムデコ
ーダと、 前記第2の予備カラムデコーダに対応して設けられ、前
記第2の不良カラムアドレスを特定の相対的位置とみな
すカラムアドレスを指定するカラムアドレス信号をデコ
ードする第2の相対カラムデコーダと、 前記第1の予備ビット線に対応して設けられ、一方の入
力として前記第1の予備カラムデコーダの出力が入力
し、他方の入力として前記第1の相対カラムデコーダの
出力が入力し、論理和をとった出力により対応する第1
の予備ビット線のカラム選択スイッチをスイッチ制御す
る第2のオアゲートと、 前記第2の予備ビット線に対応して設けられ、一方の入
力として前記第2の予備カラムデコーダの出力が入力
し、他方の入力として前記第2の相対カラムデコーダの
出力が入力し、論理和をとった出力により対応する第2
の予備ビット線のカラム選択スイッチをスイッチ制御す
る第3のオアゲートと、 前記第1の予備カラムデコーダの出力の反転信号および
前記第2の予備カラムデコーダの出力の反転信号の論理
積をとって前記第1の置換制御信号を出力する第3のア
ンドゲートと、 前記第1の相対カラムデコーダの出力の反転信号および
前記第2の相対カラムデコーダの出力の反転信号の論理
積をとって前記第2の置換制御信号を出力する第4のア
ンドゲートとを具備することを特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26421295A JP3437689B2 (ja) | 1995-10-12 | 1995-10-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26421295A JP3437689B2 (ja) | 1995-10-12 | 1995-10-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09106697A JPH09106697A (ja) | 1997-04-22 |
JP3437689B2 true JP3437689B2 (ja) | 2003-08-18 |
Family
ID=17400056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26421295A Expired - Fee Related JP3437689B2 (ja) | 1995-10-12 | 1995-10-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3437689B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11317091A (ja) * | 1998-04-30 | 1999-11-16 | Nec Corp | 半導体記憶装置 |
-
1995
- 1995-10-12 JP JP26421295A patent/JP3437689B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09106697A (ja) | 1997-04-22 |
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