KR0166496B1 - 반도체 기억소자의 리던던시 장치 - Google Patents

반도체 기억소자의 리던던시 장치 Download PDF

Info

Publication number
KR0166496B1
KR0166496B1 KR1019940040579A KR19940040579A KR0166496B1 KR 0166496 B1 KR0166496 B1 KR 0166496B1 KR 1019940040579 A KR1019940040579 A KR 1019940040579A KR 19940040579 A KR19940040579 A KR 19940040579A KR 0166496 B1 KR0166496 B1 KR 0166496B1
Authority
KR
South Korea
Prior art keywords
redundancy
address
signal
semiconductor memory
memory device
Prior art date
Application number
KR1019940040579A
Other languages
English (en)
Other versions
KR960025800A (ko
Inventor
이재진
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940040579A priority Critical patent/KR0166496B1/ko
Publication of KR960025800A publication Critical patent/KR960025800A/ko
Application granted granted Critical
Publication of KR0166496B1 publication Critical patent/KR0166496B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 기억소자의 리던던시(redundancy) 장치에 관한 것으로, 어드레스 라인과 리던던시 감지 장치의 입력단 사이에 스위치 소자를 첨가하여 블럭 선택 어드레스 신호에 의해 선택되지 않은 블럭(block)의 리던던시 장치로 어드레스가 입력되지 않도록 함으로써, 어드레스 라인의 부하를 줄이고, 동작 속도를 빠르게 하는 효과가 있다.

Description

반도체 기억소자의 리던던시 장치
제1도는 종래의 제1실시에에 따른 리던던시의 회로도.
제2도는 종래의 제2실시예에 따른 리던던시의 블럭도.
제3도는 본 발명의 제1실시예에 따른 리던던시의 회로도.
제4도는 본 발명의 제2실시예에 따른 리던던시의 회로도.
* 도면의 주요부분에 대한 부호의 설명
101 : 퓨즈 박스 201∼203 : 리던던시 어드레스 감지수단
301 : 셀 어레이 블럭 401 : 스위치 수단
본 발명은 반도체 기억소자의 리던던시(redundancy) 장치에 관한 것으로, 보다 상세하게는 선택되지 않은 블럭(block)의 리던던시 장치로 어드레스가 입력되지 않도록 한 리던던시 장치에 관한 것이다.
일반적으로, 리던던시 장치는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 그 결함 셀이 접속된 비트라인(bit line)을 여분의 스페어(spare) 비트라인으로 대체하여 결함을 보상하는 장치로서, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고 대신 리던던시 장치가 동작하여 리페어된 셀이 접속된 비트라인을 인에이블시킴으로써, 상기 리던던시 동작이 이루어지게 된다.
이하, 설명의 편의상 현행 사용하고 있는 16메가 디램(mega DRAM)을 참조하여 리던던시 장치에 관해 설명하고자 한다.
16메가 디램은 동작의 안정성을 위해서 각 블럭당 256개의 워드라인과 1k 개의 비트라인에 접속된 256k 개의 셀을 포함하는 16개의 셀 어레이로 구성된 4개의 큰 셀 어레이 블럭을 포함하고 있어서, 전체 64개의 셀 어레이 소 블럭이 존재한다.
상기 4개의 큰 셀 어레이 블럭을 구분하는 것은 컬럼 어드레스 중의 2개의 어드레스를 이용하고, 상기 각 셀 어레이 블럭을 구성하는 16개의 셀 어레이 소블럭들은 리프레쉬 비에 따라 로오 어드레스 중의 4개의 어드레스를 이용하여 각각 구분하며, 상기 256K 비트의 셀을 포함하는 셀 어레이 소블럭 중의 256워드라인은 로오 어드레스를 이용하고, 1k개의 비트라인은 컬럼 어드레스 중의 10개(210)개의 어드레스를 이용하여 각각 구분한다.
단, 상기 컬럼 어드레스는 셀 어레이 블럭으로부터 전달된 데이타를 데이타 출력장치로 전달하는 리드(read) 경로나 데이타 입력장치로부터 전달된 데이타를 셀 어레이 블럭으로 전달하는 라이트(write) 경로에서 칩의 특성에 따라 데이타를 선택적으로 전달하는데에 사용된다.
제1도는 종래의 제1실시예에 따른 리던던시의 회로도로서, 전원전압(Vdd) 및 노드(N1) 사이에 접속되어 프리차지신호(precharge)에 의해 온/오프스위칭동작하는 PMOS 트랜지스터(Q1)와; 상기 노드(N1) 및 접지전압(Vss) 사이에 접속된 다수의 퓨즈(f1∼fn)와, 상기 퓨즈(f1∼fn) 및 접지전압(Vss) 사이에 접속되고 게이트에 어드레스 신호가 인가되는 다수의 NMOS 트랜지스터(NM1∼NMn)로 된 퓨즈 박스(101)와; 상기 노드(N1) 및 노드(N5)사이에 접속된 인버터(G1)와; 노드(N4)를 통한 로우/컬럼 패스 인에이블 신호(row/col path enable signal)와 상기 인버터(G1)의 출력신호를 입력받아 논리조합하는 NAND 게이트(G2)와; 상기 NAND 게이트(G2)의 출력신호를 반전하여 노멀신호(normal)를 출력하는 인버터(G3)와; 상기 노드(N4)를 통한 로우/컬럼 패스 인에이블 신호(row/col path enable signal)와 상기 노드(N4)상의 신호를 입력받아 논리조합하는 NAND 게이트(G4) 및; 상기 NAND 게이트(G4)의 출력신호를 반전하여 스페어신호(spare)를 출력하는 인버터(G5)로 구성된다.
상기 제1도의 리던던시 장치는 외부에서 입력되는 어드레스 신호가 리던던시 어드레스인지 아니면, 정상 어드레스인지를 감지하는 장치로서, 상기와 같이 논리합 신호를 출력하도록 구성되어 있다.
상기 리던던시 장치에 리던던시 어드레스를 기억시키는 방식은 리던던시 어드레스가 입력되는 장치의 퓨즈를 절단하는 것인데, 상기 리던던시 장치의 출력단(N1)으로 동작하는 신호가 입력되는 경우에 상기 리던던시 장치의 출력단(N1)의 전위가 정상 상태를 나타내는 상태로 변하게 되어 리던던시가 아닌 정상 동작임을 나타낸다.
그런데, 퓨주(f1∼류)를 절단했을 때 절단된 퓨즈에 해당하는 어드레스 신호가 입력되는 경우에는 출력단의 전위가 리던던시 상태를 나타내는 즉, 프리차지 상태를 그대로 유지하게 되어 리던던시 어드레스가 입력되었음을 감지하게 된다. 이 이후의 동작은 이 감지 장치의 출력 신호를 이용하여 여분으로 첨가된 셀을 동작시키게 된다.
제2도는 제1도의 리던던시 감지 장치가 여러개 연결된 것을 나타낸 것으로, 상기와 같이 리던던시 감지 장치가 여러개 연결된 소자의 경우에는 어드레스 라인의 부하를 증가시키게 된다.
따라서 어드레스 신호 전달에 지연을 유발하게 되어 전반적인 동작 시간의 지연을 초래하는 문제점이 생긴다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 이루어진 것으로, 선택되지 않은 블럭(block)의 리던던시 장치로 어드레스가 입력되지 않도록 함으로써, 어드레스 라인의 부하를 줄이고, 동작 속도를 빠르게 한 리던던시 장치를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따르면, 반도체 기억소자의 리던던시 장치에 있어서, 어드레스 입력단자로부터 입력되는 어드레스 신호에 대한 리던던시 어드레스 여부를 감지하는 리던던시 어드레스 감지수단과; 상기 어드레스 입력단자와상기 리던던시 어드레스 감지수단 사이에 설치되고, 외부로부터 전송되는 블럭선택 어드레스 신호에 의해 상기 리던던시 어드레스 감지수단으로의 상기 어드레스 신호의 전송을 제어하는 스위치 수단을 구비한 반도체 기억소자의 리던던시 장치가 제공된다.
이하, 본 발명을 첨가한 도면을 참조로 하여 더 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시예에 따른 리던던시 장치의 회로도로서, 참조부호 103 및 105는 외부에서 입력되는 어드레스 신호가 리던던시 어드레스인지 아니면 정상적인 어드레스인지를 감지하는 리던던시 어드레스 감지수단으로서, 상기 리던던시 어드레스 감지수단(103; 105)은 프리차지신호의 입력에 의해 온/오프스위칭동작하는 PMOS 트랜지스터(Q2; Q9) 및 퓨즈(f1; f2)와 외부로부터의 어드레스 신호 입력에 따라 스위칭동작하는 NMOS 트랜지스터(Q3; Q10)로 된 퓨즈박스(101; 101)로 구성된다.
참조부호 401은 어드레스 입력단자(add)와 상기 리던던시 어드레스 감지수단(103,105) 사이에 설치되고, 외부로부터 전송되는 블럭선택 어드레스 신호(add_bs)에 의해 상기 리던던시 어드레스 감지수단(103,105)으로 인가되는 어드레스 신호의 전송을 제어하는 스위치 수단으로서, 바람직하게 PMOS 트랜지스터(Q6)와 NMOS 트랜지스터(Q7)로 된 전송 게이트(전달트랜지스터라 함)로 이루어진다.
동 도면에서, 미설명 부호 Q4와 Q8은 해당 리던던시 어드레스 감지수단(103,105)의 감지동작을 디스에이블시키는 소자로서의 NMOS 트랜지스터로서, 상기 감지수단 디스에이블 소자(Q4)는 상기 리던던시 어드레스 감지수단(103)의 출력단(N14)과 블럭선택 어드레스 신호 입력단(add_bs) 사이에 접속되어 인버터(IV1)를 통해 게이트로 인가되는 블럭선택 어드레스 신호(add_bs)에 의해 해당 리던던시 어드레스 감지수단(103)의 출력단(N14)의 전위를 방전시킴으로써 해당 리던던시 어드레스 감지수단(103)으로의 어드레스 신호의 입력이 차단되는 경우에 리던던시 어드레스 감지수단(103)이 동작하지 않도록 한다.
상기 감지수단 디스에이블 소자(Q8)는 상기 리던던시 어드레스 감지수단(105)의 출력단(N14)과 블럭선택 어드레스 신호 입력단(add_bs) 사이에 접속되어 인버터(IV1)를 통해 게이트로 인가되는 블럭선택 어드레스 신호(add_bs)에 의해 해당 리던던시 어드레스 감지수단(105)의 출력단(N14)의 전위를 방전시킴으로써 해당 리던던시 어드레스 감지수단(105)으로의 어드레스 신호의 입력이 차단되는 경우에 리던던시 어드레스 감지수단(105)이 동작하지 않도록 한다.
그리고, 미설명 부호 Q5는 리던던시 어드레스 감지수단(103,105)으로 어드레스 신호의 입력을 디스에이블시키는 소자로서의 NMOS 트랜지스터로서, 이 입력 디스에이블 소자(Q5)는 각 퓨즈박스(101)내의 NMOS 트랜지스터(Q3,Q10)의 게이트와 접지단 사이에 설치되어 인버터(IV1)를 통해 입력되는 블럭선택 어드레스 신호(add_bs)에 의해 노드(N13)의 전위를 방전시킴으로써, 해당 리던던시 어드레스 감지수단(103,105)으로 어드레스 신호의 입력이 차단되는 경우에 해당 리던던시 어드레스 감지수단(103,105)의 어드레스 입력단(N13)을 초기화시킨다.
이와 같이 구성된 본 발명의 제1실시예에 따르면, 상기 블럭 선택 어드레스 신호(add_bs)에 의해 상기 PMOS 및 상기 NMOS 트랜지스터(Q6,Q7)로 구성된 스위치 수단(401)을 제어하여 상기 어드레스 신호(add)를 상기 리던던시 감지 장치(103,105)로 전달하게 된다.
이때, 상기 블럭 선택 어드레스 신호(add_bs)에 의해 선택된 블럭에서의 리던던시 감지 장치로는 어드레스 라인의 신호가 전달되고, 선택되지 않은 블럭으로는 어드레스 라인의 신호가 전달되지 않는다.
제4도는 본 발명의 제2실시예에 따른 리던던시 감지 장치의 회로도로서, 외부에서 입력되는 어드레스 신호가 리던던시 어드레스인지 아니면 정상적인 어드레스인지를 감지하는 리던던시 어드레스 감지수단(201)과, 어드레스 입력단자(add_ij0:3, add_jk2:3)와 상기 리던던시 어드레스 감지수단(201) 사이에 설치되고, 외부로부터 전송되는 블럭선택 어드레스 신호(add_bs)에 의해 상기 리던던시 어드레스 감지수단(201)으로 인가되는 어드레스 신호의 전송을 제어하는 스위치 수단(401)으로 구성된다.
여기서, 상기 리던던시 어드레스 감지수단(201)은 제1도에서 설명한 구성과 마찬가지로, 전원전압(Vdd) 및 노드(N1) 사이에 접속되어 프리차지신호(precharge)에 의해 온/오프 스위칭동작하는 PMOS 트랜지스터(Q1)와; 상기 노드(N1) 및 접지전압(Vss) 사이에 접속된 다수의 퓨즈(f1∼fn)와, 상기 퓨즈(f1∼fn) 및 접지전압(Vss) 사이에 접속되고 게이트에 어드레스 신호가 인가되는 다수의 NMOS 트랜지스터(NM1∼NMn)로 된 퓨즈 박스(101)와; 상기 노드(N1) 및 노드(N5) 사이에 접속된 인버터(G1)와; 노드(N4)를 통한 로우/컬럼 패스 인에이블 신호(row/col path enable signal)와 상기 인버터(G1)의 출력신호를 입력받아 논리조합하는 NAND 게이트(G2)와; 상기 NAND 게이트(2)의 출력신호를 반전하여 노멀신호(normal)를 출력하는 인버터(G3)와; 상기 노드(N4)를 통한 로우/컬럼 패스 인에이블 신호(row/col path enable signal)와 상기 노드(N1)상의 신호를 입력받아 논리조합하는 NAND 게이트(G4) 및; 상기 NAND 게이트(G4)의 출력신호를 반전하여 스페어신호(apare)를 출력하는 인버터(G5)로 구성된다.
그리고, 상기 스위치 수단(401)은 다수개의 NMOS 트랜지스터로 구성되는데, 그 각각의 NMOS 트랜지스터의 게이트는 인버터(IV2)를 매개로 블럭선택 어드레스 신호(add_bs)의 입력단에 접속되고 드레인은 어드레스 신호(add_ij0:3, add_jk2,3)의 입력단에 접속되며 소오스는 퓨즈 박스(101)내에 일대일로 대응되는 각 NMOS 트랜지스터(NM1∼NMn)의 게이트에 접속된다.
여기서, 상기 스위치 수단(401)을 구성하는 NMOS 트랜지스터의 게이트신호로는 턴온시에 전원전위보다 높은 전위(예를 들어, Vpp)가 인가됨이 바람직하다.
물론, 상기 스위치 수단(401)을 PMOS 트랜지스터로 구현시킬 수도 있는데, 이 경우 상기 PMOS 트랜지스터의 게이트신호로는 턴온시에 접지전위보다 낮은 전위가 인가됨이 바람직하다.
이와 같이 구성된 본 발명의 제2실시예에 다르면, 리던던시 어드레스 감지수단(201)도 상기 블럭 선택 어드레스 신호(add_bs)에 의해 선택된 블럭에서의 리던던시 어드레스 감지수단으로는 어드레스 라인의 신호가 전달되고, 선택되지 않은 블럭의 리던던시 어드레스 감지수단으로는 어드레스 신호가 전달되지 않는다.
상술한 바와 같은 본 발명에 의하면, 로우 어드레스(row address)의 경우는 블럭 선택 어드레스에 비하여 다른 정상 어드레스의 부하가 크고 지연 시간이 긴 경우에 다른 정상 어드레스의 부하를 줄여서 동작 속도를 빠르게 할 수 있으며, 컬럼 어드레스의 경우는 컬럼 어드레스 라인의 지연을 줄이는데 크게 기여할 수 있는 효과가 있다.

Claims (10)

  1. 반도체 기억소자의 리던던시 장치에 있어서, 어드레스 입력단자로부터 입력되는 어드레스 신호에 대한 리던던시 어드레스 여부를 감지하는 리던던시 어드레스 감지수단과, 상기 어드레스 입력단자와 상기 리던던시 어드레스 감지수단 사이에 설치되고, 외부로부터 전송되는 블럭선택 어드레스 신호에 의해 상기 리던던시 어드레스 감지수단으로의 상기 어드레스 신호의 전송을 제어하는 스위치 수단을 구비한 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  2. 제1항에 있어서, 상기 리던던시 어드레스 감지수단이 다수개로 구성된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  3. 제1항에 있어서, 상기 스위치 수단이 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  4. 제3항에 있어서, 상기 NMOS 트랜지스터의 게이트 신호로는 턴온시에 전원전위보다 높은 전위가 인가되는 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  5. 제1항에 있어서, 상기 스위치 수단이 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  6. 제5항에 있어서, 상기 PMOS 트랜지스터의 게이트 신호로는 턴온시에 접지전위보다 낮은 전위가 인가되는 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  7. 제1항 또는 제2항에 있어서, 상기 스위치 수단이 전달트랜지스터로 구성된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  8. 제1항에 있어서, 상기 리던던시 어드레스 감지수단으로 어드레스신호의 입력이 차단되는 경우 상기 리던던시 어드레스 감지수단의 동작을 디스에이블시키는 감지수단 디스에이블 소자가 추가로 구비된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  9. 제1항 또는 제8항에 있어서, 상기 리던던시 어드레스 감지수단으로 어드레스신호의 입력이 차단되는 경우 상기 리던던시 어드레스 감지수단의 어드레스 입력단자를 초기화시키는 초기화 소자가 추가로 구비된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
  10. 제9항에 있어서, 상기 감지수단 디스에이블 소자 및 상기 초기화 소자는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 기억소자의 리던던시 장치.
KR1019940040579A 1994-12-31 1994-12-31 반도체 기억소자의 리던던시 장치 KR0166496B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940040579A KR0166496B1 (ko) 1994-12-31 1994-12-31 반도체 기억소자의 리던던시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940040579A KR0166496B1 (ko) 1994-12-31 1994-12-31 반도체 기억소자의 리던던시 장치

Publications (2)

Publication Number Publication Date
KR960025800A KR960025800A (ko) 1996-07-20
KR0166496B1 true KR0166496B1 (ko) 1999-02-01

Family

ID=19406216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940040579A KR0166496B1 (ko) 1994-12-31 1994-12-31 반도체 기억소자의 리던던시 장치

Country Status (1)

Country Link
KR (1) KR0166496B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769093B1 (ko) * 2001-11-20 2007-10-23 후지쯔 가부시끼가이샤 퓨즈 회로

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480566B1 (ko) * 1997-10-27 2005-09-30 삼성전자주식회사 반도체메모리장치의리던던시메모리셀테스트신호발생기
KR20000021181A (ko) * 1998-09-26 2000-04-15 김영환 퓨즈롬장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769093B1 (ko) * 2001-11-20 2007-10-23 후지쯔 가부시끼가이샤 퓨즈 회로

Also Published As

Publication number Publication date
KR960025800A (ko) 1996-07-20

Similar Documents

Publication Publication Date Title
US6172916B1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US5325334A (en) Column redundancy circuit for a semiconductor memory device
US4829480A (en) Column redundancy circuit for CMOS dynamic random access memory
US5274593A (en) High speed redundant rows and columns for semiconductor memories
KR950004872B1 (ko) 정규 메모리 셀 어레이와 동시에 억세스가능한 용장 메모리 셀 컬럼을 갖고 있는 반도체 메모리 디바이스
KR100192574B1 (ko) 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
US7274580B2 (en) Content addressable memory device
JP2632076B2 (ja) 半導体記憶装置
US5590085A (en) Column redundancy device for semiconductor memory
US7995407B2 (en) Semiconductor memory device and control method thereof
JPH0574191A (ja) 半導体記憶装置
JPH09180493A (ja) 半導体メモリ装置
US5272672A (en) Semiconductor memory device having redundant circuit
US5706231A (en) Semiconductor memory device having a redundant memory cell
US6178127B1 (en) Semiconductor memory device allowing reliable repairing of a defective column
EP0415408B1 (en) MOS type semiconductor memory device
US5357470A (en) Semiconductor memory device having redundancy memory cells
US5687125A (en) Semiconductor memory device having redundancy memory cells incorporated into sub memory cell blocks
US4987560A (en) Semiconductor memory device
US6868021B2 (en) Rapidly testable semiconductor memory device
US7002822B2 (en) Content addressable memory device
KR100287019B1 (ko) 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치
US5274594A (en) Static RAM
KR0166496B1 (ko) 반도체 기억소자의 리던던시 장치
JP2003016795A (ja) 半導体メモリ装置のカラムリペア回路及びカラムリペア方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee