JPS61171165A - Mosトランジスタ - Google Patents
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- JPS61171165A JPS61171165A JP60011024A JP1102485A JPS61171165A JP S61171165 A JPS61171165 A JP S61171165A JP 60011024 A JP60011024 A JP 60011024A JP 1102485 A JP1102485 A JP 1102485A JP S61171165 A JPS61171165 A JP S61171165A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、高耐圧の横型MOSトランジスタに関する
。
。
[従来技術とその問題点]
一般的な横型MOSトランジスタの断面構造の一例を第
2図に示す。
2図に示す。
当該例はCMOSプロセスで形成されたNチャンネルM
OSトランジスタであり、Pウェル3の表層にソース領
域5とドレイン領域7が形成され、ゲート電極111に
電圧を印加するとゲート酸化膜9下にチャンネル領f1
21が形成されてソース領域5とドレイン領域7とが導
通するようになっている。また、N基板1及びPウェル
3の表層にLOCO8法により形成された厚肉酸化膜1
3が上記MOSトランジスタの周囲を包囲しており、該
厚肉酸化膜13下側に寄生チャンネルの生成を防ぐため
にPウェル3及びN基板1の表面濃度を高めた寄生Nチ
ャンネルストップ領域15と寄生Pチャンネルストップ
領域17とが形成されている。
OSトランジスタであり、Pウェル3の表層にソース領
域5とドレイン領域7が形成され、ゲート電極111に
電圧を印加するとゲート酸化膜9下にチャンネル領f1
21が形成されてソース領域5とドレイン領域7とが導
通するようになっている。また、N基板1及びPウェル
3の表層にLOCO8法により形成された厚肉酸化膜1
3が上記MOSトランジスタの周囲を包囲しており、該
厚肉酸化膜13下側に寄生チャンネルの生成を防ぐため
にPウェル3及びN基板1の表面濃度を高めた寄生Nチ
ャンネルストップ領域15と寄生Pチャンネルストップ
領域17とが形成されている。
このようにして形成されたMOSトランジスタの耐圧は
、ドレイン領域7の平面部7aとPウェル3間のn−p
接合平面部49a1ドレイン領域7のわん曲部7bとP
ウェル3間のn−p接合わん曲部49b1又はドレイン
領域7のわん曲部7bと寄生Nチャンネルストップ領域
19間のn−p接合53のブレークダウン電圧で決まる
。
、ドレイン領域7の平面部7aとPウェル3間のn−p
接合平面部49a1ドレイン領域7のわん曲部7bとP
ウェル3間のn−p接合わん曲部49b1又はドレイン
領域7のわん曲部7bと寄生Nチャンネルストップ領域
19間のn−p接合53のブレークダウン電圧で決まる
。
ここで、通常の場合、ドレイン領域7のn+不純物濃度
は約lX10”/cm3以下で拡散深さは約1μmであ
り、Pウェル3Pの不純物濃度は約lX10”/cm3
以下であり、また、寄生Nチャンネルストップ領域19
のP不純物濃度は約2〜3X 10’ 6 /ci3で
ある。
は約lX10”/cm3以下で拡散深さは約1μmであ
り、Pウェル3Pの不純物濃度は約lX10”/cm3
以下であり、また、寄生Nチャンネルストップ領域19
のP不純物濃度は約2〜3X 10’ 6 /ci3で
ある。
すなわち、ドレイン領域7とPウェル3間のn−p接合
49a 、49bは階段接合で近以でき、その平面部4
9aではブレークダウン電圧は70■程度となるが、そ
のわん曲部49bでは電荷集中による電界強度の増加の
影響でブレークダウン電圧は25〜30V程度となる。
49a 、49bは階段接合で近以でき、その平面部4
9aではブレークダウン電圧は70■程度となるが、そ
のわん曲部49bでは電荷集中による電界強度の増加の
影響でブレークダウン電圧は25〜30V程度となる。
また、ゲート電極111側ではゲート電極111からの
電界やゲート酸化膜9中の固定イオン等の電界の影響も
受けるため、上記値よりも更に若干低いブレークダウン
電圧となる。また、ドレイン領域7のわん曲部7bと寄
生Nチャンネルストップ領域15間のn−p接合53は
、電荷集中の影響を受けるとともに寄生Nチャンネルス
トップ領域15の不純物濃度がPウェル3より高いため
に、そのブレークダウン電圧は20〜25V程度となる
。従って、通常のCMOSプロセスで形成されたMOS
トランジスタの耐圧は、ドレイン接合のわん曲部49b
、53のブレークダウン電圧によって定まり、20〜2
5Vという低い値になってしまい、高耐圧にすることが
困難である。
電界やゲート酸化膜9中の固定イオン等の電界の影響も
受けるため、上記値よりも更に若干低いブレークダウン
電圧となる。また、ドレイン領域7のわん曲部7bと寄
生Nチャンネルストップ領域15間のn−p接合53は
、電荷集中の影響を受けるとともに寄生Nチャンネルス
トップ領域15の不純物濃度がPウェル3より高いため
に、そのブレークダウン電圧は20〜25V程度となる
。従って、通常のCMOSプロセスで形成されたMOS
トランジスタの耐圧は、ドレイン接合のわん曲部49b
、53のブレークダウン電圧によって定まり、20〜2
5Vという低い値になってしまい、高耐圧にすることが
困難である。
そこで、従来は、例えば’INTERNAT l0NA
L ELECTION DEVICE MEET
ING”1982年発行の”IEDM”77頁〜82頁
記載の’INTEGRATED HIGHAND
LOW VOLTAGE 0MO8TECHNOL
OGY”に掲載されているように、ゲート電極をドレイ
ン領域から離してAフセットゲート構造にし、ドレイン
領域からゲート電極直下ま″′オフt″ト部分″′オ′
を軽< 、+ドープしてドリフト領域を形成
することによって、ドレイン接合のわん曲部を無くし電
界の集中を緩和して高耐圧化を図っている。
L ELECTION DEVICE MEET
ING”1982年発行の”IEDM”77頁〜82頁
記載の’INTEGRATED HIGHAND
LOW VOLTAGE 0MO8TECHNOL
OGY”に掲載されているように、ゲート電極をドレイ
ン領域から離してAフセットゲート構造にし、ドレイン
領域からゲート電極直下ま″′オフt″ト部分″′オ′
を軽< 、+ドープしてドリフト領域を形成
することによって、ドレイン接合のわん曲部を無くし電
界の集中を緩和して高耐圧化を図っている。
しかし、この従来方法ではドリフト領域形成のためのイ
オン注入工程が必要となりプロセスが複雑になるという
問題があった。
オン注入工程が必要となりプロセスが複雑になるという
問題があった。
[目的〕
この発明は、上記に着目してなされたもので、一般のM
OSトランジスタ形成プロセスに何ら新しいプロセスを
付加することなく形成できる高耐圧の横型MOSトラン
ジスタを提供することを目的とする。
OSトランジスタ形成プロセスに何ら新しいプロセスを
付加することなく形成できる高耐圧の横型MOSトラン
ジスタを提供することを目的とする。
[構成1
上記目的を達成するため、この発明は、半導体基体の表
層にドレイン領域を有する横型MOSトランジスタにお
いて、前記基体表層の前記ドレイン領域周囲部分に厚肉
の酸化膜を形成して前記ドレイン領域を包囲し、前記酸
化膜の基体側に前記ドレイン領域と同じ導電型でしかも
前記ドレイン領域よりは不純物濃度の低いドリフト領域
を形成して前記ドレイン領域のわん曲部に接合させ、前
記ドレイン領域と前記基体との接合面にわん曲面が生じ
ないようにしたことを特徴とする。
層にドレイン領域を有する横型MOSトランジスタにお
いて、前記基体表層の前記ドレイン領域周囲部分に厚肉
の酸化膜を形成して前記ドレイン領域を包囲し、前記酸
化膜の基体側に前記ドレイン領域と同じ導電型でしかも
前記ドレイン領域よりは不純物濃度の低いドリフト領域
を形成して前記ドレイン領域のわん曲部に接合させ、前
記ドレイン領域と前記基体との接合面にわん曲面が生じ
ないようにしたことを特徴とする。
[実施例]
以下、図面を用いてこの発明を説明する。
第1図は、この発明の一実施例に係る^耐圧MOSトラ
ンジスタの構造を示す断面構造図である。
ンジスタの構造を示す断面構造図である。
同図はN基板1中に形成されたPウェル3の表層に、ソ
ース領域5とドレイン領域7とが形成され、該ソース領
域5とドレイン領域7との間にはPウェル3に薄いゲー
ト酸化1119を介してポリシリコンのゲート電極11
が形成されている。
ース領域5とドレイン領域7とが形成され、該ソース領
域5とドレイン領域7との間にはPウェル3に薄いゲー
ト酸化1119を介してポリシリコンのゲート電極11
が形成されている。
また、N基!111及びPウェル3の表層にLOCO8
法により形成した厚肉の酸化膜13がこのMOSトラン
ジスタの周囲を包囲しており、該厚肉酸化1113の下
側に寄生Nチャンネルストップ領域15、寄生Pチャン
ネルストップ領域17が形成されて素子間分離が図られ
れている。また、前記厚肉酸化膜13の一部分13aは
ドレイン領域7の周囲をも包囲している。この厚肉酸化
膜13のドレイン領域7包囲部分13aの下側には、ド
レイン領域7より不純物濃度を低くしたドリフト領域1
9が形成されており、このドリフト領域19はドレイン
領域7のわん曲部7aに接合するとともに、ゲート酸化
膜9下のチャンネル領域21に接続するように形成され
ている。また、この厚肉酸化膜13のドレイン領域7包
囲部分13aのゲート電極11側部分の上にはゲート電
極11の一部分がかかつている。
法により形成した厚肉の酸化膜13がこのMOSトラン
ジスタの周囲を包囲しており、該厚肉酸化1113の下
側に寄生Nチャンネルストップ領域15、寄生Pチャン
ネルストップ領域17が形成されて素子間分離が図られ
れている。また、前記厚肉酸化膜13の一部分13aは
ドレイン領域7の周囲をも包囲している。この厚肉酸化
膜13のドレイン領域7包囲部分13aの下側には、ド
レイン領域7より不純物濃度を低くしたドリフト領域1
9が形成されており、このドリフト領域19はドレイン
領域7のわん曲部7aに接合するとともに、ゲート酸化
膜9下のチャンネル領域21に接続するように形成され
ている。また、この厚肉酸化膜13のドレイン領域7包
囲部分13aのゲート電極11側部分の上にはゲート電
極11の一部分がかかつている。
このような構成により、ゲート電極11に電圧を印加す
ればゲート酸化膜9下にチャンネル領域21が形成され
、電流はドレイン領域7からドリフト領域19、チャン
ネル領域21を通ってソース領域5へ流れるようになっ
ている。
ればゲート酸化膜9下にチャンネル領域21が形成され
、電流はドレイン領域7からドリフト領域19、チャン
ネル領域21を通ってソース領域5へ流れるようになっ
ている。
なお、一般のMOSトランジスタと同様、ゲート電極1
1及び厚肉酸化膜13の表面は中間絶縁膜23で覆われ
、その上にAi蒸着されたソース電極25がソース領域
5とPウェルコンタクト領域27とに接続され、同じく
A吏蒸着されたドレイン電極29がドレイン領域7に接
続されている。
1及び厚肉酸化膜13の表面は中間絶縁膜23で覆われ
、その上にAi蒸着されたソース電極25がソース領域
5とPウェルコンタクト領域27とに接続され、同じく
A吏蒸着されたドレイン電極29がドレイン領域7に接
続されている。
また、この高耐圧MOSトランジスタ全体の外表面を保
護用のパッシベーション1131が覆っている。
護用のパッシベーション1131が覆っている。
この高耐圧MOSトランジスタは、上記のように構造的
には第2図に示した一般のMOSトランジスタとは異っ
ているが、この一般のMOSトランジスタと同一のプロ
セスで形成できるものであり、これを第3図に従って説
明する。
には第2図に示した一般のMOSトランジスタとは異っ
ているが、この一般のMOSトランジスタと同一のプロ
セスで形成できるものであり、これを第3図に従って説
明する。
第3図(A)〜(M)は、標準ポリシリコンゲートCM
OSプロセスにより一般のNチャンネルMOSトランジ
スタ、PチャンネルMOSトランジスタ及び当該実施例
に係る高耐圧NチャンネルMOSトランジスタを形成す
るプロセスフローチャートを示す。
OSプロセスにより一般のNチャンネルMOSトランジ
スタ、PチャンネルMOSトランジスタ及び当該実施例
に係る高耐圧NチャンネルMOSトランジスタを形成す
るプロセスフローチャートを示す。
以下、同図(A)〜(M)に従って各プロセスを説明す
る。
る。
(A)N基板1の全表面に、PチャンネルMOSトラン
ジスタの閾値電圧を調整するために、1012個/C■
2オーダのリンのイオン注入を行う。
ジスタの閾値電圧を調整するために、1012個/C■
2オーダのリンのイオン注入を行う。
(B)Pつ“″38形成するゞめゞ・所定0表
J面部分に1013個/ ca+2以下のボロンのイオ
ン注入を行う。
J面部分に1013個/ ca+2以下のボロンのイオ
ン注入を行う。
(C)上記(A)、(B)プロセスでイオン注入したリ
ン、ボロンのドライブインを行いPウェル3を形成する
。同時に、薄い酸化膜33を全表面に形成する。
ン、ボロンのドライブインを行いPウェル3を形成する
。同時に、薄い酸化膜33を全表面に形成する。
(D)前記酸化膜33上に5i3Nn膜35をCVD法
で成長させた後、厚肉酸化膜13を形成すべき部分の3
i3N4膜を除去する。
で成長させた後、厚肉酸化膜13を形成すべき部分の3
i3N4膜を除去する。
(ε)Si3N4膜35を除去した部分のうちPウェル
3の寄生Nチャンネルストップ領域15を形成すべき部
分15′に、10” fil/ce2 を−ダのボロン
のイオンを注入して表面濃度を上げる。
3の寄生Nチャンネルストップ領域15を形成すべき部
分15′に、10” fil/ce2 を−ダのボロン
のイオンを注入して表面濃度を上げる。
(F)Si3N4膜を除去した部分のうちN基板1の寄
生Pチャンネルストップ領域17及び高耐圧MOSトラ
ンジスタのドリフト領域19を形成すべき部分17’、
19’に、1012個/cm2オーダのリンのイオン注
入を行ない表面濃度を上げる。
生Pチャンネルストップ領域17及び高耐圧MOSトラ
ンジスタのドリフト領域19を形成すべき部分17’、
19’に、1012個/cm2オーダのリンのイオン注
入を行ない表面濃度を上げる。
(G)Si 3N4 Illをマスクとして、LOCO
8法で酸化を行ない厚肉酸化膜13を形成する。
8法で酸化を行ない厚肉酸化膜13を形成する。
同時に、上記(E)、(F)プロセスでイオン注入した
ボロン、リンの拡散を行い、厚肉酸化1!13下に寄生
Nチャンネルストップ領域15、寄生Pチャンネルスト
ップ領域17及び高耐圧MOSトランジスタのドリフト
領域19を形成する。
ボロン、リンの拡散を行い、厚肉酸化1!13下に寄生
Nチャンネルストップ領域15、寄生Pチャンネルスト
ップ領域17及び高耐圧MOSトランジスタのドリフト
領域19を形成する。
(H)SisNn膜35及膜上5下の酸化膜33を除去
した後、ゲート酸化膜9を形成する。
した後、ゲート酸化膜9を形成する。
(1)ゲート酸化膜9上にポリシリコンをCVD法で成
長させた後、バターニングして一般のMOSトランジス
タのゲート電極111及び高耐圧MOSトランジスタの
ゲート電極11を形成する。
長させた後、バターニングして一般のMOSトランジス
タのゲート電極111及び高耐圧MOSトランジスタの
ゲート電極11を形成する。
(J)NチャンネルMOSトランジスタのPウェルコン
タクト領域27及びPチャンネルMOSトランジスタの
ソース領域37.ドレイン領域39を夫々形成すべき部
分27’ 、37’ 、39’に高濃度のボロンのデポ
ジションをBBr3又はイオン注入を用いて行う。
タクト領域27及びPチャンネルMOSトランジスタの
ソース領域37.ドレイン領域39を夫々形成すべき部
分27’ 、37’ 、39’に高濃度のボロンのデポ
ジションをBBr3又はイオン注入を用いて行う。
(K)NチャンネルMOSトランジスタのソース領域5
、ドレイン領域7及びPチャンネルMOSトランジスタ
のN基板コンタクト領域41を夫々形成すべき部分5’
、7’ 、41’に、高濃度のリンのデポジションを
POCl3又はイオン注入を用いて行う。
、ドレイン領域7及びPチャンネルMOSトランジスタ
のN基板コンタクト領域41を夫々形成すべき部分5’
、7’ 、41’に、高濃度のリンのデポジションを
POCl3又はイオン注入を用いて行う。
(L)中間絶縁膜23をCVD法で成長させた後、上記
LJ)、(K)プロセスでデポジションした高濃度のボ
ロン、リンのドライブインを行い、NチャンネルMOS
トランジスタのソース領域5、ドレイン領域7、Pウェ
ルコンタクト領域27及びPチャンネルMOSトランジ
スタのソース領域37、ドレイン領域39、N基板コン
タクト領域41を形成する。更に、エツチングを行いコ
ンタクト穴43を形成する。
LJ)、(K)プロセスでデポジションした高濃度のボ
ロン、リンのドライブインを行い、NチャンネルMOS
トランジスタのソース領域5、ドレイン領域7、Pウェ
ルコンタクト領域27及びPチャンネルMOSトランジ
スタのソース領域37、ドレイン領域39、N基板コン
タクト領域41を形成する。更に、エツチングを行いコ
ンタクト穴43を形成する。
(M)Aiの蒸着及びパターニングを行い、Nチャンネ
ル及びPチャンネルMOSトランジスタ夫々のソース電
極25.45、ドレイン電極29゜47を形成する。最
後に最終パッシベーション膜31を形成する。
ル及びPチャンネルMOSトランジスタ夫々のソース電
極25.45、ドレイン電極29゜47を形成する。最
後に最終パッシベーション膜31を形成する。
このように、通常のCMOSプロセスに何ら新しいプロ
セスを付加したり、プロセス条件を変更したりすること
なく、図面向って左から順に一般のNチャンネルMOS
トランジスタ、PチャンネルMOSトランジスタ及び高
耐圧NチャンネルMOSトランジスタが同時に形成され
る。
セスを付加したり、プロセス条件を変更したりすること
なく、図面向って左から順に一般のNチャンネルMOS
トランジスタ、PチャンネルMOSトランジスタ及び高
耐圧NチャンネルMOSトランジスタが同時に形成され
る。
次に、このようにして形成された高耐圧NチャンネルM
OSトランジスタの耐圧について説明する。
OSトランジスタの耐圧について説明する。
当該高耐圧MO8)−ランジスタは、第1図に示すよう
に、ドレイン領域7のわん曲部7bはドリフト領域19
に接合し、ドレイン領域7の平面部7aのみがPウェル
3に接合している。従って、この高耐圧MOSトランジ
スタの耐圧は、ドレイン領域7の平面部7bとPウェル
3間のn−p接合平面部49、ドリフト領域19の平面
部19aとPウェル3間n−p接合平面部51a、又は
ドリフト領域19のわん曲部19bとPウェル3間のn
−p接合わん曲部51bの各ブレークダウン電圧で定ま
る。
に、ドレイン領域7のわん曲部7bはドリフト領域19
に接合し、ドレイン領域7の平面部7aのみがPウェル
3に接合している。従って、この高耐圧MOSトランジ
スタの耐圧は、ドレイン領域7の平面部7bとPウェル
3間のn−p接合平面部49、ドリフト領域19の平面
部19aとPウェル3間n−p接合平面部51a、又は
ドリフト領域19のわん曲部19bとPウェル3間のn
−p接合わん曲部51bの各ブレークダウン電圧で定ま
る。
ここで、Pウェル3のP不純物濃度は前述した J
ようにlX10’6/cm3であり、ドリフト領域19
のn −不純物濃度及び拡散深さは夫々2〜3X101
6 /c+e3 、1μ霧程度である。従って、ドリフ
ト領域19とPウェル3とのn−p接合51a、51b
は傾斜接合であり、その平面部51aとわん曲部51b
のいずれもブレークダウン電圧は約70V以上となる。
ようにlX10’6/cm3であり、ドリフト領域19
のn −不純物濃度及び拡散深さは夫々2〜3X101
6 /c+e3 、1μ霧程度である。従って、ドリフ
ト領域19とPウェル3とのn−p接合51a、51b
は傾斜接合であり、その平面部51aとわん曲部51b
のいずれもブレークダウン電圧は約70V以上となる。
また、ドレイン領域7平面部7aとPウェル3間のn−
p接合平面部49aのブレークダウン電圧は前述したよ
うに約70vである。
p接合平面部49aのブレークダウン電圧は前述したよ
うに約70vである。
よって、このMOSトランジスタの耐圧は約70vとな
る。即ち、一般の20数V耐圧のMOSトランジスタと
同一の形成プロセスで70V耐圧の高耐圧MOSトラン
ジスタを形成することができるのである。
る。即ち、一般の20数V耐圧のMOSトランジスタと
同一の形成プロセスで70V耐圧の高耐圧MOSトラン
ジスタを形成することができるのである。
尚、以上の説明はNチャンネルMOSトランジスタにつ
いてであったがPチャネルMOSトランジスタについて
も同様である。
いてであったがPチャネルMOSトランジスタについて
も同様である。
[発明の効果]
以上説明したように、この発明によれば、半導体基体表
層のドレイン領域周囲部分に厚肉の酸化膜を形成して前
記ドレイン領域を包囲し、前記酸化膜の基体側に前記ド
レイン領域と同じ導電型でしかも前記ドレイン領域より
は不純物濃度の低いドリフト領域を形成して前記ドレイ
ン領域のわん曲部に接合させ、前記ドレイン領域と前記
基体との間にわん曲する接合面が生じないようにしたこ
とにより、一般のMOSトランジスタと同一のプロセス
により形成できかつ一般のMOSトランジスタより耐圧
の高い横型MOSトランジスタを提°供することができ
る。
層のドレイン領域周囲部分に厚肉の酸化膜を形成して前
記ドレイン領域を包囲し、前記酸化膜の基体側に前記ド
レイン領域と同じ導電型でしかも前記ドレイン領域より
は不純物濃度の低いドリフト領域を形成して前記ドレイ
ン領域のわん曲部に接合させ、前記ドレイン領域と前記
基体との間にわん曲する接合面が生じないようにしたこ
とにより、一般のMOSトランジスタと同一のプロセス
により形成できかつ一般のMOSトランジスタより耐圧
の高い横型MOSトランジスタを提°供することができ
る。
第1図はこの発明の一実施例に係る高耐圧MOSトラン
ジスタの断面構造図、第2図は一般のMOSトランジス
タの断面構造図、第3図は前記高耐圧及び一般のMOS
トランジスタの形成プロセスのフローチャートを示す図
である。 1・・・N基盤 3・・・Pウェル 7・・・ドレイン領域 7a・・・ドレイン領域平面部 7b・・・ドレイン領域わん曲部 13・・・厚肉酸化膜 13a・・・厚肉酸化膜のドレイン領域包囲部分19・
・・ドリフト領域 49・・・n−p接合平面部 51a・・・n−p接合平面部 51b・・・n−p接合わん曲部 特許出願人 日産自動車株式会社 手続ンm正書(自発) 昭和60年2月13日 特許庁長官 志 賀 学 殿 2、発明の名称 MOSトランジスタ3、補正をす
る者 事件との関係 特許出願人 住所(居所) 神奈川県横浜市神奈用区宝町2番地氏名
(名称) (399)日産自動車株式会社代表者
石 原 俊 4、代理人 住 所 〒105東京都港区虎ノ門1丁目2番3
号虎ノ門第−ビル5階 電話 東京(504) 3075・3076・3077
番5、補正の対象 明細書全文 3.12,13.15頁の各所にある符号nの右肩に「
+」又は「−」の符号を付加したものである(全13ケ
所)。 7゜添付書類の目録 全文訂正の明細書
1通以上 明 細 書 1、発明の名称 MOSトランジスタ 2、特許請求の範囲 半導体基体の表層にドレイン領域を有する横型MOSト
ランジスタにおいて、前記基体表層の前記ドレイン領域
周囲部分に厚肉の酸化膜を形成して前記ドレイン領域を
包囲し、前記酸化膜の基体側に前記ドレイン領域と同じ
導電型でしかも前記ドレイン領域よりは不純物濃度の低
いドリフト領域を形成して前記ドレイン領域のわん曲部
に接合させ、前記ドレイン領域と前記基体□との接合面
にわん曲面が生じないようにしたことを特徴とするMO
Sトランジスタ。 3、発明の詳細な説明 [発明の技術分野] この発明は、高耐圧の横型MOSトランジスタに関する
。 一例を第2図に示す。 当該例はCMOSプロセスで形成されたNチャンネルM
OSトランジスタであり、Pウェル3の表層にソース領
域5とドレイン領域7が形成され、ゲート電極111に
電圧を印加するとゲート酸化膜9下にチャンネル領域2
1が形成されてソース領域5とドレイン領域7とが導通
するようになっている。また、N基板1及びPウェル3
の表層にLOCO8法により形成された厚肉酸化膜13
が上記MOSトランジスタの周囲を包囲しており、該厚
肉酸化膜13下側に寄生チャンネルの生成を防ぐために
Pウェル3及びN基板1の表面濃度を高めた寄生Nチャ
ンネルストップ領域15と寄生Pチャンネルストップ領
域17とが形成されている。 このようにして形成されたMOSトランジスタの耐圧は
、ドレイン領域7の平面部7aとPウェル3間のn−p
接合平面部49a1ドレイン領域bと寄生Nチャンネル
ストップ領域19間のn−p接合53のブレークダウン
電圧で決まる。 ここで、通常の場合、ドレイン領域7のn中不純物濃度
は約1x10”/c+e3以下で拡散深さは約1μmで
あり、Pウェル3Pの不純物濃度は約1X10’6/c
+e3以下であり、また、寄生Nチャンネルストップ領
域19のP不純物濃度は約2〜3X 10” /ca3
である。 すなわち、ドレイン領域7とPウェル3間のn+−p接
合49a 149bは階段接合で近以でき、その平面部
49aではブレークダウン電圧は70■程度となるが、
そのわん曲部49bでは電荷集中による電界強度の増加
の影響でブレークダウン電圧は25〜30V程度となる
。また、ゲート電極111側ではゲート電極111から
の電界やゲート酸化膜9中の固定イオン等の電界の影響
も受けるため、上記値よりも更に若干低いブレークダウ
ン電圧となる。また、ドレイン領域7のわん曲Fan“
午p接合53は、電荷集中の影響を受けるとと・−1,
Ll もに寄生Nチャンネルストップ領域15の不純物濃度が
Pウェル3より高いために、そのブレークダウン電圧は
20〜25V程度となる。従って、通常のCMOSプロ
セスで形成されたMOS)−ランジスタの耐圧は、ドレ
イン接合のわん曲部49b、53のブレークダウン電圧
によって定まり、20〜25Vという低い値になってし
まい、高耐圧にすることが困難である。 そこで、従来は、例えば“INTERNATIONAL
ELECTION DEVICE MEETI
NG”1982年発行の“IEDM”77頁〜82頁記
載の“INTEGRATED HIGHAND L
OW VOLTAGE 0MO8TECHNOLO
GY”に掲載されているように、ゲート電極をドレイン
領域から離してオフセットゲート構造にし、ドレイン領
域からゲート電極直下までのオフセット部分にイオンを
軽く Jドープしてドリフト領域を形成するこ
とによって、しかし、この従来方法ではドリフト領域形
成のためのイオン注入工程が必要となりプロセスが複雑
になるという問題があった。 [目的] この発明は、上記に着目してなされたもので、一般のM
OSトランジスタ形成プロセスに何ら新しいプロセスを
付加することなく形成できる高耐圧の横型MOSトラン
ジスタを提供することを目的とする。 [構成] 上記目的を達成するため、この発明は、半導体基体の表
層にドレイン領域を有する横型MOSトランジスタにお
いて、前記基体表層の前記ドレイン領域周囲部分に厚肉
の酸化膜を形成して前記ドレイン領域を包囲し、前記酸
化膜の基体側に前記ドレイン領域と同じ導電型でしかも
前記ドレイン領域よりは不純物濃度の低いドリフト領域
を形成して前記ドレイン領域のわん曲部に接合させ、前
[実施例] 以下、図面を用いてこの発明を説明する。 第1図は、この発明の一実施例に係る高耐圧MOSトラ
ンジスタの構造を示す断面構造図である。 同図はN基板1中に形成されたPウェル3の表層に、ソ
ース領域5とドレイン領域7とが形成され、該ソース領
域5とドレイン領域7との間にはPウェル3に薄いゲー
ト酸化膜9を介してポリシリコンのゲート電極11が形
成されている。 また、N基盤1及びPウェル3の表層にLOCoS法に
より形成した厚肉の酸化11113がこのMOSトラン
ジスタの周囲を包囲しており、該厚肉酸化膜13の下側
に寄生Nチャンネルストップ領域15、寄生Pチャンネ
ルストップ領域17が形成されて素子間分離が図られれ
ている。また、前記厚肉酸化!l113の一部分13a
はドレイン領域7の周囲をも包囲している。この厚肉酸
化膜13のドレイン領域7包囲部分13aの下側には、
ド9はドレイン領域7のわん曲部7aに接合するととも
に、ゲート酸化膜9下のチャンネル領域21に接続する
ように形成されている。また、この厚肉酸化膜13のド
レイン領域7包囲部分13aのゲート電極11側部分の
上にはゲート電極11の一部分がかかつている。 このような構成により、ゲート電極11に電圧を印加す
ればゲート酸化膜9下にチャンネル領域21が形成され
、電流はドレイン領域7からドリフト領域19、チャン
ネル領域21を通ってソース領域5へ流れるようになっ
ている。 なお、一般のMOSトランジスタと同様、ゲート電極1
1及び厚肉酸化1113の表面は中間絶縁膜23で覆わ
れ、その上にAi蒸着されたソース電極25がソース領
域5とPウェルコンタクト領域27とに接続され、同じ
くAfL蒸着されたドレイン電極29がドレイン領域7
に接続されている。 また、この高耐圧MOSトランジスタ全体の外表この高
耐圧MOSトランジスタは、上記のように構造的には第
2図に示した一般のMOSトランジスタとは異っている
が、この一般のMOSトランジスタと同一のプロセスで
形成できるものであり、これを第3図に従って説明する
。 第3図(A)〜(M)は、標準ポリシリコンゲートCM
OSプロセスにより一般のNチャンネルMOSトランジ
スタ、PチャンネルMOSトランジスタ及び当該実施例
に係る高耐圧NチャンネルMOSトランジスタを形成す
るプロセスフローチャートを示す。 以下、同図(A)〜(M)に従って各プロセスを説明す
る。 (A)N基板1の全表面に、PチャンネルMOSトラン
ジスタの閾値電圧を調整するために、1012個/ c
m2オーダのリンのイオン注入を行う。 (B)Pウェル3を形成するために、所定の表面部分に
1013個/ cs2以下のボロンのイオン大したリン
、ボロンのドライブインを行いPウェル3を形成する。 同時に、薄い酸化膜33を全表面に形成する。 (D)前記酸化膜33上にSi3N4膜35をCVD法
で成長させた後、厚肉酸化膜13を形成すべき部分の5
t3N4膜を除去する。 (E)Sf 3 N41135を除去した部分のうちP
ウェル3の寄生Nチャンネルストップ領域15を形成す
べき部分15′に、1013個/c−2オーダのボロン
のイオンを注入して表面濃度を上げる。 (F)Si 3 N4躾を除去した部分のうちN基板1
の寄生Pチャンネルストップ領域17及び高耐圧MOS
トランジスタのドリフト領域19を形成すべき部分17
’、19’ に、1012個/C12オーダのリンのイ
オン注入を行ない表面濃度を上げる。 (G)Si s N4躾をマスクとして、LOCO大し
たボロン、リンの拡散を行い、厚肉酸化膜13下に寄生
Nチャンネルストップ領域15、寄生Pチャンネルスト
ップ領域17及び高耐圧MOSトランジスタのドリフト
領域19を形成する。 (H)Si 3 N4膜35及びその下の酸化1133
を除去した後、ゲート酸化膜9を形成する。 (1)ゲート酸化膜9上にポリシリコンをCVD法で成
長させた後、パターニングして一般のMOSトランジス
タのゲート電極111及び高耐圧MOSトランジスタの
ゲート電極11を形成する。 (J)NチャンネルMOSトランジスタのPウェルコン
タクト領域27及びPチャンネルMOSトランジスタの
ソース領域37.ドレイン領域39を夫々形成すべき部
分27’ 、37’ 、39’に高濃度のボロンのデポ
ジションをBBr3又はイオン注入を用いて行う。 (K)NチャンネルMOSトランジスタのソース領域5
、ドレイン領域7及びPチャンネル領域り、〃成すべき
部分5’ 、7’ 、41’ に、高湿度のリンのデポ
ジションをPOCl:+又はイオン注入を用いて行う。 (L)中間絶縁1123をCVD法で成長させた後、上
記(J)、(K)プロセスでデポジションした高濃度の
ボロン、リンのドライブインを行い、NチャンネルMO
5トランジスタのソース領域5、ドレイン領域7、Pウ
ェルコンタクト領域27及びPチャンネルMOSトラン
ジスタのソース領域37、ドレイン領域39、N基板コ
ンタクト領域41を形成する。更に、エツチングを行い
コンタクト穴43を形成する。 (M)Aiの蒸着及びバターニングを行い、Nチャンネ
ル及びPチャンネルMOSトランジスタ夫々のソース電
極25,45、ドレイン電極29゜47を形成する。最
後に最終パッシベーション膜31を形成する。 このように、通常のCMOSプロセスに何ら新しいプロ
セスを付加したり、プロセス条件を変更ルMOSトラン
ジスタ及び高耐圧NチャンネルMOSトランジスタが同
時に形成される。 次に、このようにして形成された高耐圧NチャンネルM
OSトランジスタの耐圧について説明する。 当該高耐圧MOSトランジスタは、第1図に示すように
、ドレイン領域7のわん曲部7bはドリフト領域19に
接合し、ドレイン領域7の平面部7aのみがPウェル3
に接合している。従って、この高耐圧MOSトランジス
タの耐圧は、ドレイン領域7の平面部7bとPウェル3
間のn−p接合平面部49、ドリフト領域19の平面部
19aとPウェル3間n−p接合平面部51a1又はド
リフト領域19のわん曲部19bとPウェル3間のn−
p接合わん曲部51bの各ブレークダウン電圧で定まる
。 ここで、Pウェル3のP不純物濃度は前述した
JようにlX10”/c+e3であり、ドリフト領域
19のn −不純物濃度及び拡散深さは夫々2〜3XI
O” /cm3 、1μ−程度である。従って、ドリフ
ト領域19とPウェル3とのn″″−p接合51a、5
1bは傾斜接合であり、その平面部51aとわん曲部5
1bのいずれもブレークダウン電圧は約70V以上とな
る。また、ドレイン領域7平面部7aとPウェル3間の
n−p接合平面部49aのブレークダウン電圧は前述し
たように約70vである。 よって、このMOSトランジスタの耐圧は約70vとな
る。即ち、一般の20数V耐圧のMOSトランジスタと
同一の形成プロセスで70V耐圧の高耐圧MOSトラン
ジスタを形成することができるのである。 尚、以上の説明はNチャンネルMOSトランジスタにつ
いてであったがPチャネルMOSトランジスタについて
も同様である。 [発明の効果] 以上説明したように、この発明によれば、半導体基体表
層のドレイン領域周囲部分に厚肉の酸化膜を形成して前
記トレイン領域を包囲し、前記酸化膜の基体側に前記ド
レイン領域と同じ導電型でしかも前記ドレイン領域より
は不純物濃度の低いドリフト領域を形成して前記ドレイ
ン領域のわん曲部に接合させ、前記ドレイン領域と前記
基体との間にわん曲する接合面が生じないようにしたこ
とにより、一般のMOSトランジスタと同一のプロセス
により形成できかつ一般のMOSトランジスタより耐圧
の高い横型MOSトランジスタを提供することができる
。 4、図面の簡単な説明 第1図はこの発明の一実施例に係る高耐圧MOSトラン
ジスタの断面構造図、第2図は一般のMOSトランジス
タの断面構造図、第3図は前記高耐圧及び一般のMOS
トランジスタの形成プロセスのフローチャートを示す図
である。 1・・・N基盤 3・・・Pウェル 7・・・ドレイン領域 7a・・・ドレイン領域平面部 7b・・・ドレイン領域わん曲部 13・・・厚肉酸化膜 13a・・・厚肉酸化膜のドレイン領域包囲部分19・
・・ドリフト領域 49・・・n−p接合平面部
ジスタの断面構造図、第2図は一般のMOSトランジス
タの断面構造図、第3図は前記高耐圧及び一般のMOS
トランジスタの形成プロセスのフローチャートを示す図
である。 1・・・N基盤 3・・・Pウェル 7・・・ドレイン領域 7a・・・ドレイン領域平面部 7b・・・ドレイン領域わん曲部 13・・・厚肉酸化膜 13a・・・厚肉酸化膜のドレイン領域包囲部分19・
・・ドリフト領域 49・・・n−p接合平面部 51a・・・n−p接合平面部 51b・・・n−p接合わん曲部 特許出願人 日産自動車株式会社 手続ンm正書(自発) 昭和60年2月13日 特許庁長官 志 賀 学 殿 2、発明の名称 MOSトランジスタ3、補正をす
る者 事件との関係 特許出願人 住所(居所) 神奈川県横浜市神奈用区宝町2番地氏名
(名称) (399)日産自動車株式会社代表者
石 原 俊 4、代理人 住 所 〒105東京都港区虎ノ門1丁目2番3
号虎ノ門第−ビル5階 電話 東京(504) 3075・3076・3077
番5、補正の対象 明細書全文 3.12,13.15頁の各所にある符号nの右肩に「
+」又は「−」の符号を付加したものである(全13ケ
所)。 7゜添付書類の目録 全文訂正の明細書
1通以上 明 細 書 1、発明の名称 MOSトランジスタ 2、特許請求の範囲 半導体基体の表層にドレイン領域を有する横型MOSト
ランジスタにおいて、前記基体表層の前記ドレイン領域
周囲部分に厚肉の酸化膜を形成して前記ドレイン領域を
包囲し、前記酸化膜の基体側に前記ドレイン領域と同じ
導電型でしかも前記ドレイン領域よりは不純物濃度の低
いドリフト領域を形成して前記ドレイン領域のわん曲部
に接合させ、前記ドレイン領域と前記基体□との接合面
にわん曲面が生じないようにしたことを特徴とするMO
Sトランジスタ。 3、発明の詳細な説明 [発明の技術分野] この発明は、高耐圧の横型MOSトランジスタに関する
。 一例を第2図に示す。 当該例はCMOSプロセスで形成されたNチャンネルM
OSトランジスタであり、Pウェル3の表層にソース領
域5とドレイン領域7が形成され、ゲート電極111に
電圧を印加するとゲート酸化膜9下にチャンネル領域2
1が形成されてソース領域5とドレイン領域7とが導通
するようになっている。また、N基板1及びPウェル3
の表層にLOCO8法により形成された厚肉酸化膜13
が上記MOSトランジスタの周囲を包囲しており、該厚
肉酸化膜13下側に寄生チャンネルの生成を防ぐために
Pウェル3及びN基板1の表面濃度を高めた寄生Nチャ
ンネルストップ領域15と寄生Pチャンネルストップ領
域17とが形成されている。 このようにして形成されたMOSトランジスタの耐圧は
、ドレイン領域7の平面部7aとPウェル3間のn−p
接合平面部49a1ドレイン領域bと寄生Nチャンネル
ストップ領域19間のn−p接合53のブレークダウン
電圧で決まる。 ここで、通常の場合、ドレイン領域7のn中不純物濃度
は約1x10”/c+e3以下で拡散深さは約1μmで
あり、Pウェル3Pの不純物濃度は約1X10’6/c
+e3以下であり、また、寄生Nチャンネルストップ領
域19のP不純物濃度は約2〜3X 10” /ca3
である。 すなわち、ドレイン領域7とPウェル3間のn+−p接
合49a 149bは階段接合で近以でき、その平面部
49aではブレークダウン電圧は70■程度となるが、
そのわん曲部49bでは電荷集中による電界強度の増加
の影響でブレークダウン電圧は25〜30V程度となる
。また、ゲート電極111側ではゲート電極111から
の電界やゲート酸化膜9中の固定イオン等の電界の影響
も受けるため、上記値よりも更に若干低いブレークダウ
ン電圧となる。また、ドレイン領域7のわん曲Fan“
午p接合53は、電荷集中の影響を受けるとと・−1,
Ll もに寄生Nチャンネルストップ領域15の不純物濃度が
Pウェル3より高いために、そのブレークダウン電圧は
20〜25V程度となる。従って、通常のCMOSプロ
セスで形成されたMOS)−ランジスタの耐圧は、ドレ
イン接合のわん曲部49b、53のブレークダウン電圧
によって定まり、20〜25Vという低い値になってし
まい、高耐圧にすることが困難である。 そこで、従来は、例えば“INTERNATIONAL
ELECTION DEVICE MEETI
NG”1982年発行の“IEDM”77頁〜82頁記
載の“INTEGRATED HIGHAND L
OW VOLTAGE 0MO8TECHNOLO
GY”に掲載されているように、ゲート電極をドレイン
領域から離してオフセットゲート構造にし、ドレイン領
域からゲート電極直下までのオフセット部分にイオンを
軽く Jドープしてドリフト領域を形成するこ
とによって、しかし、この従来方法ではドリフト領域形
成のためのイオン注入工程が必要となりプロセスが複雑
になるという問題があった。 [目的] この発明は、上記に着目してなされたもので、一般のM
OSトランジスタ形成プロセスに何ら新しいプロセスを
付加することなく形成できる高耐圧の横型MOSトラン
ジスタを提供することを目的とする。 [構成] 上記目的を達成するため、この発明は、半導体基体の表
層にドレイン領域を有する横型MOSトランジスタにお
いて、前記基体表層の前記ドレイン領域周囲部分に厚肉
の酸化膜を形成して前記ドレイン領域を包囲し、前記酸
化膜の基体側に前記ドレイン領域と同じ導電型でしかも
前記ドレイン領域よりは不純物濃度の低いドリフト領域
を形成して前記ドレイン領域のわん曲部に接合させ、前
[実施例] 以下、図面を用いてこの発明を説明する。 第1図は、この発明の一実施例に係る高耐圧MOSトラ
ンジスタの構造を示す断面構造図である。 同図はN基板1中に形成されたPウェル3の表層に、ソ
ース領域5とドレイン領域7とが形成され、該ソース領
域5とドレイン領域7との間にはPウェル3に薄いゲー
ト酸化膜9を介してポリシリコンのゲート電極11が形
成されている。 また、N基盤1及びPウェル3の表層にLOCoS法に
より形成した厚肉の酸化11113がこのMOSトラン
ジスタの周囲を包囲しており、該厚肉酸化膜13の下側
に寄生Nチャンネルストップ領域15、寄生Pチャンネ
ルストップ領域17が形成されて素子間分離が図られれ
ている。また、前記厚肉酸化!l113の一部分13a
はドレイン領域7の周囲をも包囲している。この厚肉酸
化膜13のドレイン領域7包囲部分13aの下側には、
ド9はドレイン領域7のわん曲部7aに接合するととも
に、ゲート酸化膜9下のチャンネル領域21に接続する
ように形成されている。また、この厚肉酸化膜13のド
レイン領域7包囲部分13aのゲート電極11側部分の
上にはゲート電極11の一部分がかかつている。 このような構成により、ゲート電極11に電圧を印加す
ればゲート酸化膜9下にチャンネル領域21が形成され
、電流はドレイン領域7からドリフト領域19、チャン
ネル領域21を通ってソース領域5へ流れるようになっ
ている。 なお、一般のMOSトランジスタと同様、ゲート電極1
1及び厚肉酸化1113の表面は中間絶縁膜23で覆わ
れ、その上にAi蒸着されたソース電極25がソース領
域5とPウェルコンタクト領域27とに接続され、同じ
くAfL蒸着されたドレイン電極29がドレイン領域7
に接続されている。 また、この高耐圧MOSトランジスタ全体の外表この高
耐圧MOSトランジスタは、上記のように構造的には第
2図に示した一般のMOSトランジスタとは異っている
が、この一般のMOSトランジスタと同一のプロセスで
形成できるものであり、これを第3図に従って説明する
。 第3図(A)〜(M)は、標準ポリシリコンゲートCM
OSプロセスにより一般のNチャンネルMOSトランジ
スタ、PチャンネルMOSトランジスタ及び当該実施例
に係る高耐圧NチャンネルMOSトランジスタを形成す
るプロセスフローチャートを示す。 以下、同図(A)〜(M)に従って各プロセスを説明す
る。 (A)N基板1の全表面に、PチャンネルMOSトラン
ジスタの閾値電圧を調整するために、1012個/ c
m2オーダのリンのイオン注入を行う。 (B)Pウェル3を形成するために、所定の表面部分に
1013個/ cs2以下のボロンのイオン大したリン
、ボロンのドライブインを行いPウェル3を形成する。 同時に、薄い酸化膜33を全表面に形成する。 (D)前記酸化膜33上にSi3N4膜35をCVD法
で成長させた後、厚肉酸化膜13を形成すべき部分の5
t3N4膜を除去する。 (E)Sf 3 N41135を除去した部分のうちP
ウェル3の寄生Nチャンネルストップ領域15を形成す
べき部分15′に、1013個/c−2オーダのボロン
のイオンを注入して表面濃度を上げる。 (F)Si 3 N4躾を除去した部分のうちN基板1
の寄生Pチャンネルストップ領域17及び高耐圧MOS
トランジスタのドリフト領域19を形成すべき部分17
’、19’ に、1012個/C12オーダのリンのイ
オン注入を行ない表面濃度を上げる。 (G)Si s N4躾をマスクとして、LOCO大し
たボロン、リンの拡散を行い、厚肉酸化膜13下に寄生
Nチャンネルストップ領域15、寄生Pチャンネルスト
ップ領域17及び高耐圧MOSトランジスタのドリフト
領域19を形成する。 (H)Si 3 N4膜35及びその下の酸化1133
を除去した後、ゲート酸化膜9を形成する。 (1)ゲート酸化膜9上にポリシリコンをCVD法で成
長させた後、パターニングして一般のMOSトランジス
タのゲート電極111及び高耐圧MOSトランジスタの
ゲート電極11を形成する。 (J)NチャンネルMOSトランジスタのPウェルコン
タクト領域27及びPチャンネルMOSトランジスタの
ソース領域37.ドレイン領域39を夫々形成すべき部
分27’ 、37’ 、39’に高濃度のボロンのデポ
ジションをBBr3又はイオン注入を用いて行う。 (K)NチャンネルMOSトランジスタのソース領域5
、ドレイン領域7及びPチャンネル領域り、〃成すべき
部分5’ 、7’ 、41’ に、高湿度のリンのデポ
ジションをPOCl:+又はイオン注入を用いて行う。 (L)中間絶縁1123をCVD法で成長させた後、上
記(J)、(K)プロセスでデポジションした高濃度の
ボロン、リンのドライブインを行い、NチャンネルMO
5トランジスタのソース領域5、ドレイン領域7、Pウ
ェルコンタクト領域27及びPチャンネルMOSトラン
ジスタのソース領域37、ドレイン領域39、N基板コ
ンタクト領域41を形成する。更に、エツチングを行い
コンタクト穴43を形成する。 (M)Aiの蒸着及びバターニングを行い、Nチャンネ
ル及びPチャンネルMOSトランジスタ夫々のソース電
極25,45、ドレイン電極29゜47を形成する。最
後に最終パッシベーション膜31を形成する。 このように、通常のCMOSプロセスに何ら新しいプロ
セスを付加したり、プロセス条件を変更ルMOSトラン
ジスタ及び高耐圧NチャンネルMOSトランジスタが同
時に形成される。 次に、このようにして形成された高耐圧NチャンネルM
OSトランジスタの耐圧について説明する。 当該高耐圧MOSトランジスタは、第1図に示すように
、ドレイン領域7のわん曲部7bはドリフト領域19に
接合し、ドレイン領域7の平面部7aのみがPウェル3
に接合している。従って、この高耐圧MOSトランジス
タの耐圧は、ドレイン領域7の平面部7bとPウェル3
間のn−p接合平面部49、ドリフト領域19の平面部
19aとPウェル3間n−p接合平面部51a1又はド
リフト領域19のわん曲部19bとPウェル3間のn−
p接合わん曲部51bの各ブレークダウン電圧で定まる
。 ここで、Pウェル3のP不純物濃度は前述した
JようにlX10”/c+e3であり、ドリフト領域
19のn −不純物濃度及び拡散深さは夫々2〜3XI
O” /cm3 、1μ−程度である。従って、ドリフ
ト領域19とPウェル3とのn″″−p接合51a、5
1bは傾斜接合であり、その平面部51aとわん曲部5
1bのいずれもブレークダウン電圧は約70V以上とな
る。また、ドレイン領域7平面部7aとPウェル3間の
n−p接合平面部49aのブレークダウン電圧は前述し
たように約70vである。 よって、このMOSトランジスタの耐圧は約70vとな
る。即ち、一般の20数V耐圧のMOSトランジスタと
同一の形成プロセスで70V耐圧の高耐圧MOSトラン
ジスタを形成することができるのである。 尚、以上の説明はNチャンネルMOSトランジスタにつ
いてであったがPチャネルMOSトランジスタについて
も同様である。 [発明の効果] 以上説明したように、この発明によれば、半導体基体表
層のドレイン領域周囲部分に厚肉の酸化膜を形成して前
記トレイン領域を包囲し、前記酸化膜の基体側に前記ド
レイン領域と同じ導電型でしかも前記ドレイン領域より
は不純物濃度の低いドリフト領域を形成して前記ドレイ
ン領域のわん曲部に接合させ、前記ドレイン領域と前記
基体との間にわん曲する接合面が生じないようにしたこ
とにより、一般のMOSトランジスタと同一のプロセス
により形成できかつ一般のMOSトランジスタより耐圧
の高い横型MOSトランジスタを提供することができる
。 4、図面の簡単な説明 第1図はこの発明の一実施例に係る高耐圧MOSトラン
ジスタの断面構造図、第2図は一般のMOSトランジス
タの断面構造図、第3図は前記高耐圧及び一般のMOS
トランジスタの形成プロセスのフローチャートを示す図
である。 1・・・N基盤 3・・・Pウェル 7・・・ドレイン領域 7a・・・ドレイン領域平面部 7b・・・ドレイン領域わん曲部 13・・・厚肉酸化膜 13a・・・厚肉酸化膜のドレイン領域包囲部分19・
・・ドリフト領域 49・・・n−p接合平面部
Claims (1)
- 半導体基体の表層にドレイン領域を有する横型MOS
トランジスタにおいて、前記基体表層の前記ドレイン領
域周囲部分に厚肉の酸化膜を形成して前記ドレイン領域
を包囲し、前記酸化膜の基体側に前記ドレイン領域と同
じ導電型でしかも前記ドレイン領域よりは不純物濃度の
低いドリフト領域を形成して前記ドレイン領域のわん曲
部に接合させ、前記ドレイン領域と前記基体との接合面
にわん曲面が生じないようにしたことを特徴とするMO
Sトランジスタ。
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