JPH0357278A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
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- JPH0357278A JPH0357278A JP19348789A JP19348789A JPH0357278A JP H0357278 A JPH0357278 A JP H0357278A JP 19348789 A JP19348789 A JP 19348789A JP 19348789 A JP19348789 A JP 19348789A JP H0357278 A JPH0357278 A JP H0357278A
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はロジック回路や小信号回路と共存する高耐圧
パワーＩＣに関わる。
パワーＩＣに関わる。
この発明はＬＯＧＯＳ酸化を利用してドレインの高耐圧
化を図り、ソースに二重拡散を利用して短チャネル化を
図ったＭＩＳ型電界効果トランジスタである。
化を図り、ソースに二重拡散を利用して短チャネル化を
図ったＭＩＳ型電界効果トランジスタである。
集積度の向上に伴ない、ロジック演算処理部だけでなく
、出力バッファも含めて、モノリシツクＩＣで構成でき
るようになってきた。通常素子間分離に使われるＬＯＧ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）を用いた高耐圧トランジスタは、少な
いマスク構成で、上記用途【Ｃを実現できる。
、出力バッファも含めて、モノリシツクＩＣで構成でき
るようになってきた。通常素子間分離に使われるＬＯＧ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）を用いた高耐圧トランジスタは、少な
いマスク構成で、上記用途【Ｃを実現できる。
従来のＬＯＧＯＳ酸化を利用した高耐圧ＭＩＳ電界効果
トランジスタの断面図を第２図に示す。
トランジスタの断面図を第２図に示す。
ＬＯＧＯＳ酸化による分離絶縁膜８をゲート電極５の両
側に配置し、分離絶縁＠８に自己整合的に導入し、ソー
ス２、ドレイン領域３に低濃度不純物賄域が形成されて
いる。この低不純物濃度ドレイン領域３の存在により、
高電界によるチャネルキャリアのインパクトイオン化を
抑制し、さらに厚い分離絶縁膜によりゲート端の表面ブ
レークダウン耐圧を高めることが可能となった。しかし
ながら、この構造では、高耐圧化の不用なソース２まで
低濃度不純物濃度となってしまい、オン抵抗を増大させ
てしまうという欠点があった。一方、実効チャネル長は
活性領域の長さＬＧで決まる。
側に配置し、分離絶縁＠８に自己整合的に導入し、ソー
ス２、ドレイン領域３に低濃度不純物賄域が形成されて
いる。この低不純物濃度ドレイン領域３の存在により、
高電界によるチャネルキャリアのインパクトイオン化を
抑制し、さらに厚い分離絶縁膜によりゲート端の表面ブ
レークダウン耐圧を高めることが可能となった。しかし
ながら、この構造では、高耐圧化の不用なソース２まで
低濃度不純物濃度となってしまい、オン抵抗を増大させ
てしまうという欠点があった。一方、実効チャネル長は
活性領域の長さＬＧで決まる。
ＪＩＫさＬＧはＬ．ＯＣＯＳ酸化のバースビークがある
ことや、この構造ではソース、ドレインの接合深さが深
いためパンチスルーが起こりやすいなどの点から、分離
絶縁膜８の４〜５倍の長さを必要としていた。ちなみに
分離絶縁Ｍ１μｍの場合、ＬＧ−４〜５μｍ必要であっ
た。これらの欠点を改善する為、第３図に示すようにソ
ース２側だけ浅くて濃度の高い不純物領域をゲート電極
に自己整合的に形成したＭＩ Ｓ型電界トランジスタも
考案されている。この構造ではソース側に低不純物領域
はなく、オン抵抗は小さい。しかし、この場合ても、ト
レインを形戊するＬＯＧＯＳのフォｌ・マスクと、ゲー
ト７１ｍのフォトマスクのアライメントずれにより、実
効チャネル長が変化するという問題が新たに生ずる為、
量産ではＬＧ−３〜４μｍは必要であり、短くすること
は難しかった。
ことや、この構造ではソース、ドレインの接合深さが深
いためパンチスルーが起こりやすいなどの点から、分離
絶縁膜８の４〜５倍の長さを必要としていた。ちなみに
分離絶縁Ｍ１μｍの場合、ＬＧ−４〜５μｍ必要であっ
た。これらの欠点を改善する為、第３図に示すようにソ
ース２側だけ浅くて濃度の高い不純物領域をゲート電極
に自己整合的に形成したＭＩ Ｓ型電界トランジスタも
考案されている。この構造ではソース側に低不純物領域
はなく、オン抵抗は小さい。しかし、この場合ても、ト
レインを形戊するＬＯＧＯＳのフォｌ・マスクと、ゲー
ト７１ｍのフォトマスクのアライメントずれにより、実
効チャネル長が変化するという問題が新たに生ずる為、
量産ではＬＧ−３〜４μｍは必要であり、短くすること
は難しかった。
この発明は、分離絶縁膜を使ったドレインの高耐圧化を
保ちつつ、ソース抵抗の低減と、実効チャネル長の短縮
を同時に戊遂げる構造とその製造方法を提供するもので
ある。
保ちつつ、ソース抵抗の低減と、実効チャネル長の短縮
を同時に戊遂げる構造とその製造方法を提供するもので
ある。
本発明は、ＬＯＣＯＳ酸化を利用し、ドレインの高耐圧
化を図り、二重拡散を用いて、短チャネル化と、低オン
抵抗を実現した。
化を図り、二重拡散を用いて、短チャネル化と、低オン
抵抗を実現した。
ソース側に導入された基板と同じ導電型の高濃度不純物
領域により、チャネル長が決定される為、ゲート電極マ
スクとＬＯＧＯＳマスクのアライメントずれによる実効
チャネル長のバラツキからのがれることができる。従っ
て、短チャネル化が可能となりチャネルコンダクタンス
を高めることができる。またソース領域に低濃度不純物
領域が入らないためオン抵抗を約半分に低下することが
できる。
領域により、チャネル長が決定される為、ゲート電極マ
スクとＬＯＧＯＳマスクのアライメントずれによる実効
チャネル長のバラツキからのがれることができる。従っ
て、短チャネル化が可能となりチャネルコンダクタンス
を高めることができる。またソース領域に低濃度不純物
領域が入らないためオン抵抗を約半分に低下することが
できる。
第１図は本発明の高耐圧ＭＩＳ型電界効果トランジスタ
の実施例の断面図である。
の実施例の断面図である。
５Ｖ以下の低電圧駆動による高集積ロジック用ＭＯＳ｝
ランジスタと高電圧駆動出力用ＭＯＳトランジスタを同
一基板上に構戒するＩＣにおいて、比較的簡単に両トラ
ンジスタを形威する製造プロセスとして分離絶縁膜とそ
の下に自己整合的に低濃度不純物領域を導入する方法が
とられている。
ランジスタと高電圧駆動出力用ＭＯＳトランジスタを同
一基板上に構戒するＩＣにおいて、比較的簡単に両トラ
ンジスタを形威する製造プロセスとして分離絶縁膜とそ
の下に自己整合的に低濃度不純物領域を導入する方法が
とられている。
一方、最終段のレベルシフタやＣＭＯＳ型インバータあ
るいはオーブンドレインなどの出力回路において、ソー
スは基板やウエルの電位と同電位で使用する場合がほと
んどである。従ってソースの耐圧は、シリーズ接続やト
ランスファゲートとして使用する場合を除いて高耐圧化
する必要はない。
るいはオーブンドレインなどの出力回路において、ソー
スは基板やウエルの電位と同電位で使用する場合がほと
んどである。従ってソースの耐圧は、シリーズ接続やト
ランスファゲートとして使用する場合を除いて高耐圧化
する必要はない。
ソース側にドレイン側の様な低不純物領域を用いなけれ
ば、トランジスタのサイズは小さくなるし、オン抵抗も
約１／２程度に低下できる。第１図は、この目的で、し
かも、マスクズレによる実効チャネル長のバラッキのほ
とんどないＭＩＳ型電界効果トランジスタの断面図であ
る。ドレインは分離絶縁膜８を用いた低濃度不純物領域
３により、インパクトイオン化の起こりにくい構造とな
っている。さらに、低濃度不純物領域３とゲート電極５
の端では絶縁膜の厚さが除々に厚くなっているのでゲー
トＯＦＦ時の表面ブレークダウンも起こりにくくなって
いる。ソース側は、ゲート電極５のパターンに合せた二
重拡散技術によりチャネルとなる高濃度不純物領域７と
ソース領域２が形威されている。このｔＲ造では実効チ
ャネル長ＬＧは二重拡散の不純物源とその拡散により、
制御される。
ば、トランジスタのサイズは小さくなるし、オン抵抗も
約１／２程度に低下できる。第１図は、この目的で、し
かも、マスクズレによる実効チャネル長のバラッキのほ
とんどないＭＩＳ型電界効果トランジスタの断面図であ
る。ドレインは分離絶縁膜８を用いた低濃度不純物領域
３により、インパクトイオン化の起こりにくい構造とな
っている。さらに、低濃度不純物領域３とゲート電極５
の端では絶縁膜の厚さが除々に厚くなっているのでゲー
トＯＦＦ時の表面ブレークダウンも起こりにくくなって
いる。ソース側は、ゲート電極５のパターンに合せた二
重拡散技術によりチャネルとなる高濃度不純物領域７と
ソース領域２が形威されている。このｔＲ造では実効チ
ャネル長ＬＧは二重拡散の不純物源とその拡散により、
制御される。
高扇度不純物領域７と低濃度ドレイン領域３の間の基板
１表面は、ゲート電極５により制御され、オン時は、強
反転状態となり、実効チャネル長ＬＧを変化させること
はほとんどなく、ゲート電極５と、分離絶縁膜のアライ
メントに影響されない高耐圧ＭＯＳ｝ランジスタを実現
することが可能である。しかもここで形成される実効チ
ャネル長は約１μｍ程度までの非常に短チャネルを形成
することができる。
１表面は、ゲート電極５により制御され、オン時は、強
反転状態となり、実効チャネル長ＬＧを変化させること
はほとんどなく、ゲート電極５と、分離絶縁膜のアライ
メントに影響されない高耐圧ＭＯＳ｝ランジスタを実現
することが可能である。しかもここで形成される実効チ
ャネル長は約１μｍ程度までの非常に短チャネルを形成
することができる。
第１図の本発明によるＭＩＳ型電界効果トランジスタの
製造工程の一例を第４図（ａ）〜（ｄ）に示す。第４図
（ａ）において、シリコンナイトライド１０により、分
離領域となる領域のバターニングと、インプラによる不
純物導入を行う。第４図（ｂ）においてシリコンナイト
ライド１０をマスクに選択酸化を行い分離領域８と低濃
度ドレイン領域３を形成するその後ゲート電極５をポリ
シリコンのデポジションにより形成し、さらにチャネル
となる高濃度不純物領域７をゲート電極５に自己整合的
に導入し、熱拡散させる。第４図（Ｃ）において、ソー
ス２および、高濃度ドレイン領域４をインプラにより形
戊する。第４図（ｄ）において、層間絶縁膜をデポジッ
トし、コンタクトホールを開け、金属配線をパターニン
グして完戊となる。
製造工程の一例を第４図（ａ）〜（ｄ）に示す。第４図
（ａ）において、シリコンナイトライド１０により、分
離領域となる領域のバターニングと、インプラによる不
純物導入を行う。第４図（ｂ）においてシリコンナイト
ライド１０をマスクに選択酸化を行い分離領域８と低濃
度ドレイン領域３を形成するその後ゲート電極５をポリ
シリコンのデポジションにより形成し、さらにチャネル
となる高濃度不純物領域７をゲート電極５に自己整合的
に導入し、熱拡散させる。第４図（Ｃ）において、ソー
ス２および、高濃度ドレイン領域４をインプラにより形
戊する。第４図（ｄ）において、層間絶縁膜をデポジッ
トし、コンタクトホールを開け、金属配線をパターニン
グして完戊となる。
ドレインのみを高耐圧化したＭＩＳ型電界効果トランジ
スタにおいて、ソース領域の面積の減少と、ＯＮ抵抗の
低減、実効チャネル長の縮少による駆動能力の増加を成
すことができる。
スタにおいて、ソース領域の面積の減少と、ＯＮ抵抗の
低減、実効チャネル長の縮少による駆動能力の増加を成
すことができる。
第１図は本発明であるＭＩＳ型電界効果トランジスタの
断面図、第２図および第３図は各々従来のＭＩＳ型電界
効果トランジスタの断面図、第４図（ａ）〜（ｄ）は本
発明のＭｒＳ型電界効果トランジスタの製造工程順断面
図である。 １・・・半導体基板 ２・・・ソース領域 ３・・・低不純物濃度ドレイン領域 ４・・・高不純物濃度ドレイン領域 ５・・・ゲート電極 ６・・・ゲート絶縁膜 ７・・・高濃度不純物領域 ８ ・ ・ ・分離絶縁膜 ９・・・層間絶縁膜 以 上
断面図、第２図および第３図は各々従来のＭＩＳ型電界
効果トランジスタの断面図、第４図（ａ）〜（ｄ）は本
発明のＭｒＳ型電界効果トランジスタの製造工程順断面
図である。 １・・・半導体基板 ２・・・ソース領域 ３・・・低不純物濃度ドレイン領域 ４・・・高不純物濃度ドレイン領域 ５・・・ゲート電極 ６・・・ゲート絶縁膜 ７・・・高濃度不純物領域 ８ ・ ・ ・分離絶縁膜 ９・・・層間絶縁膜 以 上
Claims (1)
- 第一導電型の半導体基板表面部分に設けられた第二導電
型の高濃度不純物のソース領域と、前記ソース領域に接
するゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極
と、前記ソース領域から間隔をおいて設けられ前記ゲー
ト絶縁膜より厚い分離絶縁膜と、前記分離絶縁膜下に自
己整合的に導入された第二導電型の低濃度不純物の第一
のドレイン領域と、前記第一ドレイン領域に接する高濃
度不純物の第二のドレイン領域と、前記ソース領域に自
己整合的に導入された前記半導体基板より濃度の高い第
一導電型の不純物領域から成るＭＩＳ型電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19348789A JPH0357278A (ja) | 1989-07-25 | 1989-07-25 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19348789A JPH0357278A (ja) | 1989-07-25 | 1989-07-25 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357278A true JPH0357278A (ja) | 1991-03-12 |
Family
ID=16308853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19348789A Pending JPH0357278A (ja) | 1989-07-25 | 1989-07-25 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357278A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190278A (ja) * | 1989-12-20 | 1991-08-20 | Oki Electric Ind Co Ltd | オフセット型ｍｉｓトランジスタ装置 |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| EP0837509A1 (en) * | 1996-05-15 | 1998-04-22 | Texas Instruments Incorporated | LDMOS transistor including a RESURF region self-aligned to a LOCOS field oxide region |
-
1989
- 1989-07-25 JP JP19348789A patent/JPH0357278A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190278A (ja) * | 1989-12-20 | 1991-08-20 | Oki Electric Ind Co Ltd | オフセット型ｍｉｓトランジスタ装置 |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5514608A (en) * | 1991-05-06 | 1996-05-07 | Siliconix Incorporated | Method of making lightly-doped drain DMOS with improved breakdown characteristics |
| EP0837509A1 (en) * | 1996-05-15 | 1998-04-22 | Texas Instruments Incorporated | LDMOS transistor including a RESURF region self-aligned to a LOCOS field oxide region |
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