JPH0750413A - 高電圧半導体構造及びその製造方法 - Google Patents

高電圧半導体構造及びその製造方法

Info

Publication number
JPH0750413A
JPH0750413A JP6087577A JP8757794A JPH0750413A JP H0750413 A JPH0750413 A JP H0750413A JP 6087577 A JP6087577 A JP 6087577A JP 8757794 A JP8757794 A JP 8757794A JP H0750413 A JPH0750413 A JP H0750413A
Authority
JP
Japan
Prior art keywords
region
layer
conductivity type
transistor
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6087577A
Other languages
English (en)
Inventor
Richard K Williams
リチャード・ケイ・ウィリアムズ
Michael E Cornell
マイケル・イー・コーネル
Mike Chang
マイク・チャング
David Grasso
デイビット・グラッソ
Agnes Yeung
アグネス・イェング
Juiping Chuang
ジュイピング・チュアング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
Publication of JPH0750413A publication Critical patent/JPH0750413A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 ドリフト領域のゲートエッジでのより減少
したピーク電界を有する自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタを提供することを目的とする。 【構成】 第１導電型の基層と、基層上に形成された
前記第１導電型のエピタキシャル層と、エピタキシャル
層に形成された第２導電型の第１領域と、エピタキシャ
ル層内に第１領域から分離されて形成された第２導電型
の第２領域と、エピタキシャル層内に第１領域と第２領
域との間に、かつ第２領域と接触して形成された第２導
電型のドリフト領域と、ドリフト領域と第１領域との間
のエピタキシャル層内に形成されたチャネル領域と、エ
ピタキシャル層の上に形成された絶縁層と、絶縁層とチ
ャネル領域の上に形成されたゲート領域と、絶縁層の上
に形成され、かつ第１領域と第２領域とに電気的に接続
された、窒化珪素から形成されたパッシベーション層と
からなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、酸化膜半導体（ＭＯ
Ｓ）デバイスの上に配置されたパッシベーション（ｐａ
ｓｓｉｖａｔｉｏｎ）構造に関し、特に、その下層のデ
バイスから電気的に絶縁されたパッシベーションから電
気的に絶縁されたパッシベーション構造に関し、更に詳
しくは、ラテラル二重拡散ＭＯＳ（ＤＭＯＳ）電界効果
トランジスタのためのパッシベーション層として用いら
れる窒化珪素に関する。
【０００２】
【従来の技術】低濃度にドープされたドレイン（ＬＤ
Ｄ）領域を有するタイプのラテラル２重拡散金属酸化物
半導体（ラテラルＤＭＯＳ）トランジスタ（または“Ｌ
ＤＤラテラルＤＭＯＳトランジスタ”）は、しばしば高
電圧集積回路に存在する。これらのＬＤＤラテラルＤＭ
ＯＳ素子の中でも、論理機能を実行するために用いられ
る低電圧素子との集積が比較的容易なために、自己絶縁
素子がとりわけ好ましい。自己絶縁素子は、Ｎチャネル
素子に於ては、各トランジスタのＮ＋ドレイン及びソー
ス領域が、これらの各ドレイン及びソース領域とＰ型基
層との間に形成された逆バイアスされたＰＮ接合によっ
て、他のトランジスタのＮ＋ドレイン及びソース領域か
ら分離されているために、そのように呼ばれる。自己絶
縁ＤＭＯＳ素子は、接合絶縁されたＬＤＤラテラルＤＭ
ＯＳ素子または誘電体絶縁されたＬＤＤラテラルＤＭＯ
Ｓ素子に比べ、自己絶縁のため必要とする領域が小さい
ため、コストが比較的低い。上述されたＬＤＤラテラル
のＤＭＯＳ素子の様々なタイプの外観は、１９８６年１
２月の電子装置に関するＩＥＥＥの会報第ＥＤ−３３
巻、第１２号の１９３６頁から１９３９頁の、ビー・バ
リガ（B. Baliga）によって記述された“Ｐｏｗｅｒ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ −−Ａ Ｂ
ｒｉｅｆ Ｏｖｅｒｖｉｅｗ”に記述されている。
【０００３】図１は、２重拡散されたＮ＋ソース領域１
０２及びＰボディ領域１０３を表わす、ＮチャネルＬＤ
ＤラテラルＤＭＯＳトランジスタ１００の断面図であ
る。Ｐボディ及びソース領域１０２及び１０３は、通
常、導体１２０に接続されており、その導体１２０は、
Ｐ＋接触領域１０１を通してＰボディ領域１０３に接続
それている。トランジスタ１００のドレインは、Ｎ−Ｌ
ＤＤまたはドリフト領域１２２及びＮ＋接触領域１０７
によって形成される。トランジスタ１００は、ゲート１
０９の電圧によって制御され、そのゲート１０９は、ゲ
ート酸化層１１０の上方に位置し、絶縁層１２１に囲ま
れている。高濃度Ｐ＋領域１０４が、良好な接触をもた
らすために、所望に応じてＰ−基層１０５に形成され
る。この高濃度Ｐ＋領域１０４は、トランジスタ１００
のブレークダウン電圧と、トランジスタ１００に関連す
る寄生静電容量の増加のいずれに対しても大きな影響を
及ぼさない。Ｎウェル１０６もまた、より高いブレーク
ダウン電圧を必要とする、より長いドリフト領域の高電
圧装置に適する“高濃度”ドレイン領域を提供するため
に所望に応じて形成される。もしドリフト領域１２２が
非常に低濃度にドープされているならば、トランジスタ
のブレークダウンはしばしば、Ｎ＋接触領域１０７
（“ドレインエッジ”）に続くドリフト領域１２２のエ
ッジに関連する高い電界中で起こる。一方、もしドリフ
ト領域１２２が比較的より高濃度にドープされているな
らば、ブレークダウンは、ゲート１０９（“ゲートエッ
ジ”）に続くドリフト領域１２２のエッジで、より頻繁
に起きる。ドリフト領域１２２がより高濃度にドープさ
れているため、トランジスタ１００の導通抵抗を減少さ
せ、それによって高い飽和電流を可能にする。しかしな
がら、ドリフト領域１２２のゲートエッジ付近の表面で
のブレークダウンは、多少の電荷をゲート酸化膜１１０
の中に残すこともあり、信頼度の問題及び不安定なブレ
ークダウン電圧をもたらす。
【０００４】図２は、トランジスタ１００が“オフ”状
態にある時の電位分布を示す。（図２に於て所望に応て
形成された高濃度Ｎ＋領域１０４及び所望に応じたＮウ
ェル１０６は示されていない。）図２に示すように、高
い電界は、ドリフト領域１２２のゲートエッジに“集
中”して配置された等電位線によって示される。ゲート
エッジでの高い電界の分布は、トランジスタ１１０のブ
レークダウン電圧を低くする。
【０００５】図３は、等電位線の集中を軽減するため、
従来の技術に於ける１つの方法を示しており、それによ
ってトランジスタ１００のブレークダウン電圧は高くな
る。図３に示すように、ゲート１０９、ソース領域１０
２またはＰボディ領域のいずれかに電気的に接続され
た、フィールドプレートと呼ばれる導体１１１は、ドリ
フト領域１２２のゲートエッジの上方に位置する。図３
に示すように、フィールドプレート１１１の存在は、シ
リコン表面上方のドリフト領域１２２のゲートエッジで
の等電位線の集中を減少し、ゲートエッジの電界の強度
を低くする。フィールドプレート１１１は、ポリシリコ
ンまたは金属を用いることで形成される。（フィールド
プレートが、ゲート１０９と電気的に接続されている
時、フィールドプレートはまた、“ゲートプレート”と
呼ばれる。）しかしながら、Ｎ−ドリフト領域１２２の
側壁（矢印Ａによって示されている）には、強い電界が
残っている。一方、ゲートプレートを用いた等電位線の
集中を減少する方法は、満足すべきものではなく、特に
その理由はＮ−ドリフト領域１２２のドーパント濃度の
合理的で期待された過程の変更が、そのような電界の集
中を一層悪化させるためである。
【０００６】ＬＤＤラテラルＤＭＯＳトランジスタのブ
レークダウン電圧を増加するためのもう１つの方法は、
減少された表面電界（ＲＥＳＵＲＳ）技術によって獲得
され、その技術は、１９７９年１２月の国際電子装置会
議の技術ダイジェストの２３８頁から２４１頁に於てジ
ェイ．アペルス（J. Appels）その他の者による“Ｈｉ
ｇｈ Ｖｏｌｔａｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖ
ｉｃｅ（ＲＥＳＵＲＦＤｅｖｉｃｅ）”に於て議論され
ている。ＲＥＳＵＲＦ技術は、Ｐ−基層の表面の低濃度
にドープされたＮ−エピタキシャル層内のＬＤＤラテラ
ルＤＭＯＳトランジスタを提供する。
【０００７】図４は、電界を形成するＰ＋埋込み層２０
１を有する接合絶縁されたＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００を示す。図４で、トランジスタ２
００は、Ｐ−基層２０５の表面に形成されたＮ−エピタ
キシャル層２０６の中に製造されている。トランジスタ
２００は、Ｎ＋ソース及びドレイン領域２０２及び２０
７、Ｐボディ領域２０３及びゲートと酸化層２１０の上
方に形成され絶縁層２２１に囲まれたゲート２０９を有
する。Ｎ＋ソース領域２０２及びＰボディ領域２０３
は、金属皮膜で覆われた物質２２０によって接続されて
いる。加えて、トランジスタ２００は、Ｐ＋絶縁層２０
４から延在しドリフト領域２２２のゲートエッジを越え
てゲート領域の下に水平に延在する電界形成Ｐ＋埋込み
層２０１を備えている。図４では、ＲＥＳＵＲＳ効果に
よって増加したブレークダウン電圧に加えて、電界形成
Ｐ＋埋込み層２０１が、ゲート２０９の下の領域に並ぶ
Ｎ−エピタキシャル層２０６内の等電位線を“集中しな
い”状態にすることによって、ブレークダウン電圧をよ
り高める。同様のトランジスタが、米国特許第４，３０
０，１５０号明細書“Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−
ｄｉｆｆｕｓｅｄ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｄ
ｅｖｉｃｅ”に開示されている。
【０００８】図４のＲＥＳＵＲＦラテラルＤＭＯＳトラ
ンジスタ２００は、ＲＥＳＵＲＦ技術及び電界形成Ｐ＋
埋込み層２０１の両方を使用することによって、そのブ
レークダウン電圧を高めるが、Ｐ＋絶縁層２０４のため
の付加的な領域が必要とされるので、ＲＥＳＵＲＦラテ
ラルＤＭＯＳトランジスタ２００は、パッキング密度の
立場からコスト高となる。加えて、Ｐ＋絶縁領域２０４
は、Ｎ＋ソース領域２０２、Ｐボディ領域２０３及エピ
タキシャル領域２０６によって形成された高利得の寄生
垂直ＮＰＮトランジスタのエミッタ−ベース間の接合を
短絡するべく図４に示すように適切に形成されなければ
ならない。エミッタ−ベース間の接合を短絡すること
は、“共通エミッタベースオープンブレークダウン電圧
スナップバック”（“ＢＶCEO ｓｎａｐｂａｃｋ”）
として知られる、装置を破壊する現象を防止する。Ｐ＋
絶縁領域２０４を製造するにあたり、絶縁を確実なもの
にするためにＰ＋拡散がＮ−エピタキシャル層を通過し
てＰ−基層に達することを確実にすることが必要であ
る。
【０００９】更に、図４のＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００のＰボディ領域２０３は、Ｎ−エ
ピタキシャル層２０６との逆バイアス接合を形成する。
そのような逆バイアス接合は、ＲＥＳＵＲＦラテラルＤ
ＭＯＳトランジスタ２００のパンチスルー（障壁を低く
する）ブレークダウン劣化の可能性を増加させる。結果
として他のバイポーラまたは高い電圧の装置を集積化す
る可能性は、ＲＥＳＵＲＦラテラルＤＭＯＳトランジス
タの設計要件によって限定される。
【００１０】
【発明が解決しようとする課題】従って、従来のトラン
ジスタに比べ、ドリフト領域のゲートエッジでのより減
少したピーク電界を有する自己絶縁されたＬＤＤラテラ
ルＤＭＯＳトランジスタが望まれる。そのようなトラン
ジスタは、信頼度またはブレークダウン電圧を低下させ
ることなく、ドリフト領域のより高いドーパント濃度を
可能にする。更に、そのような自己絶縁されたＬＤＤラ
テラルＤＭＯＳトランジスタは、ＲＥＳＵＲＦ型のラテ
ラルＤＭＯＳトランジスタ内のＰ＋絶縁層の領域的な不
利益を負わずに、ブレークダウン電圧及び信頼度の特性
を提供し、設計者がより自由に垂直ＮＰＮトランジスタ
を提供するような他の目的のために、より厚いエピタキ
シャル層を選択し使用することを可能にする。
【００１１】
【課題を解決するための手段】上述された目的は、電界
効果トランジスタを備えた高電圧半導体構造であって、
電界効果トランジスタが、第１の導電型の基層と、前記
基層上に形成された前記第１の導電型のエピタキシャル
層と、前記エピタキシャル層に形成された第２の導電型
の第１領域と、前記エピタキシャル層内に前記第１領域
から分離されて形成された前記第２の導電型の第２領域
と、前記エピタキシャル層内に前記第１領域と前記第２
領域との間に、かつ前記第２領域と接触して形成された
前記第２の導電型のドリフト領域と、前記ドリフト領域
と前記第１領域との間の前記エピタキシャル層内に形成
されたチャネル領域と、前記エピタキシャル層の上に形
成された絶縁層と、前記絶縁層と前記チャネル領域の上
に形成されたゲート領域と、前記絶縁層の上に形成さ
れ、かつ前記第１領域と前記第２領域とに電気的に接続
された、窒化珪素から形成されたパッシベーション層と
を有し、前記第１領域が第１電圧であって、前記第２領
域が第２電圧である時、前記ドリフト領域と前記チャネ
ル領域内に電界が形成されることを特徴とする高電圧半
導体構造を提供することによって達成される。
【００１２】
【作用】本発明の構造及び方法に従えば、自己絶縁され
たＬＤＤラテラルＤＭＯＳトランジスタは、ＲＥＳＵＲ
Ｆトランジスタの加えられた領域コストなしにゲートエ
ッジに於けるピーク電界を減少して提供される。自己絶
縁されたＬＤＤラテラルＤＭＯＳトランジスタは、二重
に拡散されたボディ領域、埋込み層及び基層と同じ導電
型を有する、高濃度にドープされたエピタキシャル層内
に形成される。埋込み層は、概ねソース領域の下から概
ねドリフト領域の下へ延在する。
【００１３】１つの実施例では、導電性のゲートプレー
ト（それは金属、ドープされたポリシリコンまたはその
他の所望に応じた適切な導電性物質である）は、自己絶
縁されたラテラルＤＭＯＳトランジスタのゲート領域の
上方に提供される。他の実施例では、高濃度ボディ拡散
領域が、自己絶縁されたＤＭＯＳトランジスタ内に提供
される。他の実施例では、高濃度ドレイン拡散領域が、
自己絶縁されたＤＭＯＳトランジスタ内に提供される。
更に異なる実施例では、自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタのゲート、Ｐ＋埋込み層及びドリ
フト領域が、ドレイン領域を囲む概ね環状の構造を形成
する。これらの実施例では、埋込み層は、上述された構
造または複数の構造と共に、電界の集中を減少すること
により、ブレークダウン電圧を増加するための電界形成
の適応性を提供する。
【００１４】本発明の他の実施例では、ドリフト及びＰ
＋埋込み領域は、ドレイン領域を囲む概ね環状の構造を
形成する。とはいえ本実施例では、ドリフト領域の唯１
つの部分が、フィールド酸化膜領域及びドリフト領域に
よって形成される“不活性エッジ”に当接するドリフト
領域の他の部分であるチャネル領域によって区別され
る。不活性エッジの下のＰ＋埋込み層は、不活性エッジ
の電界強度を減少するために提供される。
【００１５】本発明の他の実施例では、ダイオードが、
ＬＤＤラテラルＤＭＯＳトランジスタの活性チャネル領
域を取り除くことによって形成される。Ｐ＋埋込み層
は、ドリフト領域及びフィールド酸化膜領域の接合部の
電界を減少させ、カソード−アノード間の逆再生特性
（ｒｅｖｅｒｓｅ−ｒｅｃｏｖｅｒｙ ｃｈａｒａｃｔ
ｅｒｉｓｔｉｃｓ）を改善する。
【００１６】本発明の他の実施例では、フィールド酸化
膜領域は、ゲートを形成する前にドリフト領域の上に形
成される。ゲートは、フィールド酸化膜領域の上に延在
するので、チャネル及びドリフト領域間の接合部の電界
強度を減少させる。
【００１７】本発明の他の実施例では、窒化珪素パッシ
ベーション層が集積回路の活性領域の上に形成されてい
る。窒化珪素は集積回路の活性領域のある領域と電気的
に接続されているが、しかし非常に高い抵抗率を有する
ので、窒化珪素パッシベーション層を通って活性領域間
に電流が流れることはない。しかしながら、パッシベー
ション層に到達した電荷は、堆積することなく活性要素
を通ってパッシベーション層から流れ去る。従って、窒
化珪素は、下層の集積回路の電界を変化させる電荷が堆
積されることを防止し、従って集積回路内により予測可
能なかつ一定の電界を提供する。
【００１８】他の実施例では、窒化珪素パッシベーショ
ン層は集積回路要素内のドリフト領域と結合されてい
る。窒化珪素パッシベーション層は、ドリフト領域のエ
ッジ部分での電界を形成しかつ電界を減少させることを
援助するので、集積回路のブレークダウン特性を改善す
る。窒化珪素パッシベーション層はまた、パッシベーシ
ョン層内に堆積される電荷の変化を減少させ、かつその
結果形成されるドリフト領域内のイメージ電荷を減少さ
せる。従って、ドリフト領域は他の構造の集積回路に比
べ非常に高濃度にドープされることが可能となる。本発
明は、添付の図面に関連しながら、以下に提供される詳
細な説明を考慮することによって十分に理解されること
になる。
【００１９】
【実施例】図５は、本発明の１つの実施例に基づいて提
供されたＬＤＤラテラルＤＭＯＳトランジスタ５００の
断面図である。ＬＤＤラテラルＤＭＯＳトランジスタ５
００は、ゲート５０９、ドリフト領域５２２及びＰ＋埋
込み層５０１が、ドレイン領域の周囲を取り囲む概ね環
状の構造を有する。
【００２０】この実施例では、図５に示すように、ＬＤ
ＤラテラルＤＭＯＳトランジスタ５００は、Ｐ−基層５
０５上の低濃度にドープされたＰ−エピタキシャル層５
１２によって形成されている。エピタキシャル層５１２
は、概ね１．０×１０14／cm3から５．０×１０14／cm3
のドーパント（例えばボロン）濃度を有し、ドーパント
濃度は、８．０×１０15／cm3となることもある。エピ
タキシャル層の深さは、集積回路内の全ての装置の所定
の動作条件に基づいて選択される。同様に、前記Ｐ−
（例えばボロンをドープされた）基層５０５の抵抗率
は、集積回路内に於てトランジスタ５００と共に集積さ
れた全ての装置の所定の最大動作電圧を考慮することに
よって選択される。５００Ｖ以上の動作電圧に対し、３
０〜５０Ωcmの抵抗率が用いられる。しかしながら、よ
り高い電圧動作（例えば１０００ボルトまたはより以上
の電圧）のために、９００Ωcm以上の高い抵抗率が用い
られる。
【００２１】Ｐ−エピタキシャル層５１２は、高温度の
気相成長法（ＣＶＤ）または当業者に知られている他の
適切な技術によって堆積される。Ｐ−エピタキシャル層
５１２を形成する前に、Ｐ＋埋込み層５０１は、イオン
注入のような普常の技術によって、Ｐ−基層５０５の表
面の近くに形成される。Ｐ−エピタキシャル層５１２を
形成する過程で、Ｐ＋埋込み層５０１は、Ｐ−エピタキ
シャル層５１２の表面に向かって後方に拡散する。形成
過程の熱サイクル数に依存して、Ｐ＋埋込み層５０１の
最終的なドーパント濃度が１０16／cm3のオーダーにな
るように、初期のドーパント濃度が供給される。本実施
例で、イオン加速電圧６０ＫｅＶ、ドーズ量５．０×１
０14／cm2のボロンの注入は、Ｐ＋埋込み層５０１の所
定の最終的なドーパント濃度を供給する。後方への拡散
は、８ミクロン程であり、この厚さは、Ｐ−エピタキシ
ャル層５１２が可能な最小の深さを限定する。
【００２２】図５は、Ｐボディ領域５０３とＰ−基層５
０５の間の良好な接続を提供する高濃度Ｐ＋領域５０４
を示す。もしイオン注入が高濃度Ｐ＋領域５０４を形成
するために用いられるならば、イオン加速電圧６０Ｋｅ
Ｖ、ドーズ量１０15／cm2以上のボロンの注入が行われ
る。代わりに、Ｐ＋領域５０４は、気体または固体のボ
ロンソースからのＰ＋プレデポジションを用いることに
よって形成される。Ｐボディ領域５０３はＬＤＤラテラ
ルＤＭＯＳトランジスタ５００の閾値電圧を決定する。
Ｐボディ領域５０３を形成するために用いられるドーズ
量は、イオン加速電圧６０ＫｅＶでは、閾値電圧に依存
して１．０×１０13／cm2〜９．０×１０13／cm2の範囲
ないにあるが、ドーズ量は概ね５．０×１０13／cm2で
ある。共通Ｎ＋／Ｐボディ領域の接合の深さの閾値電圧
は、Ｎ＋ソース領域５０２とＰボディ領域５０３の間の
接合での相互作用によって決定される正味の断面に依存
して、０．７Ｖから３．０Ｖに変化する。本実施例の製
造過程で、Ｐボディ領域５０３は、基層内部へ４ミクロ
ンほどの深さだけ下方向に拡散する。図４に示すトラン
ジスタ２００のような、ＲＥＳＵＲＦ型ＬＤＤラテラル
ＤＭＯＳトランジスタとは異なり、Ｐボディ領域５０３
の近傍には、逆バイアス接合が存在しない。逆バイアス
接合は、Ｎ＋ドレイン領域５０７とＰ−エピタキシャル
層５１２の間に形成され、その接合は、トランジスタ５
００のパンチスルーブレイクダウンを低下させるべくＰ
ボディ領域５０３から離れて配置されている。
【００２３】Ｎ＋ソース領域５０２及びＮ＋ドレイン領
域５０７は、５．０×１０15／cm2またはそれ以上のド
ーズ量による通常の技術を用いて形成される。本実施例
では、燐及び砒素の５０％−５０％の混合が用いられる
が、これらのドーパントは互いに他とは別に使用可能で
ある。本発明の以下に述べる利点のために、ドリフト領
域は、４．０×１０12／cm2以上の合計のドーズ量（例
えば燐）によって形成され、そのドーズ量は、従来技術
に於て達成できるドリフト領域のドーパントのドーズ量
のおよそ４倍に当たる。従ってこのトランジスタ５００
の導通時の抵抗は、従来技術のＬＤＤラテラルＤＭＯＳ
トランジスタの導通時の抵抗に比べかなり減少されたも
のとなる。
【００２４】Ｎウェル５０６が所望に応じて形成され
る。そのとき、Ｎウェル５０６の深さは、３ミクロンか
ら１２ミクロンであり、そのドーパント濃度（例えば
燐）は１．０×１０15／cm3〜２．０×１０16／cm3の範
囲にある。Ｎウェル５０６が注入される場合、イオン加
速電圧６０〜１００ＫｅＶで、ドーズ量３．０〜８．０
×１０12／cm2（例えば燐）が、概ね８．０×１０15／c
m3の表面濃度を提供するために用いられる。Ｐ−ＭＯＳ
トランジスタとの集積を可能にすることに加えて、所望
に応じて設けられるＮウェル５０６は、付加的な電界形
成の適応性（以下に説明）を提供する。
【００２５】所望に応じてもうけられるＰ＋領域５１３
（例えばホウ素をドープされた領域）は、ソース−Ｐボ
ディ間の分路を提供し、Ｐボディ領域５０３との良好な
接触を提供する。もしＰ＋領域５１３が提供されなけれ
ば、Ｐボディ領域５０３は、ソース・ボディ結合５２０
に直接または高濃度Ｐ＋領域５０４と共に接触する。ト
ランジスタ５００のゲート酸化層５１０及びゲート５０
９は、通常の方法を用いて形成される。
【００２６】図５に示す構造には、ＲＥＳＵＲＦ型ラテ
ラルＤＭＯＳトランジスタとは異なり、ＢＶCEOスナッ
プバックを受け入れ易い高利得の寄生バーチカルＮＰＮ
トランジスタが存在しない。ＢＶCEOスナップバック現
象は、図４のＲＥＳＵＲＦ型ＤＭＯＳトランジスタ２０
０の説明で上述された。本実施例では、ソース及びドレ
イン領域５０２及び５０７、及びＰ−エピタキシャル層
及びＰボディ領域５１２及び５０３によって形成された
長いベース（低い利得）を有する唯一の寄生ラテラルＮ
ＰＮトランジスタが存在する。このため、トランジスタ
５００は、ＢＶ CEOスナップバックを禁止するのにあま
り適当ではない。
【００２７】本実施例では、所望に応じて設けられるゲ
ートプレート５１１（例えばアルミニウム）が、図２に
示すゲートプレートと共に既に上述された方法によっ
て、シリコン表面上の電荷の集中を減少するために提供
される。ドリフト領域５２２のドレインエッジでの電界
の減少が要求される場合、ドレイン接触領域５０７の導
電物質５０８は、フィールドプレートを形成するドリフ
ト領域５２２のドレインエッジを超えて、絶縁層５２１
の上方に延在するように形成される。
【００２８】図６に、トランジスタ５００の等電位線の
分布が示されている。図６に示すように、Ｐ＋埋込み層
５０１の存在は、等電位線がシリコン表面の下でより横
になり、ドレイン接触領域５０７の向きでより均等にな
るように、等電位線を押し出す。このようにして、図３
の矢印Ａによって指示された等電位線の集中は、Ｐ＋埋
込み層５０１の存在によって緩和される。一方、ドリフ
ト領域５２２のゲートエッジの電界を減少し、電界を表
面電荷から離れたバルクシリコンの内部へ移動させるこ
とによって、ＬＤＤＭＯＳトランジスタ５００のブレイ
クダウン電圧が高められる。このブレイクダウン電圧が
上昇することによって、ドリフト領域５２２のドーパン
ト濃度は、従来技術に比較し４倍に増加し、それに対応
して、トランジスタ５００の導通時の抵抗が減少するの
で、ＬＤＤラテラルＤＭＯＳトランジスタ５００は高い
電流を保持する能力を増加させる。更に、ブレイクダウ
ンはバルク内に生じるのみなので、アバランシェブレイ
クダウン電圧は安定な状態に留まり、酸化層５２１への
充電は最小になる。
【００２９】図７は、本発明の変形実施例の、Ｎウェル
６０６を有するＬＤＤラテラルＤＭＯＳトランジスタ６
００の等電位線の分布を示す。図５と図７との各トラン
ジスタ５００及び６００の構造の比較を容易にするため
に、同一の部分には同じ符号が付されている。図７は、
Ｎウェル６０６が、トランジスタ６００の等電位線をバ
ルクシリコンの内部へ押しやり、表面電荷から遠ざけて
いることを示す。一方、Ｎウェル６０６の深さを制御す
ることは、トランジスタ６００を所望のブレークダウン
特性に適合するべく変えるための、電界形成の適応性を
提供する。Ｎウェル６０６のようなＮウェルは、２００
Ｖ以上の動作電圧で一般的に使用され、２００Ｖ以下の
動作電圧では殆ど一般的には使用されない。これは、２
００Ｖ以下の電圧では、所望のブレイクダウン特性がよ
り容易に得られるからである。Ｎウェルもまた、高電圧
で使用されるトランジスタの導通時の抵抗を減少する。
【００３０】図８は、（ａ）図１に示されたものと同様
な、従来技術に於けるＬＤＤラテラルＤＭＯＳトランジ
スタ、（ｂ）（ａ）と同様な、ＬＤＤラテラルＤＭＯＳ
トランジスタであって、図に示すようなゲートプレート
１０２を有するトランジスタ、及び（ｃ）本発明に基づ
く、図に示すようなＰ＋埋込み層を有するＬＤＤラテラ
ルＤＭＯＳトランジスタのシリコン表面上に沿った電界
強度を比較して図示している。図８では、（ａ）のトラ
ンジスタは、構造８００によって表現され、ゲートプレ
ート８０２及びＰ＋埋込み層８０１を取り除いたもので
ある。（ｂ）のトランジスタは、構造８００によって表
現され、Ｐ＋埋込み層８０１を取り除いたものである。
（ｃ）のトランジスタは、構造８００によって表現さ
れ、ゲートプレート８０２及びＰ＋埋込み層８０１の両
方を有するものである。（ａ）、（ｂ）及び（ｃ）の３
つのトランジスタは、ドレインプレート８０４を有す
る。ドレインプレート８０４は、上述された方法によっ
て、ドリフト領域８０５のドレインエッジの電界分布を
調整する。
【００３１】図８に、シリコンの表面に沿った電界強度
が、ｘ方向の距離に対して描かれている。図８に示すよ
うに、８２０、８２１及び８２２の番号が付けられた曲
線は、それぞれ上述された（ａ）、（ｂ）及び（ｃ）の
トランジスタの電界強度の曲線を表す。３本の曲線８２
０、８２１及び８２２の全てで、電界強度は、ドリフト
領域８０５のゲートエッジ（点ｘ１）でピークに達し、
ドリフト領域８０５のドレインエッジ（点ｘ４）で０に
近づくことがわかる。期待通りに、点ｘ１での最も大き
い電界強度は、（ａ）のトランジスタの電界強度であ
る。（ａ）のトランジスタでは、電界強度（曲線８２
０）はドリフト領域のゲートエッジからの距離が増加す
るに従って急速に減少する。この場合の電界は、点ｘ３
及びｘ４の間のドレインプレート８０４の存在によって
加減された割合で減少する。トランジスタ（ｂ）の電界
強度（曲線８２１）は、ゲートプレート８０２の下の領
域では、曲線８２０より大きいかまたは小さい値であ
り、ゲートプレート８０２の延在する部分を越え、点ｘ
２から点ｘ４へ移動する時、曲線８２０に示された減少
の割合と等しい概ね一定の割合で減少する。曲線８２０
及び８２１に示されたように、ゲート及びドレインプレ
ート８０２及び８０４は、それらのプレートの下で、シ
リコン表面に沿った電界強度を水平にする効果を有す
る。しかしながら、本発明に基づく曲線８２２に更に示
されるように、Ｐ＋埋込み層８０１を有するトランジス
タ（ｃ）は、ドリフト領域８０５の全長（ｘ１からｘ
４）に沿った概ね均一な電界強度を有する。
【００３２】上述された利点に加え、図５のトランジス
タ５００のＰ＋埋込み層５０１のようなＰ＋埋込み層
は、注入された小数キャリアの寿命を短縮し、それによ
って、ドレイン５０７、Ｐ−エピタキシャル層５１２及
びＰ−基層５０５によって形成されたダイオードの逆再
生特性（ｒｅｖｅｒｓｅ−ｒｅｃｏｖｅｒｙ ｃｈａｒ
ａｃｔｅｒｉｓｔｉｃｓ）を改善する。更に、Ｐ＋埋込
み層５１１が形成された時に、同一の半導体基層の上に
集積される論理回路のような回路を形成するために用い
られる低電圧ＮＭＯＳトランジスタの下に、Ｐ＋埋込み
層が更に形成される。そのような低電圧ＮＭＯＳトラン
ジスタの下の埋込み層は、集積回路がＣＭＯＳラッチア
ップ状態（ＣＯＭＳ ｌａｔｃｈ−ｕｐ ｃｏｎｄｉｔ
ｉｏｎ）になることを減少する。
【００３３】図９は、２つの低電圧ＣＭＯＳトランジス
タ９０３及び９０４と同じ基層上に集積された、環状の
形状に形成されたＬＤＤラテラルＤＭＯＳトランジスタ
９０１を示す。図９では、Ｐ＋埋込み層９０５及び９０
６は、トランジスタ９０１の電界形成構造としてだけで
なく、ＮチャネルＭＯＳトランジスタ９０４のラッチア
ップ抑制構造としても働く。一方平面図に於て、ドリフ
ト、ドレイン、Ｐボディ、種々のＰ＋埋込み層及びＬＤ
ＤラテラルＤＭＯＳトランジスタ９０１のその他の構造
は、環状の構造となっている。例えば、図９に示すよう
に、ＬＤＤラテラルＤＭＯＳトランジスタ９０１のＰボ
ディ領域及びソース領域を接続する導体９１０は環状の
形状である。
【００３４】図１０には、ＬＤＤラテラルＤＭＯＳトラ
ンジスタ１０００が示されており、そのトランジスタ
は、トランジスタ１０００のゲート１００９の下の活性
チャネル領域と隣接するドリフト領域５２２の一部分を
除き、図５のトランジスタ５００と同様である。即ち、
トランジスタ５００のゲート５０９とは異なり、トラン
ジスタ１０００のゲート１００９は、ドレイン領域５０
７を囲む環状の構造ではない。再び比較を容易にするた
めに、図５及び図１０の機能的及び構造的に類似な構造
には、等しい符号が付されている。更に、異なった符号
が与えられてはいるが、トランジスタ１０００のソース
／バルク接合１０２０、Ｐ＋領域１０１３及びＰボディ
領域１００３は、トランジスタ５００のソース／バルク
接合５００、Ｐ＋領域５１３及びＰボディ領域５０３と
機能的に等しく、トランジスタ５００に対して上述した
ように概ね等しい方法によって形成される。
【００３５】図１０に示すように、フィールド酸化膜領
域１０５０は、当業者にとって既知のＬＯＣＯＳプロセ
スによって形成される。概ね５０００オングストローム
から２ミクロンの厚さを持つこの酸化領域１０５０は、
ゲート１００９の形成に先だって形成され、図１０に示
すように、チャネル領域から離れたドリフト領域５２２
の側面でドリフト領域５２２に当接する。ドリフト領域
５２２とフィールド酸化膜領域１０５０の間の境界面１
０５１は、“不活性エッジ”として知られ、ドリフト領
域５２２とチャネル領域の間の境界面１０５２は、“活
性エッジ”として知られている。上述されたように、ゲ
ートエッジに於ける場合と同様に、ドリフト領域５２２
の抵抗率に依存して、不利益な高い電界が、不活性エッ
ジ１０５１に現れる。この不利益な高い電界は、Ｐ型電
界ドーパントの存在、または酸化領域１０５０とドリフ
ト領域５２２の間の境界面に存在する、圧力によって生
み出された結晶欠陥によって、より増加させられる。そ
のような結晶欠陥の原因の１つは、上述されたＬＯＣＯ
Ｓ電界酸化過程である。従って、本発明に基づき、不活
性エッジの下に、Ｐ＋埋込み層５０１の一部が存在す
る。Ｐ＋埋込み層５０１のこの部分は、上述された活性
エッジ１０５２の下のＰ＋埋込み層５０１によって提供
されたものと概ね等しい方法によって、等電位線を不活
性エッジ１０５１から引離し、バルクシリコン内に閉じ
込める。
【００３６】トランジスタ１０００の、或る可能な配置
の平面図が、図１１に示される。図１１で、不活性エッ
ジ１０５１及び活性エッジ１０５２は、ドレイン領域５
０７の両側に存在する。Ｐ＋埋込み層５０１、ドリフト
領域５２２及び所望に応じて形成されたゲートプレート
５１１の存在する範囲は、双方向の矢印１０６１、１０
６２及び１０６３によってそれぞれ表示されている。フ
ィールド酸化膜領域１０５０は、長方形１０５７の外側
に存在する。ゲート５０９、ソース・バルク接合５２０
及びソース領域５０２もまた表示されている。
【００３７】上述された技術の内で、図１１のトランジ
スタ１０００のようなＬＤＤラテラルＤＭＯＳトランジ
スタから、活性ゲートを取除くことによって、１つのダ
イオード構造が得られる。そのようなダイオードは、図
１０及び図１２の対応する構造に等しい符号を与えるこ
とによって、図１２に示されている。図１２で、ダイオ
ードは、Ｐ基層５０５（アノード）、Ｐエピタキシャル
層５１２及びドレイン領域５０７（カソード）によって
形成される。Ｐ基層は、ソース接合部１０２０及びＰ＋
領域１０１３に接続されている。トランジスタ１０００
のように、Ｐ＋埋込み層５０１は、不活性エッジで発達
する強電界を緩和するために、等電位線を不活性エッジ
１０５１から遠ざけ、バルクシリコン内に閉込める。加
えて上述されたように、Ｐ＋埋込み層５０１は、注入さ
れた少数キャリアの寿命を減少させ、ダイオードのカソ
ード・アノード間の逆再生特性を改善する。
【００３８】図１３は、本発明の変形実施例であるＬＤ
ＤラテラルＤＭＯＳトランジスタ１２００を示し、その
実施例では、フィールド酸化膜領域１２５０は、ドリフ
ト領域１２２２の上に形成されている。図５のトランジ
スタ５００のように、トランジスタ１２００は、ドレイ
ン５０７を囲むゲート１２０９、ドリフト領域１２２２
及びＰ＋埋込み層５０１を有する概ね環状の構造であ
る。再び、比較するために、トランジスタ５００及びト
ランジスタ１２００の（図５及び図１２）の類似する構
造には、同じ符号が与えられている。トランジスタ５０
０及びトランジスタ１２００の類似する構造は、トラン
ジスタ５００のための上述された、概ね同様な方法によ
って、形成されることが可能である。加えて、ドリフト
領域１２２２は、トランジスタ５００のドリフト領域５
２２と同様の方法によって、形成されることが可能であ
る。トランジスタ１２００のフィールド酸化膜領域１２
５０は、図５のトランジスタ５００には存在しない。上
述されたＬＯＣＯＳ過程によって形成される、このフィ
ールド酸化膜領域１２５０は、ゲート１２０９の形成に
先だって形成される酸化層の中では、厚い酸化層なの
で、他の酸化層とは区別でき、図１３に示すように、ゲ
ート１２０９が、フィールド酸化膜領域１２５０の一部
に重なるようになっている。フィールド酸化膜領域１２
５０上のゲートの重なり合う部分は、チャネル領域１２
５３とドリフト領域１２２２の間の境界面１２５１の強
電界を妨げるための効果的なゲートプレートを形成し、
それによってトランジスタ１２００のブレークダウン電
圧をより高める。
【００３９】オーバレイ層その相互作用 高電圧集積回路の直面する１つの問題は、パッシベーシ
ョン層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）のよう
なオーバレイ層（ｏｖｅｒｌｙｉｎｇ ｌａｙｅｒ）に
電荷が蓄積されることである。パッシベーション層の電
荷はその下のシリコン領域に電界を形成し、かつ低濃度
にドープされた領域内に少なからぬ電荷を形成すること
がある。パッシベーション層の電荷は集積回路自身から
もたらされるか、または例えばプラスチック製のパッキ
ングを通してまたはプラスチック製のパッキングからと
いうような周囲からもたらされる。大型の半導体素子を
製造する場合、プラスチック製のパッキングは、セラミ
ック製のパッキングに比べてコストが低いために好まし
い。しかしながらプラスチックは比較的多孔性の材料で
あり、水滴及び帯電したイオンを通過させることがあ
る。帯電したイオンは、プラスチック製パッキングを形
成するときにプラスチック内に存在することもある。パ
ッシベーション層の表面に捕獲される帯電したイオンの
量は集積回路の動作環境によって変化する。集積回路の
動作環境は変化するために、捕獲されるイオンの量は予
測することが困難である。
【００４０】図１４は、ＮチャネルＬＤＤラテラルＤＭ
ＯＳトランジスタ５００の上に配置された絶縁パッシベ
ーション層１３３２の上の電荷１３３３及び１３３４が
存在する場合の、等電位線を表している。絶縁パッシベ
ーション層は当業者には公知であり、かつ窒化珪素また
は酸化窒素（ｏｘｙｎｉｔｒｉｄｅ）のように材料から
形成されている。電荷１３３３及び１３３４の量は、動
作環境及びトランジスタ５００の動作時間によって変化
する。図１４の電気力線は例示的なものである。実際の
等電位線は、電荷１３３３及び１３３４の量によって変
化する。
【００４１】トランジスタ５００が動作するとき、パッ
シベーション層１３３２の電荷は移動し、これによって
負電荷１３３３はドレイン領域５０７、ドレイン接触部
５０８及びＮ−ドリフト領域５２２、即ち高い電圧が印
加された集積回路の部分に堆積する。正電荷１３３４
は、ソース領域５０２、接触部５２０、及びゲート５０
９、即ち低い電位を有する集積回路の領域に堆積する。
【００４２】電荷１３３３及び１３３４は、等電位線を
集中させ、最も高い電圧と最も低い電圧の領域付近の電
界の強度を増加させる。特に、電荷を存在しない場合に
比べ電界はゲート５０９のエッジ付近でより強くなり、
ブレークダウン電圧が減少する。その効果は、ドリフト
領域５２２の不純物濃度の電荷と等しく、かつトランジ
スタが動作していないとき、ドリフト領域５２２内の電
荷の実際の変化として扱われる。
【００４３】トランジスタ５００は、オーバレイ層１３
３３及び１３３４の予測される範囲に対して耐性を有
し、かつブレークダウン電圧の予測される変化に対する
耐性を有するように設計されなければならない。しか
し、もし電荷が予測される量を超過した場合、集積回路
は故障することがある。最大のブレークダウン電圧は６
００Ｖであり絶縁パッシベーションを備えた典型的なト
ランジスタでは、パッシベーション層に蓄えられる電荷
は、ブレークダウン電圧が３００Ｖ以上となるような低
い値とされる。
【００４４】電荷の形成の問題を解決するために、半絶
縁多結晶酸化シリコン（ｓｅｍｉ−ｉｎｓｕｌａｔｉｎ
ｇ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｏｘｙｇｅｎ
ｄｏｐｅｄ ｓｉｌｉｃｏｎ、ＳＩＰＯＳ）の層は、下
層の活性回路要素と電気的に接触する部分に配置され
る。ＳＩＰＯＳは、十分な導電率を有するので、測定可
能な電流が、ＳＩＰＯＳ層を通って集積回路上の活性要
素の間を流れる。ＳＩＰＯＳ層を通過する電流の効果
は、ＳＩＰＯＳ層の電圧の分布を形成する。電圧の分布
は、ＳＩＰＯＳ層の上の堆積された電荷の効果を支配
し、かつ下層領域の予測可能な電界を提供する。更に、
ＳＩＰＯＳ層と接触する任意のイオンは、下層の活性回
路要素へのまたは下層の活性要素からの電荷の流れによ
って電気的に中和される。
【００４５】パッシベーション層の表面に形成される電
荷の効果を回避するために用いられるＳＩＰＯＳ層を通
過する電流を用いることに関して少なくとも２つの問題
が存在する。その１つは、抵抗を有するＳＩＰＯＳ層を
流れる連続した電流が電力を消費することである。もう
１つの問題は、ＳＩＰＯＳ層が一般的に大きいＲＣ時定
数を有するために、ＳＩＰＯＳ層を流れる電流が高速ス
イッチングに適さないということである。下層の回路要
素が電圧をスイッチしたとき、ＳＩＰＯＳ層の電流及び
電圧分布は、迅速には変化しない。従ってＳＩＰＯＳ層
の電圧は下層の回路要素の臨界的な電界を増加させるこ
とがあり、ブレークダウンを引き起こす。
【００４６】図１５は、ここでは半絶縁窒化珪素（Ｓｉ
ｎＳｉＮ）と呼ばれる窒化珪素から形成された層１４４
１を用いた本発明の実施例が示されている。ＳｉｎＳｉ
Ｎ層１４４１は、集積回路のためのほぼ密封シールとし
て、及び電圧の堆積を防止する構造として動作する。Ｓ
ｉｎＳｉＮ層１４４１は好ましくは僅かに導電性である
が、その導電率は温度及び電界によってかなり変化す
る。７５℃に於て、典型的なＳｉｎＳｉＮ層は約１×１
０-8Ωcm〜約１×１０-12Ωcmの範囲の導電率を有する
が、典型的には約１×１０-10の導電率を有し、Ｓｉｎ
ＳｉＮ層１４４１を通ってソース接触部５２０とドレイ
ン接触部５０８との間を流れる電流は無視できるもので
ある。
【００４７】層１４４１のようなＳｉｎＳｉＮ層の導電
率は、非常に非線形に印加された電界によって変化す
る。強い電界中では、ＳｉｎＳｉＮ層１４４０は非常に
高い導電率を有する負電荷が、ドレイン接触部５０８の
ような高い電圧領域の近くＳｉｎＳｉＮ層１４４１の表
面１４４１Ａに形成された時、電荷の近くの電界は強化
され、ＳｉｎＳｉＮ層１４４１は電荷がドレイン接触部
５０８へ流れるほど十分に高い導電率を有することにな
る。ＳｉｎＳｉＮ層１４４１の表面の電荷は従って電気
的に中和され、ある一定のレベルを超えて増加すること
はない。
【００４８】トランジスタ５００Ａでは、ＳｉｎＳｉＮ
層１４４１が、トランジスタ５００Ａの複数の層を通る
電界に影響し、トランジスタ５００Ａの全ての領域が、
相互に影響し合い、電界を形成し、トランジスタ５００
Ａのブレークダウン電圧を決定する。特に、ＳｉｎＳｉ
Ｎ層１４４１と、ゲートプレート５１１と、Ｎ−ドリフ
ト領域２２２の形状及び不純物濃度と、Ｐ＋埋め込み層
５０１の形状とが共働し、電界及びブレークダウン電圧
を制御する。ＳｉｎＳｉＮ層１４４１とドリフト領域５
２２との関係が特に重要である。ＳｉｎＳｉＮ層１４４
１によって、ドリフト領域５２２の実際の電荷の効果の
問題が減少する。従って、ドリフト領域の実際の電荷の
量は、動作環境に関係なく知ることができる。トランジ
スタ５００Ａはパッシベーション層の電荷の大きな変化
に対する許容度を受け入れることなしに、最小の導通抵
抗を有するように最適化されるかまたは大きな温度変化
に亘って動作するように最適化される。
【００４９】トランジスタ５００Ａの一実施例では、ド
レイン接触部５０８とゲート５０９との距離は６０μｍ
である。Ｐ＋埋込み層５０１は、ゲート５０９を通過し
て１５μｍ延在し、かつドーズ量５×５13／cm2で、表
面５２２Ａから１５μｍ下に形成されている。熱プロセ
スを通して、埋込み領域から測定可能な濃度の不純物
が、表面５２２Ａから３〜４μｍまで拡散される。ドリ
フト領域５２２は典型的には１．５×１０12／cm2程度
のドーズ量を有するが、しかし１．２×１０12／cm2の
ドーズ量を有することも可能である。ＳｉｎＳｉＮ層１
４４１は約２．４の屈折率を有し、８０００オングスト
ロームの厚みを有し、表面５２２Ａから上に１．１μｍ
の所に形成されている。この実施例は、約６００Ｖの最
大ブレークダウン電圧を有し、電荷の堆積によって引き
起こされたブレークダウン電圧の変化は、約３０Ｖ未満
に限定されている。
【００５０】ＳｉｎＳｉＮ層１４４１は、公知のプラズ
マ気相成長法（ＰＥＣＶＤ）を用いて、例えば市場で入
手可能な装置ＡＳＭ Ｐｌａｓｍａ３を用いて、電力
１．２ｋＷ、圧力２トリチェリ、０．６４ｌ／分（ｌｐ
ｍ）のシランＳｉＨ4と２．８ｌｐｍのアンモニアＭＨ3
のガスを用いて形成される。
【００５１】シリコン窒化層１４４１は、トランジスタ
５００Ａに関連して図示されているが、シリコンパッシ
ベーション層はまた、図１２に示されたダイオード１１
００のようなドリフト領域と埋め込み層を備えた他のデ
バイスに用いられることもできる。
【００５２】図１６は、電気的なシールドと同様にウエ
ハのための気密シールを提供する層１５４１と層１５４
２を備えた多層パッシベーション層１５４０が示されて
いる。パッシベーション層は、上述されたように厚さ８
０００オングストロームで形成されたＳｉｎＳｉＮのよ
うな材料から形成された層１５４１と、層１５４１の上
に厚さ２０００オングストロームで堆積された窒化珪素
（Ｓｉ３Ｎ４）の様な材料から形成された絶縁層１５４
２を含む。ＰＥＣＶＤプロセスを用いて、層１５４１と
１５４２は、堆積の間流体ガスの化学成分を変化させる
ことによって等しいプロセスの間で堆積させることがで
きる。
【００５３】層１５４１は、接触部５０８及び５２０か
ら、層１５４１の表面の電荷を電気的に中和するイメー
ジ電荷を除去することによって、層１５４２の表面の電
荷から下層の回路要素を遮蔽する。
【００５４】図１５はまた、パッシベーション構造１５
４０が、２層以上の多層構造からなり、各層が異なる導
電率を有し、下層の活性要素と組み合わされた層の組合
せが、集積回路の電界を形成していることを表してい
る。
【００５５】これまでの詳細な記述及び添付の図面は、
本発明の特定の実施例の説明を意図するものであり、本
発明の限定を意図するものではない。本発明の範囲内に
於て種々の変形及び変更が可能である。例えば、全ての
関連する半導体領域の導電型を反転することより、Ｎチ
ャネルＬＤＤラテラルＤＭＯＳトランジスタ５００、５
５０Ａ、及び５００Ｂに相似のＰチャネルトランジスタ
を提供することが、通常の技術によって可能である。他
の例として、装置の電導特性及びブレークダウン特性を
大幅に変えずに、２、３Ｖの低い電圧の逆バイアスを、
ソース・ボディ接合間に印加することがきるように、Ｐ
＋ボディ領域５１３及びＮ＋接触領域５０２が電気的に
分離可能なことが知られている。そのような変形は、本
発明の範囲に含まれるものであることを了解されたい。
本発明の範囲は添付の請求項によって定義される。
【００５６】
【発明の効果】上述したように、本発明によれば、ＤＭ
ＯＳトランジスタのＰ−基層内にＰ＋埋込み層を設ける
ことにより、等電位線のゲートへの集中を防ぎ、ＤＭＯ
Ｓトランジスタのブレークダウン電圧を高めることがで
きる。
【図面の簡単な説明】
【図１】従来技術に於ける自己絶縁されたＬＤＤラテラ
ルＤＭＯＳトランジスタを示す図。
【図２】図１の自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタの等電位線の分布を示す図。
【図３】ゲートプレートを有する従来技術の自己絶縁さ
れたＬＤＤラテラルＤＭＯＳトランジスタの等電位線の
分布を示す図。
【図４】Ｐ＋埋込み層を有する従来技術のＲＥＳＵＲＳ
型ラテラルＤＭＯＳトランジスタを示す図。
【図５】本発明の実施例に基づく電界形成Ｐ＋埋込み層
５０１を有する自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタ５００を示す図。
【図６】図５の自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタ５００の等電位線の分布を示す図。
【図７】本発明の他の実施例に基づくＮウェル６０６を
有する自己絶縁されたＬＤＤラテラルＤＭＯＳトランジ
スタ６００を示す図。
【図８】図１のＬＤＤラテラルＤＭＯＳトランジスタ、
図２（即ちゲートプレートを有する）のＬＤＤラテラル
ＤＭＯＳトランジスタ及び本発明に基づく図５のＬＤＤ
ラテラルＤＭＯＳトランジスタ５００の各電界分布を比
較した図。
【図９】ＣＭＯＳのラッチアップ現象を抑制するための
Ｐ＋及びＮ＋埋込み層をそれぞれ用いた低電圧ＣＭＯＳ
トランジスタ９０３及び９０４と共に集積化された本発
明に基づく高電圧のＬＤＤラテラルＤＭＯＳトランジス
タ９００を示す図。
【図１０】本発明に基づく部分的な不活発なエッジ１０
５１及び部分的な不活発なエッジの下にあるＰ＋埋込み
層５０１を有する自己絶縁されたＬＤＤラテラルＤＭＯ
Ｓトランジスタ１０００の断面図。
【図１１】図１０に示された自己絶縁されたＬＤＤラテ
ラルＤＭＯＳトランジスタ１０００の底面図。
【図１２】本発明に基づくドリフト領域５２２の下のＰ
＋埋込み層５０１及びフィールド酸化膜領域１０５０の
下に形成されたドリフト領域５２２を有する自己絶縁さ
れたＬＤＤダイオード１１００の断面図。
【図１３】本発明に基づくフィールド酸化膜領域１２５
０の下に形成されたＮ−ドリフト領域１２２２によって
部分的に重ね合わされたＰ＋埋込み層５０１を有する自
己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタ１２
００の断面図。
【図１４】パッシベーション層の表面に形成された電荷
によってもたらされた等電位線の分布及び絶縁パッシベ
ーション層を伴った自己絶縁されたＬＤＤラテラルＤＭ
ＯＳトランジスタ５００を表す図。
【図１５】本発明の実施例に基づく、窒化珪素パッシベ
ーション層１４４１を伴った、自己絶縁されたＬＤＤラ
テラルＤＭＯＳトランジスタ５００Ａを表す図。
【図１６】本発明の実施例に基づく、多重パッシベーシ
ョン層構造を伴った自己絶縁されたＬＤＤラテラルＤＭ
ＯＳトランジスタ５００Ｂを表す図。
【符号の説明】
１００ ＮチャネルＬＤＤラテラルＤＭＯＳトランジス
タ １０１ Ｐ＋接触領域 １０２ Ｎ＋ソース領域 １０３ Ｐボディ領域 １０４ 所望に応じて設けられる高濃度Ｐ＋領域 １０５ Ｐ−基層 １０６ 所望に応じて設けられるＮウェル １０７ Ｎ＋ ドレイン接触領域 １０８ ドレイン １０９ ゲート １１０ ゲート酸化層 １２０ ソース １２１ 絶縁層 １２２ ドリフト領域 ２００ ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ ２０１ Ｐ＋埋込み層 ２０２ Ｎ＋ソース領域 ２０３ Ｐボディ領域 ２０４ Ｐ＋絶縁層 ２０５ Ｐ−基層 ２０６ Ｎ−エピタキシャル層 ２０７ Ｎ＋ドレイン接触領域 ２０８ ドレイン ２０９ ゲート ２１０ ゲート酸化膜 ２２０ ソース ２２１ 絶縁層 ２２２ ドリフト領域 ５００、５００Ａ、５００Ｂ ＬＤＤラテラルＤＭＯＳ
トランジスタ ５０１ Ｐ＋埋込み層 ５０２ Ｎ＋ソース領域 ５０３ Ｐボディ領域 ５０４ 高濃度Ｐ＋領域 ５０５ Ｐ−基層 ５０６ 所望に応じて設けられるＮウェル ５０７ Ｎ＋ドレイン接触領域 ５０８ ドレイン ５０９ ゲート ５１０ ゲート酸化層 ５１１ ゲートプレート ５１２ Ｐ−エピタキシャル層 ５１３ 所望に応じて設けられるＰ＋領域 ５２０ ソース ５２１ 絶縁層 ５２２ Ｎ−ドリフト領域 ６００ ＬＤＤラテラルＤＭＯＳトランジスタ ６０６ Ｎウェル ８０１ Ｐ＋埋込み層 ８０２ ゲートプレート ８０４ ドレインプレート ８０５ Ｎ−ドリフト領域 ８２０ トランジスタ１００の電界曲線 ８２１ ゲートプレートを有するトランジスタ１００の
電界曲線 ８２２ トランジスタ５００の電界曲線 ９０１ ＬＤＤラテラルＤＭＯＳトランジスタ ９０３ 低電圧ＣＭＯＳトランジスタ ９０４ ＮＭＯＳトランジスタ ９０５ Ｐ＋埋込み層 ９０６ Ｐ＋埋込み層 ９０８ Ｎ＋ドレイン接触領域 ９１０ 導体 １０００ ＬＤＤラテラルＤＭＯＳトランジスタ １００２ Ｎ＋ソース領域 １００３ Ｐボディ領域 １００９ ゲート １０１３ Ｐ＋接触領域 １０２０ ソース １０５０ フィールド酸化膜領域 １０５１ 不活性エッジ １０５２ 活性エッジ １０５７ 固体長方形 １０６１ Ｐ＋埋込み層の範囲 １０６２ ドリフト領域の範囲 １０６３ 所望に応じて設けられるゲートプレートの範
囲 １１００ ダイオード １２００ ＬＤＤラテラルＤＭＯＳトランジスタ １２０９ ゲート １２２２ Ｎ−ドリフト領域 １２５０ フィールド酸化膜領域 １２５１ １２２２と１２５３との境界面 １２５３ チャネル領域 １３３２ 絶縁パッシベーション層 １３３３ 負電荷 １３３４ 正電荷 １４４１ ＳｉｎＳｉＮ層 １４４１Ａ ＳｉｎＳｉＮ層の表面 １５４０ 多層パッシベーション層 １５４１ ＳｉｎＳｉＮ層 １５４２ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ (72)発明者 マイケル・イー・コーネル アメリカ合衆国カリフォルニア州95008・ キャンベル・リガスドライブ 663 (72)発明者 マイク・チャング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・サウスブラニーコート 10343 (72)発明者 デイビット・グラッソ アメリカ合衆国カリフォルニア州95132・ サンノゼ・マットスアベニュウ 3012 (72)発明者 アグネス・イェング アメリカ合衆国カリフォルニア州95070・ サラトガ・カサブランカレイン 18658 (72)発明者 ジュイピング・チュアング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ビックスバーグドライ ブ 10265

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタを備えた高電圧
    半導体構造であって、 前記電界効果トランジスタが、 第１の導電型の基層と、 前記基層上に形成された前記第１の導電型のエピタキシ
    ャル層と、 前記エピタキシャル層に形成された第２の導電型の第１
    領域と、 前記エピタキシャル層内に前記第１領域から分離されて
    形成された前記第２の導電型の第２領域と、 前記エピタキシャル層内に前記第１領域と前記第２領域
    との間に、かつ前記第２領域と接触して形成された前記
    第２の導電型のドリフト領域と、 前記ドリフト領域と前記第１領域との間の前記エピタキ
    シャル層内に形成されたチャネル領域と、 前記エピタキシャル層の上に形成された絶縁層と、 前記絶縁層と前記チャネル領域の上に形成されたゲート
    領域と、 前記絶縁層の上に形成され、かつ前記第１領域と前記第
    ２領域とに電気的に接続された、窒化珪素から形成され
    たパッシベーション層とを有し、 前記第１領域が第１電圧であって、前記第２領域が第２
    電圧である時、前記ドリフト領域と前記チャネル領域内
    に電界が形成されることを特徴とする高電圧半導体構
    造。
  2. 【請求項２】 その一部が前記チャネル領域と前記ド
    リフト領域の下に配置され、前記基層の上に形成された
    前記第１の導電型の埋込み層とを更に有し、 前記埋込み層が前記ドリフト領域と前記チャネル領域内
    での電界の形成を援助することを特徴とする請求項１に
    記載の高電圧半導体構造。
  3. 【請求項３】 前記第１領域と前記第２領域の間を前
    記パッシベーション層を通して電流が流れず、しかし前
    記パッシベーション層の上に電荷が形成された場合、前
    記電荷が前記ドリフト領域の前記電界を大きく変化させ
    る前に、前記第１領域と前記第２領域とのいずれか一方
    からの電流が流れ電気電荷を電気的に中和するような導
    電型を前記窒化珪素が備えることを特徴とする請求項２
    に記載の高電圧半導体構造。
  4. 【請求項４】 前記窒化珪素パッシベーション層が、 前記第１領域及び前記第２領域に電気的に接続されて形
    成された第１パッシベーション層と、 前記第１パッシベーション層の上に形成された第２パッ
    シベーション層とを備え、 前記第１パッシベーション層と前記第２パッシベーショ
    ン層とが互いに相異なる導電型を有することを特徴とす
    る請求項２に記載の高電圧半導体構造。
  5. 【請求項５】 前記窒化珪素パッシベーション層が、
    互いに隣接する層とは相異なる導電型を備えた複数の層
    を有することを特徴とする請求項２に記載の高電圧半導
    体構造。
  6. 【請求項６】 前記第１領域と前記埋込み層とに電気
    的に接続された、前記第１の導電型のデープウェルを更
    に有することを特徴とする請求項３に記載の高電圧半導
    体構造。
  7. 【請求項７】 前記ゲート領域の上に配置され、かつ
    前記チャネル領域と前記ドリフト領域との間の境界面に
    延在する導電性クレートを更に有することを特徴とする
    請求項２に記載の高電圧半導体構造。
  8. 【請求項８】 前記トランジスタがＤＭＯＳトランジ
    スタであって、 前記エピタキシャル層よりも高い不純物濃度を備え、前
    記エピタキシャル層内に形成された前記第１の導電型で
    あって、前記第１領域の上に配備され、かつ前記第１領
    域と前記ドリフト領域との間の前記第１領域を越えて横
    方向に延在するボディ領域を更に有することを特徴とす
    る請求項１に記載の高電圧半導体構造。
  9. 【請求項９】 前記チャネル領域とドリフト領域との
    下に配置された部分を備え、かつ前記基層上に形成され
    た前記第１の導電型の他の埋込み層を更に有し、 前記埋込み層の電圧が前記ドリフト領域と前記チャネル
    領域内の前記電界の形成を援助することを特徴とする請
    求項８に記載の高電圧半導体構造。
  10. 【請求項１０】 前記第１領域と前記第２領域の間を
    前記パッシベーション層を通して電流が流れる、しかし
    前記パッシベーション層の上に電荷が形成された場合、
    前記電荷が前記ドリフト領域の前記電界を大きく変化さ
    せる前に、前記第１領域と前記第２領域とのいずれか一
    方からの電流が流れ電気電荷を電気的に中和するような
    導電型を前記窒化珪素が備えることを特徴とする請求項
    ８に記載の高電圧半導体構造。
  11. 【請求項１１】 ダイオードを備えた高電圧半導体構
    造であって、 前記ダイオードが、 第１の導電型の基層と、 前記基層上に形成された前記第１の導電型のエピタキシ
    ャル層と、 前記エピタキシャル層内に形成された前記第１の導電型
    の第１領域と、 前記エピタキシャル層内に形成され、かつ前記第１領域
    から分離された第２の導電型の第２領域と、 前記第１領域と前記第２領域との間の前記エピタキシャ
    ル層内に形成され、かつ前記第２領域と接触した前記第
    ２の導電型のドリフト領域と、 前記ドリフト領域と前記第１領域との間の前記エピタキ
    シャル層内のチャネル領域と、 前記エピタキシャル層の上に配置された絶縁層と、 前記絶縁層の上に形成され、前記第１領域と前記第２領
    域とに電気的に接続された窒化珪素から形成されたパッ
    シベーション層とを有し、 前記第１領域が第１電圧であって、前記第２領域が第２
    電圧である時、前記ドリフト領域と前記チャネル領域内
    に電界が形成されることを特徴とする高電圧半導体構
    造。
  12. 【請求項１２】 その一部が前記チャネル領域と前記
    ドリフト領域の下に配置され、前記基層の上に形成され
    た前記第１の導電型の埋込み層とを更に有し、 前記埋込み層が前記ドリフト領域と前記チャネル領域内
    での電界の形成を援助することを特徴とする請求項１１
    に記載の高電圧半導体構造。
  13. 【請求項１３】 前記第１領域と前記第２領域の間を
    前記パッシベーション層を通して電流が流れず、しかし
    前記パッシベーション層の上に電荷が形成された場合、
    前記電荷が前記ドリフト領域の前記電界を大きく変化さ
    せる前に、前記第１領域と前記第２領域とのいずれか一
    方からの電流が流れ電気電荷を電気的に中和するような
    導電型を前記窒化珪素が備えることを特徴とする請求項
    １２に記載の高電圧半導体構造。
  14. 【請求項１４】 前記第１領域の下に形成され、前記
    第１領域と前記第２領域との間の前記第１領域を越えて
    横方向に延在し、前記エピタキシャル層内に形成され、
    前記エピタキシャル層より高い不純物濃度を備えた前記
    第１の導電型のボディ領域を更に有し、前記ダイオード
    がＤＭＯＳ構造からなることを特徴とする請求項１３に
    記載の高電圧半導体構造。
  15. 【請求項１５】 高電圧半導体構造の製造方法であっ
    て、 第１の導電型の半導体内に、第２の導電型の第１の高濃
    度にドープされた接触領域を形成する過程と、 前記半導体内のチャネルによって前記第１接触領域から
    分離され、かつ前記第２の導電型の低濃度にドープされ
    たドレン領域を前記半導体内に形成する過程と、 前記ドリフト領域と接触する前記第２の導電型の第２接
    触領域を前記半導体内に形成する過程と、 前記半導体の上に配置された絶縁層を形成する過程と、 前記絶縁層を通過する前記第１領域及び前記第２領域へ
    の接触部を形成する過程と、 前記第１接触領域と前記第２接触領域とに電気的に接触
    し、前記ドリフト領域の上に配置された窒化珪素パッシ
    ベーション層を形成する過程とを有することを特徴とす
    る高電圧半導体構造の製造方法。
  16. 【請求項１６】 半導体構造の表面に前記第１の導電
    型の高濃度にドープされた電界形成領域を形成する過程
    と、 その内部に前記第１接触領域と、前記第２接触領域と、
    前記ドリフト領域が形成された前記半導体構造を有す
    る、前記半導体基層の前記表面の上に前記第１の導電型
    のエピタキシャル層を形成する過程と、 前記第１接触領域と前記ドリフト領域との間に前記第１
    接触領域を越えて横方向に延在し、かつ前記第１接触領
    域の下に配置された、前記エピタキシャル層内の前記第
    １の導電型の高濃度に不純物ドープされたボディ領域を
    形成する過程を更に有することを特徴とする請求項１５
    に記載の方法。
JP6087577A 1993-03-31 1994-03-31 高電圧半導体構造及びその製造方法 Pending JPH0750413A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/040,684 US5374843A (en) 1991-05-06 1993-03-31 Lightly-doped drain MOSFET with improved breakdown characteristics
US08/040,684 1993-03-31

Publications (1)

Publication Number Publication Date
JPH0750413A true JPH0750413A (ja) 1995-02-21

Family

ID=21912355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6087577A Pending JPH0750413A (ja) 1993-03-31 1994-03-31 高電圧半導体構造及びその製造方法

Country Status (4)

Country Link
US (1) US5374843A (ja)
EP (1) EP0620599B1 (ja)
JP (1) JPH0750413A (ja)
DE (1) DE69407852T2 (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219512A (ja) * 1995-12-02 1997-08-19 Lg Semicon Co Ltd Ｍｏｓ電界効果トランジスタ及びその製造方法
JP2002009277A (ja) * 2000-06-20 2002-01-11 Oki Electric Ind Co Ltd オフセットゲート型電界効果トランジスタ及び半導体装置
JP2002314077A (ja) * 2001-02-28 2002-10-25 Linear Technol Corp 高電圧ｍｏｓトランジスタ
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
KR100408771B1 (ko) * 2001-01-16 2003-12-06 산요덴키가부시키가이샤 반도체 장치와 그 제조 방법
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
WO2005093842A1 (ja) * 2004-03-26 2005-10-06 Sanken Electric Co., Ltd. 半導体装置
JP2006041533A (ja) * 2004-07-27 2006-02-09 Robert Bosch Gmbh 高電圧ｍｏｓトランジスタおよび相応の製造方法
JP2006270034A (ja) * 2005-02-28 2006-10-05 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007537596A (ja) * 2004-05-13 2007-12-20 クリー　インコーポレイテッド フィールドプレートに接続されたソース領域を有する、ワイドバンドギャップ電界効果トランジスタ
JP2009164460A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 半導体装置
JP2011127168A (ja) * 2009-12-16 2011-06-30 Shimadzu Corp プラズマｃｖｄ装置
US8004040B2 (en) 2007-12-20 2011-08-23 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
JP2011192919A (ja) * 2010-03-16 2011-09-29 Oki Semiconductor Co Ltd 半導体集積装置の製造方法及び半導体集積装置
US8143691B2 (en) 2008-09-17 2012-03-27 Sharp Kabushiki Kaisha Semiconductor device and method for making the same
KR101252625B1 (ko) * 2005-04-28 2013-04-09 익시스 코포레이션 패시베이션층을 갖는 반도체 파워 디바이스
JP2014143419A (ja) * 2013-01-23 2014-08-07 Freescale Semiconductor Inc ３次元的な表面電界緩和が増強された半導体デバイス
US8933486B2 (en) 2006-11-13 2015-01-13 Cree, Inc. GaN based HEMTs with buried field plates
JP2015008222A (ja) * 2013-06-25 2015-01-15 ローム株式会社 半導体装置
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP2018120930A (ja) * 2017-01-24 2018-08-02 トヨタ自動車株式会社 半導体装置
WO2020129375A1 (ja) 2018-12-19 2020-06-25 株式会社日立製作所 半導体装置
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19517975B4 (de) * 1994-07-12 2007-02-08 International Rectifier Corp., El Segundo CMOS-Schaltungsplättchen mit Polysilizium-Feldringstruktur
US6096610A (en) * 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US5748025A (en) * 1996-03-29 1998-05-05 Intel Corporation Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6316820B1 (en) 1997-07-25 2001-11-13 Hughes Electronics Corporation Passivation layer and process for semiconductor devices
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
JP2974003B2 (ja) * 1998-04-22 1999-11-08 富士電機株式会社 半導体装置およびその製造方法
US6534829B2 (en) * 1998-06-25 2003-03-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6391675B1 (en) 1998-11-25 2002-05-21 Raytheon Company Method and apparatus for switching high frequency signals
SE9900358D0 (sv) * 1999-02-03 1999-02-03 Ind Mikroelektronikcentrum Ab A lateral field effect transistor of SiC, a method for production thereof and a use of such a transistor
JP2001057426A (ja) * 1999-06-10 2001-02-27 Fuji Electric Co Ltd 高耐圧半導体装置およびその製造方法
FR2803143B1 (fr) * 1999-12-28 2002-04-12 St Microelectronics Sa Dispositif ecreteur a resistance negative
US6372557B1 (en) * 2000-04-19 2002-04-16 Polyfet Rf Devices, Inc. Method of manufacturing a lateral fet having source contact to substrate with low resistance
TW512533B (en) * 2000-04-26 2002-12-01 Sanyo Electric Co Semiconductor device and its manufacturing process
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
KR100409093B1 (ko) * 2001-07-12 2003-12-11 주식회사 엘리아테크 고전압소자 및 그의 메탈 배선 방법
US6620697B1 (en) * 2001-09-24 2003-09-16 Koninklijke Philips Electronics N.V. Silicon carbide lateral metal-oxide semiconductor field-effect transistor having a self-aligned drift region and method for forming the same
US6737311B2 (en) * 2001-09-26 2004-05-18 Agere Systems Inc. Semiconductor device having a buried layer for reducing latchup and a method of manufacture therefor
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
DE10255116B4 (de) * 2002-11-26 2015-04-02 Infineon Technologies Ag LDMOS-Transistor und Verfahren zu dessen Herstellung
US6888710B2 (en) * 2003-01-03 2005-05-03 Micrel, Incorporated Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor
WO2005031876A1 (en) * 2003-09-30 2005-04-07 Koninklijke Philips Electronics, N.V. Lateral thin-film soi device having a field plate with isolated metallic regions
US7081654B2 (en) * 2004-08-26 2006-07-25 Micrel, Inc. Method and system for a programmable electrostatic discharge (ESD) protection circuit
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
JP4874736B2 (ja) * 2005-08-11 2012-02-15 株式会社東芝 半導体装置
JP3897801B2 (ja) * 2005-08-31 2007-03-28 シャープ株式会社 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
US20090032885A1 (en) * 2007-07-31 2009-02-05 Intersil Americas, Inc. Buried Isolation Layer
US7897471B2 (en) 2008-06-19 2011-03-01 Fairchild Semiconductor Corporation Method and apparatus to improve the reliability of the breakdown voltage in high voltage devices
EP2144281A1 (de) * 2008-07-09 2010-01-13 Micronas GmbH Verfahren zum Erzeugen eines Substratkontakts in einem CMOS-Prozess
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
WO2010014281A1 (en) * 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Semiconductor on insulator devices containing permanent charge
US8669640B2 (en) * 2009-07-14 2014-03-11 Freescale Semiconductor, Inc. Bipolar transistor
JP5673627B2 (ja) * 2012-08-03 2015-02-18 トヨタ自動車株式会社 半導体装置及びその製造方法
KR101671651B1 (ko) 2012-10-16 2016-11-16 아사히 가세이 일렉트로닉스 가부시끼가이샤 전계 효과 트랜지스터 및 반도체 장치
US9245997B2 (en) 2013-08-09 2016-01-26 Magnachip Semiconductor, Ltd. Method of fabricating a LDMOS device having a first well depth less than a second well depth
KR101941295B1 (ko) * 2013-08-09 2019-01-23 매그나칩 반도체 유한회사 반도체 소자
DE102014009980B4 (de) * 2014-07-03 2019-03-21 Elmos Semiconductor Aktiengesellschaft MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron)
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US11171215B2 (en) 2014-12-18 2021-11-09 Silanna Asia Pte Ltd Threshold voltage adjustment using adaptively biased shield plate
US9559199B2 (en) 2014-12-18 2017-01-31 Silanna Asia Pte Ltd LDMOS with adaptively biased gate-shield
US9576791B2 (en) * 2015-06-01 2017-02-21 GM Global Technology Operations LLC Semiconductor devices including semiconductor structures and methods of fabricating the same
US10153213B2 (en) * 2015-08-27 2018-12-11 Semiconductor Components Industries, Llc Process of forming an electronic device including a drift region, a sinker region and a resurf region
CN109844913B (zh) * 2016-10-24 2022-02-25 三菱电机株式会社 化合物半导体器件
DE112017005359B4 (de) * 2016-10-24 2022-12-15 Mitsubishi Electric Corp. Verbundhalbleitervorrichtung
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
CN109860300B (zh) * 2018-12-27 2022-04-22 北京顿思集成电路设计有限责任公司 半导体器件及其制造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4058822A (en) * 1975-05-30 1977-11-15 Sharp Kabushiki Kaisha High voltage, low on-resistance diffusion-self-alignment metal oxide semiconductor device and manufacture thereof
US4153904A (en) * 1977-10-03 1979-05-08 Texas Instruments Incorporated Semiconductor device having a high breakdown voltage junction characteristic
CA1131801A (en) * 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS5552272A (en) * 1978-10-13 1980-04-16 Seiko Epson Corp High withstanding voltage dsa mos transistor
JPS5670662A (en) * 1979-11-13 1981-06-12 Nec Corp Insulated gate type field effect transistor
US4394674A (en) * 1979-10-09 1983-07-19 Nippon Electric Co., Ltd. Insulated gate field effect transistor
JPS56133870A (en) * 1980-03-22 1981-10-20 Sharp Corp Mos field effect semiconductor device with high breakdown voltage
US4297149A (en) * 1980-05-05 1981-10-27 Rca Corporation Method of treating SiPOS passivated high voltage semiconductor device
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
JPS5720476A (en) * 1980-07-10 1982-02-02 Mitsubishi Electric Corp Diode
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
JPS57211272A (en) * 1981-06-23 1982-12-25 Toshiba Corp Semiconductor device
JPS57211778A (en) * 1981-06-24 1982-12-25 Hitachi Ltd Mos semiconductor device
DE3138960A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erzeugung elektrisch leitender schichten
JPS58140165A (ja) * 1982-02-15 1983-08-19 Rohm Co Ltd 電界効果半導体装置
DE3219888A1 (de) * 1982-05-27 1983-12-01 Deutsche Itt Industries Gmbh, 7800 Freiburg Planares halbleiterbauelement und verfahren zur herstellung
US4652895A (en) * 1982-08-09 1987-03-24 Harris Corporation Zener structures with connections to buried layer
CA1200620A (en) * 1982-12-21 1986-02-11 Sel Colak Lateral dmos transistor devices suitable for source- follower applications
US4580156A (en) * 1983-12-30 1986-04-01 At&T Bell Laboratories Structured resistive field shields for low-leakage high voltage devices
JPS61171165A (ja) * 1985-01-25 1986-08-01 Nissan Motor Co Ltd Ｍｏｓトランジスタ
JPS6245175A (ja) * 1985-08-23 1987-02-27 Toshiba Corp 横方向ｍｏｓ型ｆｅｔ素子
JPS62222676A (ja) * 1986-03-25 1987-09-30 Nec Corp 高耐圧ｍｏｓトランジスタ
US4933740A (en) * 1986-11-26 1990-06-12 General Electric Company Insulated gate transistor with vertical integral diode and method of fabrication
JPS63157475A (ja) * 1986-12-20 1988-06-30 Toshiba Corp 半導体装置及びその製造方法
JP2585331B2 (ja) * 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
JP2896141B2 (ja) * 1987-02-26 1999-05-31 株式会社東芝 高耐圧半導体素子
USH665H (en) * 1987-10-19 1989-08-01 Bell Telephone Laboratories, Incorporated Resistive field shields for high voltage devices
US4939566A (en) * 1987-10-30 1990-07-03 North American Philips Corporation Semiconductor switch with parallel DMOS and IGT
US4929991A (en) * 1987-11-12 1990-05-29 Siliconix Incorporated Rugged lateral DMOS transistor structure
US4890146A (en) * 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
US4922327A (en) * 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
JPH01243472A (ja) * 1988-03-24 1989-09-28 Fuji Xerox Co Ltd 半導体装置
JPH0251274A (ja) * 1988-08-15 1990-02-21 Nec Corp ショットキダイオードの製造方法
JP2730088B2 (ja) * 1988-10-12 1998-03-25 日本電気株式会社 高耐圧半導体装置
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US5107323A (en) * 1988-12-22 1992-04-21 At&T Bell Laboratories Protective layer for high voltage devices
DE4022022C2 (de) * 1989-07-12 1995-09-28 Fuji Electric Co Ltd Vertikal-Halbleitervorrichtung mit Zenerdiode als Überspannugsschutz
FR2650122B1 (fr) * 1989-07-21 1991-11-08 Motorola Semiconducteurs Dispositif semi-conducteur a haute tension et son procede de fabrication
JPH0357278A (ja) * 1989-07-25 1991-03-12 Seiko Instr Inc Ｍｉｓ型電界効果トランジスタ
US5057897A (en) * 1990-03-05 1991-10-15 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219512A (ja) * 1995-12-02 1997-08-19 Lg Semicon Co Ltd Ｍｏｓ電界効果トランジスタ及びその製造方法
JP2002009277A (ja) * 2000-06-20 2002-01-11 Oki Electric Ind Co Ltd オフセットゲート型電界効果トランジスタ及び半導体装置
JP4577948B2 (ja) * 2000-06-20 2010-11-10 Ｏｋｉセミコンダクタ株式会社 オフセットゲート型電界効果トランジスタ
KR100408771B1 (ko) * 2001-01-16 2003-12-06 산요덴키가부시키가이샤 반도체 장치와 그 제조 방법
JP2002314077A (ja) * 2001-02-28 2002-10-25 Linear Technol Corp 高電圧ｍｏｓトランジスタ
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
US7692239B2 (en) 2003-03-10 2010-04-06 Fuji Electric Device Technology Co., Ltd. MIS-type semiconductor device
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
WO2005093842A1 (ja) * 2004-03-26 2005-10-06 Sanken Electric Co., Ltd. 半導体装置
KR100722700B1 (ko) * 2004-03-26 2007-05-30 산켄덴키 가부시키가이샤 반도체장치
JPWO2005093842A1 (ja) * 2004-03-26 2008-02-14 サンケン電気株式会社 半導体装置
JP4692481B2 (ja) * 2004-03-26 2011-06-01 サンケン電気株式会社 高耐圧横型ｍｏｓｆｅｔを備える半導体装置
JP2007537596A (ja) * 2004-05-13 2007-12-20 クリー　インコーポレイテッド フィールドプレートに接続されたソース領域を有する、ワイドバンドギャップ電界効果トランジスタ
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
JP2006041533A (ja) * 2004-07-27 2006-02-09 Robert Bosch Gmbh 高電圧ｍｏｓトランジスタおよび相応の製造方法
JP2006270034A (ja) * 2005-02-28 2006-10-05 Fuji Electric Device Technology Co Ltd 半導体装置
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
KR101252625B1 (ko) * 2005-04-28 2013-04-09 익시스 코포레이션 패시베이션층을 갖는 반도체 파워 디바이스
US8933486B2 (en) 2006-11-13 2015-01-13 Cree, Inc. GaN based HEMTs with buried field plates
US8004040B2 (en) 2007-12-20 2011-08-23 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
JP2009164460A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 半導体装置
US8143691B2 (en) 2008-09-17 2012-03-27 Sharp Kabushiki Kaisha Semiconductor device and method for making the same
JP2011127168A (ja) * 2009-12-16 2011-06-30 Shimadzu Corp プラズマｃｖｄ装置
JP2011192919A (ja) * 2010-03-16 2011-09-29 Oki Semiconductor Co Ltd 半導体集積装置の製造方法及び半導体集積装置
JP2014143419A (ja) * 2013-01-23 2014-08-07 Freescale Semiconductor Inc ３次元的な表面電界緩和が増強された半導体デバイス
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
JP2015008222A (ja) * 2013-06-25 2015-01-15 ローム株式会社 半導体装置
JP2018120930A (ja) * 2017-01-24 2018-08-02 トヨタ自動車株式会社 半導体装置
WO2020129375A1 (ja) 2018-12-19 2020-06-25 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
DE69407852T2 (de) 1998-08-27
EP0620599A1 (en) 1994-10-19
DE69407852D1 (de) 1998-02-19
EP0620599B1 (en) 1998-01-14
US5374843A (en) 1994-12-20

Similar Documents

Publication Publication Date Title
JPH0750413A (ja) 高電圧半導体構造及びその製造方法
JP4078081B2 (ja) 自己絶縁されたダイオードの構造及びこのダイオードの構造を提供するための方法
US10818516B2 (en) Semiconductor device having biasing structure for self-isolating buried layer and method therefor
US9818863B2 (en) Integrated breakdown protection
US8652930B2 (en) Semiconductor device with self-biased isolation
EP0069429B1 (en) Insulated gate field effect transistor
EP0083815B1 (en) Lateral junction field effect transistor device
JP4037472B2 (ja) グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路
EP0958613B1 (en) Semiconductor component for high voltage
CN101465378B (zh) 半导体器件及其制造方法
US9893164B2 (en) Bipolar transistor device fabrication methods
US9825169B2 (en) Partial, self-biased isolation in semiconductor devices
US20090057711A1 (en) Semiconductor device with a u-shape drift region
US5886384A (en) Semiconductor component with linear current to voltage characteristics
JP2005507164A (ja) 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路
US7074681B2 (en) Semiconductor component and method of manufacturing
US8115273B2 (en) Deep trench isolation structures in integrated semiconductor devices
US9614074B1 (en) Partial, self-biased isolation in semiconductor devices
EP0665597A1 (en) IGBT and manufacturing process therefore
US9698024B2 (en) Partial SOI on power device for breakdown voltage improvement
Ajit et al. 1200 V high-side lateral MOSFET in junction-isolated power IC technology using two field-reduction layers
US9356116B2 (en) Power semiconductor device and method of fabricating the same
JPH06350091A (ja) ラッチアップに対する耐久性の大きなｄｍｏｓ構造及び製造方法