CN114914298A - 半导体装置 - Google Patents

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CN114914298A CN202110175890.XA CN202110175890A CN114914298A CN 114914298 A CN114914298 A CN 114914298A CN 202110175890 A CN202110175890 A CN 202110175890A CN 114914298 A CN114914298 A CN 114914298A
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王诣杰
赖柏均
林克峰
郭镇铵
周泽玮
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Abstract

本发明公开一种半导体装置，其包括半导体基底、栅极结构、源极区、漏极区以及多个场板。栅极结构设置于半导体基底上，源极区与漏极区设置于半导体基底中且分别位于栅极结构在一第一方向上的两相对侧。多个场板设置于半导体基底上，且各场板部分位于栅极结构之上且部分位于栅极结构与漏极区之间。栅极结构与多个场板中的至少一个电连接，且源极区与多个场板中的至少一个电连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，尤其是涉及一种具有场板的半导体装置。
背景技术
在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理***(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的击穿电压(breakdown voltage)。然而，随着相关产品的要求越来越高，如何通过在结构或/及制作工艺上的设计调整来改善功率元件的电性表现、耐压能力或/及功率耗损(power loss)等仍是相关领域人员持续努力的方向。
发明内容
本发明提供了一种半导体装置，利用将栅极结构电连接到至少一个场板，且将源极区电连接到至少一个场板，由此调整半导体装置的导通电阻(on-resistance，Ron)、栅极电荷(gate charge，Qg)等特性，进而达到改善半导体装置的特定电性表现或/及降低功率耗损的效果。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一栅极结构、一源极区、一漏极区以及多个场板。栅极结构设置于半导体基底上。源极区与漏极区设置于半导体基底中且分别位于栅极结构在一第一方向上的两相对侧。多个场板设置于半导体基底上，各场板部分位于栅极结构之上且部分位于栅极结构与漏极区之间，栅极结构与多个场板中的至少一个电连接，且源极区与多个场板中的至少一个电连接。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一第一栅极结构、一第二栅极结构、一第一源极区、一第一漏极区、一第二源极区、一第二漏极区、多个第一场板以及多个第二场板。第一栅极结构与第二栅极结构设置于半导体基底上。第一源极区与第一漏极区设置于半导体基底中且分别位于第一栅极结构在一第一方向上的两相对侧。第二源极区与第二漏极区设置于半导体基底中且分别位于第二栅极结构在第一方向上的两相对侧。第一场板与第二场板设置于半导体基底上。各第一场板部分位于第一栅极结构之上且部分位于第一栅极结构与第一漏极区之间，且第一栅极结构与多个第一场板中的至少一个电连接。各第二场板部分位于第二栅极结构之上且部分位于第二栅极结构与第二漏极区之间，且第二源极区与多个第二场板中的至少一个电连接。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一栅极结构、一源极区、一漏极区以及多个场板。栅极结构设置于半导体基底上。源极区与漏极区设置于半导体基底中且分别位于栅极结构在一第一方向上的两相对侧。多个场板设置于半导体基底上，各场板部分位于栅极结构之上且部分位于栅极结构与漏极区之间，栅极结构与多个场板中的多个电连接，且源极区与多个场板中的多个电连接。电连接至栅极结构的多个场板与电连接至源极区的多个场板沿一第二方向上交替排列，且第二方向与第一方向正交。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一栅极结构、一源极区、一漏极区以及多个场板。栅极结构设置于半导体基底上。源极区与漏极区设置于半导体基底中且分别位于栅极结构在一第一方向上的两相对侧。多个场板设置于半导体基底上，各场板部分位于栅极结构之上且部分位于栅极结构与漏极区之间，栅极结构与多个场板中的至少一个电连接，且源极区与多个场板中的至少一个电连接。电连接至栅极结构的场板的尺寸大小不同于电连接至源极区的场板的尺寸大小。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一第一栅极结构、一第二栅极结构、一第一源极区、一第一漏极区、一第二源极区、一第二漏极区、多个第一场板以及多个第二场板。第一栅极结构与第二栅极结构设置于半导体基底上。第一源极区与第一漏极区设置于半导体基底中且分别位于第一栅极结构在一第一方向上的两相对侧。第二源极区与第二漏极区设置于半导体基底中且分别位于第二栅极结构在第一方向上的两相对侧。第一场板与第二场板设置于半导体基底上。各第一场板部分位于第一栅极结构之上且部分位于第一栅极结构与第一漏极区之间，且第一栅极结构与多个第一场板中的至少一个电连接。各第二场板部分位于第二栅极结构之上且部分位于第二栅极结构与第二漏极区之间，且第二源极区与多个第二场板中的至少一个电连接。第一场板的数量不同于第二场板的数量。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一第一栅极结构、一第二栅极结构、一第一源极区、一第一漏极区、一第二源极区、一第二漏极区、多个第一场板以及多个第二场板。第一栅极结构与第二栅极结构设置于半导体基底上。第一源极区与第一漏极区设置于半导体基底中且分别位于第一栅极结构在一第一方向上的两相对侧。第二源极区与第二漏极区设置于半导体基底中且分别位于第二栅极结构在第一方向上的两相对侧。第一场板与第二场板设置于半导体基底上。各第一场板部分位于第一栅极结构之上且部分位于第一栅极结构与第一漏极区之间，且第一栅极结构与多个第一场板中的至少一个电连接。各第二场板部分位于第二栅极结构之上且部分位于第二栅极结构与第二漏极区之间，且第二源极区与多个第二场板中的至少一个电连接。多个第一场板中的至少一个的尺寸大小不同于多个第二场板中的至少一个的尺寸大小。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2为本发明第一实施例的半导体装置的一剖面示意图；
图3为本发明第一实施例的半导体装置的另一剖面示意图；
图4为本发明第二实施例的半导体装置的示意图；
图5为本发明第二实施例的半导体装置的一剖面示意图；
图6为本发明第二实施例的半导体装置的另一剖面示意图；
图7为本发明第三实施例的半导体装置的示意图；
图8为本发明第四实施例的半导体装置的示意图；
图9为本发明第五实施例的半导体装置的示意图；
图10为本发明第六实施例的半导体装置的示意图；
图11为本发明第七实施例的半导体装置的示意图；
图12为本发明第八实施例的半导体装置的示意图；
图13为本发明第九实施例的半导体装置的示意图；
图14为本发明第十实施例的半导体装置的示意图。
主要元件符号说明
10 半导体基底
10A 主动(有源)区
12 隔离结构
22 第一阱区
24 第二阱区
24A 第一部分
24B 第二部分
32 栅极介电层
32A 第一栅极介电层
32B 第二栅极介电层
34 栅极结构
36 间隙壁
38 绝缘图案
38A 第一绝缘图案
38B 第二绝缘图案
42 轻掺杂区
42A 第一轻掺杂区
42B 第二轻掺杂区
44D 漏极区
44S 源极区
46 掺杂区
101 半导体装置
102 半导体装置
103 半导体装置
104 半导体装置
105 半导体装置
106 半导体装置
107 半导体装置
108 半导体装置
109 半导体装置
110 半导体装置
CS1 第一连接结构
CS2 第二连接结构
CS3 第三连接结构
D1 第一方向
D2 第二方向
D3 第三方向
DE1 第一漏极区
DE2 第二漏极区
DS 距离
DS1 距离
DS2 距离
F11 场板
F12 场板
F21 场板
F22 场板
FP1 第一场板
FP2 第二场板
GS1 第一栅极结构
GS2 第二栅极结构
L 长度
L1 长度
L2 长度
SE1 第一源极区
SE2 第二源极区
V1 接触结构
V2 接触结构
V3 接触结构
V4 接触结构
V5 接触结构
W 宽度
W1 宽度
W2 宽度
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图3。图1所绘示为本发明第一实施例的半导体装置101的示意图，图2所绘示为本实施例的半导体装置101的一剖面示意图，而图3所绘示为本实施例的半导体装置101的另一剖面示意图。此外，图1可被视为本实施例的半导体装置101的上视图或/及布局示意图，而半导体装置101中的部分部件(例如源极区、漏极区、掺杂区、阱区、隔离结构、间隙壁以及栅极介电层等)并未绘示于图1中。图2可被视为沿图1中A-A’剖线所绘示的剖视图，而图3可被视为沿图1中B-B’剖线所绘示的剖视图，但并不以此为限。如图1至图3所示，半导体装置101包括一半导体基底10、一栅极结构34、一源极区44S、一漏极区44D以及多个场板(field plate，例如多个第一场板FP1)。栅极结构34设置于半导体基底10上。源极区44S与漏极区44D设置于半导体基底10中且分别位于栅极结构34在一第一方向D1上的两相对侧。多个第一场板FP1设置于半导体基底10上，各第一场板FP1部分位于栅极结构34之上且部分位于栅极结构34与漏极区44D之间，栅极结构34与多个第一场板FP1中的至少一个电连接，且源极区44S与多个第一场板FP1中的至少一个电连接。通过使至少一个第一场板FP1与栅极结构34电连接且使至少一个第一场板FP1与源极区44S电连接，可调整半导体装置101的导通电阻(on-resistance，Ron)、栅极电荷(gate charge，Qg)等特性，进而达到降低功率耗损的效果。
在一些实施例中，上述的第一方向D1可被视为一水平方向，而第一方向D1可与另一个水平方向(例如图1至图3中所示的第二方向D2)以及一垂直方向(例如图1至图3中所示的第三方向D3)大体上正交。此外，第三方向D3可被视为半导体基底10的厚度方向，而半导体基底10可于第三方向D3上具有相对的一上表面与一底表面，且上述的栅极结构34与第一场板FP1可设置于上表面的一侧，但并不以此为限。第二方向D2与第三方向D3可大体上与半导体基底10的上表面或/及底表面平行，但并不以此为限。此外，在本文中所述在垂直方向(例如第三方向D3)上相对较高的位置或/及部件与半导体基底10的底表面之间在第三方向D3上的距离大于在第三方向D3上相对较低的位置或/及部件与半导体基底10的底表面之间在第三方向D3上的距离，各部件的下部或底部可比此部件的上部或顶部在第三方向D3上更接近半导体基底10的底表面，在某个部件之上的另一部件可被视为在第三方向D3上相对较远离半导体基底10的底表面，而在某个部件之下的另一部件可被视为在第三方向D3上相对较接近半导体基底10的底表面。
进一步说明，在一些实施例中，半导体装置101可还包括一隔离结构12、一第一阱区22、一第二阱区24、一栅极介电层32、一间隙壁36、多个绝缘图案38、一轻掺杂区42、一掺杂区46、多个接触结构(例如接触结构V1、接触结构V2、接触结构V3、接触结构V4以及接触结构V5)、一第一连接结构CS1、一第二连接结构CS2以及一第三连接结构CS3，但并不以此为限。隔离结构12可至少部分设置于半导体基底10中，用以于半导体基底10中定义出多个主动区10A。第一阱区22与第二阱区24可设置于半导体基底10中，第一阱区22的一部分与第二阱区24的一部分可分别位于栅极结构34在第一方向D1上的相对两侧，而源极区44S可位于第一阱区22中且漏极区44D可位于第二阱区24中。此外，轻掺杂区42与掺杂区46可设置于半导体基底10中且位于第一阱区22中，而源极区44S可分别与轻掺杂区42以及掺杂区46相邻设置。
在一些实施例中，第一阱区22的导电型态可与第二阱区24的导电型态互补(complementary)，源极区44S、漏极区44D以及轻掺杂区42的导电型态可与第二阱区24的导电型态相同，而掺杂区46的导电型态可与第一阱区22的导电型态相同，但并不以此为限。举例来说，当半导体基底10为p型半导体基底或具有p型掺杂区的半导体基底时，第一阱区22可为p型掺杂阱区，第二阱区24可为n型掺杂阱区，轻掺杂区42可为n型轻掺杂区，源极区44S与漏极区44D可分别为n型重掺杂区，而掺杂区46可为p型重掺杂区，但并不以此为限。在一些实施例中，掺杂区46可用以调整第一阱区22的电位状况，而掺杂区46与源极区44S可一并被视为半导体装置101中的源极掺杂区，但并不以此为限。此外，在一些实施例中，第二阱区24可被视为半导体装置中的漂移区(drift region)，而半导体装置可被视为双扩散金属氧化物半导体(double-diffused MOS，DMOS)装置，例如在双极-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-CMOS-DMOS，BCD)结构中的DMOS装置，但并不以此为限。
栅极介电层32设置于半导体基底10上，且栅极介电层32的至少一部分可于第三方向D3上位于栅极结构34与半导体基底10之间。间隙壁36设置于半导体基底10上，且间隙壁36可设置于栅极结构34的侧壁上并在第三方向D3上位于轻掺杂区42之上，但并不以此为限。多个绝缘图案38可设置于半导体基底10上，各绝缘图案38可部分位于栅极结构34之上且部分位于栅极结构34与漏极区44D之间，且各绝缘图案38可设置于半导体基底10与多个第一场板FP1中的一个之间。在一些实施例中，每一个绝缘图案38可与对应的第一场板FP1在第三方向D3上对应设置，且各绝缘图案38在第三方向D3上的投影图案可与对应的第一场板FP1在第三方向D3上的投影图案互相叠合而具有大体上相同的图案与面积，但并不以此为限。
此外，接触结构V1、接触结构V2、接触结构V3、接触结构V4以及接触结构V5可设置于覆盖第一场板FP1、源极区44S、漏极区44D以及栅极结构34的层间介电层(未绘示)中。接触结构V1与接触结构V2可分别设置于对应的第一场板FP1上并与对应的第一场板FP1形成电连接，接触结构V3可设置于源极区44S上而与源极区44S电连接，接触结构V4可设置于漏极区44D上而与漏极区44D电连接，而接触结构V5可设置于栅极结构34上而与栅极结构34电连接。在一些实施例中，上述的各接触结构可直接接触对应的部件以形成电连接，或者也可视设计需要而于各接触结构与对应的部件之间形成导电辅助结构(例如但并不限于导电金属硅化物)，由此达到降低接触阻抗的效果，但并不以此为限。
在一些实施例中，第一连接结构CS1、第二连接结构CS2以及第三连接结构CS3可设置于上述的层间介电层上，第一连接结构CS1、第二连接结构CS2以及第三连接结构CS3可彼此分离设置(例如电性分离或/及未直接相连)，且第一连接结构CS1、第二连接结构CS2以及第三连接结构CS3可与对应的接触结构相连而形成电连接。举例来说，栅极结构34可通过接触结构V5、第一连接结构CS1以及接触结构V1而与多个第一场板FP1中的至少一个电连接，源极区44S可通过接触结构V3、第二连接结构CS2以及接触结构V2而与多个第一场板FP1中的至少一个电连接，而第三连接结构CS3则可通过接触结构V4而与漏极区44D电连接。
在一些实施例中，各第一场板FP1可沿第一方向D1延伸且沿第二方向D2重复排列设置，且各第一场板FP1可彼此互相分离，而栅极结构34可大体上沿第二方向D2延伸，但并不以此为限。此外，在一些实施例中，电连接至栅极结构34的第一场板FP1可与电连接至源极区44S的第一场板FP1电性分离。举例来说，电连接至栅极结构34的第一场板FP1可被视为场板F11，电连接至源极区44S的第一场板FP1可被视为场板F12，而场板F11与场板F12电性分离。在一些实施例中，栅极结构34可与多个第一场板FP1中的多个第一场板FP1(例如多个场板F11)电连接，源极区44S可与多个第一场板FP1中的多个第一场板FP1(例如多个场板F12)电连接，且场板F11与场板F12电性分离。在一些实施例中，第一场板FP1中的各场板F11可通过接触结构V1、第一连接结构CS1以及接触结构V5而与栅极结构34电连接，且第一场板FP1中的各场板F12可通过接触结构V2、第二连接结构CS2以及接触结构V3而与源极区44S电连接。此外，第一连接结构CS1以及电连接至源极区44S的第一场板FP1(例如场板F12)的一部分可在半导体基底10的一厚度方向(例如第三方向D3)上重叠且彼此电性分离，而第二连接结构CS2以及电连接至栅极结构34的第一场板FP1(例如场板F11)的一部分可在第三方向D3上重叠且彼此电性分离，但并不以此为限。换句话说，在沿第三方向D3上观看半导体装置101的状况下，第一连接结构CS1与场板F12可部分重叠且彼此电性分离，而第二连接结构CS2与场板F11可部分重叠且彼此电性分离，但并不以此为限。
在一些实施例中，与栅极结构34电连接的场板F11可用以增加累积电荷而降低半导体装置101的导通电阻且可改善由电场导致的安全工作区(E-SOA)，而与源极区44S电连接的场板F12则可用以改善栅极-漏极间电容(Cgd)而降低半导体装置101的栅极电荷且可改善半导体装置101的品质因子(Figure of Merit，FOM)。因此，可通过调整各第一场板FP1的数量、排列密度(例如相邻的第一场板FP1之间在第二方向D2上的距离DS)或/及尺寸大小(dimension，例如各第一场板FP1的宽度W或/及长度L)来调整第一场板FP1在半导体装置101中产生效果的程度状况。在一些实施例中，各第一场板FP1可具有大体上相同的尺寸大小(例如大体上相同的宽度W或/及长度L)，且多个第一场板FP1可在大体上相同的节距下沿第二方向D2上重复排列且互相对齐，而在此状况下可经由调整第一接触结构V1以及第二接触结构V2的数量或/及设置位置即可调整与栅极结构34电连接的场板F11以及与源极区44S电连接的场板F12在半导体装置特性上的影响贡献程度，故可不需调整第一场板FP1的布局设计而达到简化设计流程或/及降低生产成本的效果，但并不以此为限。
此外，半导体装置的功率耗损可包括导通耗损(conduction loss)、切换耗损(switching loss)以及驱动耗损(drive loss)，其中切换耗损同时会受到导通电阻与栅极电荷的影响，驱动耗损会受到栅极电荷的影响，而导通耗损则会受到导通电阻的影响。在相对较低的切换频率操作下，半导体装置的功率耗损主要来自于导通耗损，而在相对较高的切换频率操作下，驱动耗损与切换耗损在整体的功率耗损中所占比率会随频率的提高而逐渐增加。在一些实施例中，与栅极结构34电连接的场板F11虽可用以降低导通电阻但也会使栅极电荷增加而使得驱动耗损与切换耗损恶化，且与源极区44S电连接的场板F12虽可用以降低栅极电荷但也会使导通电阻增加而使得导通耗损与切换耗损恶化。因此，可依据半导体装置的产品要求(例如不同特性的要求或/及操作切换频率的要求)分别调整与栅极结构34电连接的场板F11以及与源极区44S电连接的场板F12的数量、排列密度或/及尺寸大小，由此使得半导体装置可符合规格要求。
举例来说，在相对较低的切换频率操作或/及较重视电场导致的安全工作区的状况下，可增加与栅极结构34电连接的场板F11的数量、排列密度或/及尺寸大小；在相对较高的切换频率操作或/及较重视品质因子的状况下，可增加与源极区44S电连接的场板F12的数量、排列密度或/及尺寸大小；而在相对较中间的切换频率操作的状况下，则可使与栅极结构34电连接的场板F11以及与源极区44S电连接的场板F12具有相近的数量、排列密度或/及尺寸大小，但并不以此为限。因此，电连接至栅极结构34的场板F11的数量可等于或不同于电连接至源极区44S的场板F12的数量，而电连接至栅极结构34的场板F11的尺寸大小可相等于或不同于电连接至源极区44S的场板F12的尺寸大小。在一些实施例中，电连接至栅极结构34的场板F11的数量可等于电连接至源极区44S的场板F12的数量，且电连接至栅极结构34的多个场板F11与电连接至源极区44S的多个场板F12可沿第二方向D2上交替排列，由此使得场板F11与场板F12分别产生的效应可均匀分布于半导体装置中。
在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合的半导体材料或/及结构所形成的半导体基底。在一些实施例中，第一阱区22、第二阱区24、轻掺杂区42、漏极区44D、源极区44S以及掺杂区46可分别包括利用掺杂制作工艺(例如植入制作工艺)于半导体基底10中所形成的掺杂区。换句话说，第一阱区22、第二阱区24、轻掺杂区42、漏极区44D、源极区44S以及掺杂区46可分别具有半导体基底10的一部分(即与半导体基底10具有相同的材料)以及形成于半导体基底10中的掺杂物。此外，隔离结构12可包括单层或多层的绝缘材料例如氧化物绝缘材料或其他适合的绝缘材料。栅极介电层32可包括高介电常数(high-k)介电材料或其他适合的介电材料(例如氧化硅)。栅极结构34可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。间隙壁36可包括单层或多层的介电材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。绝缘图案38可包括氧化物绝缘材料(例如氧化硅)或其他适合的绝缘材料，而第一场板FP1可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料。此外，第一连接结构CS1、第二连接结构CS2、第三连接结构CS3、接触结构V1、接触结构V2、接触结构V3、接触结构V4以及接触结构V5可分别包括阻障层(未绘示)以及位于阻障层上的导电材料(未绘示)，但并不以此为限。上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，而上述的导电材料可包括电阻率相对较低的材料例如钨、铝、铜、铝化钛、钛等，但并不以此为限。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图4至图6。图4所绘示为本发明第二实施例的半导体装置102的示意图，图5所绘示为本实施例的半导体装置102的一剖面示意图，而图6所绘示为本实施例的半导体装置102的另一剖面示意图。此外，图4可被视为本实施例的半导体装置102的上视图或/及布局示意图，而半导体装置102中的部分部件(例如源极区、漏极区、掺杂区、阱区、隔离结构、间隙壁以及栅极介电层等)并未绘示于图4中。图5可被视为沿图4中C-C’剖线所绘示的剖视图，而图6可被视为沿图4中D-D’剖线所绘示的剖视图，但并不以此为限。如图4至图6所示，半导体装置102包括半导体基底10、一第一栅极结构GS1、一第二栅极结构GS2、一第一源极区SE1、一第一漏极区DE1、一第二源极区SE2、一第二漏极区DE2、多个第一场板FP1以及多个第二场板FP2。第一栅极结构GS1与第二栅极结构GS2设置于半导体基底10上。第一源极区SE1与第一漏极区DE1设置于半导体基底10中且分别位于第一栅极结构GS1在第一方向D1上的两相对侧。第二源极区SE2与第二漏极区DE2设置于半导体基底10中且分别位于第二栅极结构GS2在第一方向D1上的两相对侧。第一场板FP1与第二场板FP2设置于半导体基底10上。各第一场板FP1部分位于第一栅极结构GS1之上且部分位于第一栅极结构GS1与第一漏极区DE1之间，且第一栅极结构GS1与多个第一场板FP1中的至少一个电连接。各第二场板FP2部分位于第二栅极结构GS2之上且部分位于第二栅极结构GS2与第二漏极区DE2之间，且第二源极区SE2与多个第二场板FP2中的至少一个电连接。
在一些实施例中，半导体装置102可被视为由两个上述第一实施例的半导体装置以大体上镜像对称方式设置而形成，但并不以此为限。在一些实施例中，半导体装置102可还包括隔离结构12、第一阱区22、第二阱区24、一第一栅极介电层32A、一第二栅极介电层32B、间隙壁36、多个第一绝缘图案38A、多个第二绝缘图案38B、一第一轻掺杂区42A、一第二轻掺杂区42B、掺杂区46、多个接触结构(例如上述的接触结构V1、接触结构V2、接触结构V3、接触结构V4以及接触结构V5)、两个第一连接结构CS1、第二连接结构CS2以及两个第三连接结构CS3，但并不以此为限。隔离结构12、第一阱区22、第二阱区24、一第一轻掺杂区42A、一第二轻掺杂区42B以及掺杂区46设置于半导体基底10中，而第一栅极介电层32A、第二栅极介电层32B、间隙壁36、第一绝缘图案38A、第二绝缘图案38B、各接触结构以及各连接结构设置于半导体基底10上。
第一阱区22的一部分与第二阱区24的第一部分24A可分别位于第一栅极结构GS1在第一方向D1上的相对两侧，而第一阱区22的一部分与第二阱区24的第二部分24B可分别位于第二栅极结构GS2在第一方向D1上的相对两侧。掺杂区46、第一源极区SE1、第二源极区SE2、第一轻掺杂区42A以及第二轻掺杂区42B可位于第一阱区22中，第二阱区24的第一部分24A与第二部分24B可分别至少部分位于第一阱区22在第一方向D1上的两相对侧，而第一漏极区DE1与第二漏极区DE2可分别位于第一部分24A与第二部分24B中。在一些实施例中，在沿第三方向D3上观看半导体装置102的状况下，第一栅极结构GS1与第二栅极结构GS2可分别沿第二方向D2延伸而彼此互相平行设置，掺杂区46、第一源极区SE1以及第二源极区SE2可在第一方向D1上位于第一栅极结构GS1与第二栅极结构GS2之间，且掺杂区46可在第一方向D1上位于第一源极区SE1与第二源极区SE2之间。
第一栅极介电层32A的至少一部分可于第三方向D3上位于第一栅极结构GS1与半导体基底10之间，而第二栅极介电层32B的至少一部分可于第三方向D3上位于第二栅极结构GS2与半导体基底10之间。间隙壁36的一部分可设置于第一栅极结构GS1的侧壁上并在第三方向D3上位于第一轻掺杂区42A之上，且间隙壁36的另一部分可设置于第二栅极结构GS2的侧壁上并在第三方向D3上位于第二轻掺杂区42B之上，但并不以此为限。各第一绝缘图案38A可部分位于第一栅极结构GS1之上且部分位于第一栅极结构GS1与第一漏极区DE1之间，且各第一绝缘图案38A可设置于半导体基底10与多个第一场板FP1中的一个之间。各第二绝缘图案38B可部分位于第二栅极结构GS2之上且部分位于第二栅极结构GS2与第二漏极区DE2之间，且各第二绝缘图案38B可设置于半导体基底10与多个第二场板FP2中的一个之间。
各第一场板FP1可沿第一方向D1延伸且沿第二方向D2重复排列设置，且各第二场板FP2也可沿第一方向D1延伸且沿第二方向D2重复排列设置。在一些实施例中，多个第一场板FP1与多个第二场板FP2可依据掺杂区46为中轴大体上呈镜像对称，多个第一绝缘图案38A与多个第二绝缘图案38B可依据掺杂区46为中轴大体上呈镜像对称，第一栅极结构GS1与第二栅极结构GS2可依据掺杂区46为中轴大体上呈镜像对称，第一源极区SE1与第二源极区SE2可依据掺杂区46为中轴大体上呈镜像对称，而第一漏极区DE1与第二漏极区DE2可依据掺杂区46为中轴大体上呈镜像对称，但并不以此为限。
此外，接触结构V1、接触结构V2、接触结构V3、接触结构V4以及接触结构V5可设置于覆盖第一场板FP1、第二场板FP2、第一源极区SE1、第一漏极区DE1、第二源极区SE2、第二漏极区DE2、第一栅极结构GS1以及第二栅极结构GS2的层间介电层(未绘示)中。接触结构V1与接触结构V2可分别设置于对应的第一场板FP1或第二场板FP2上并与对应的第一场板FP1或第二场板FP2形成电连接，接触结构V3可设置于第一源极区SE1或第二源极区SE2上而与第一源极区SE1或第二源极区SE2电连接，接触结构V4可设置于第一漏极区DE1或第二漏极区DE2上而与第一漏极区DE1或第二漏极区DE2电连接，而接触结构V5可设置于第一栅极结构GS1或第二栅极结构GS2上而与第一栅极结构GS1或第二栅极结构GS2电连接。第一连接结构CS1、第二连接结构CS2以及第三连接结构CS3可设置于上述的层间介电层上，且第一连接结构CS1、第二连接结构CS2以及第三连接结构CS3可与对应的接触结构相连而形成电连接。
与上述第一实施例相似，各第一场板FP1可与第一栅极结构GS1或第一源极区SE1电连接，而各第二场板FP2可与第二栅极结构GS2或第二源极区SE2电连接。举例来说，电连接至第一栅极结构GS1的第一场板FP1可被视为场板F11，电连接至第一源极区SE1的第一场板FP1可被视为场板F12，电连接至第二栅极结构GS2的第二场板FP2可被视为场板F21，而电连接至第二源极区SE2的第二场板FP2可被视为场板F22。在一些实施例中，场板F11可与场板F12电性分离，场板F21可与场板F22电性分离，而场板F12可与场板F22电连接，但并不以此为限。换句话说，第一源极区SE1可与多个第一场板FP1中的至少一个电连接，第二栅极结构GS2可与多个第二场板FP2中的至少一个电连接，电连接至第一栅极结构GS1的第一场板FP1(例如场板F11)与电连接至第一源极区SE1的第一场板FP1(例如场板F12)电性分离，电连接至第二栅极结构GS2的第二场板FP2(例如场板F21)与电连接至第二源极区SE2的第二场板FP2(例如场板F22)电性分离，且电连接至第一源极区SE1的场板F12可与电连接至第二源极区SE2的场板F22电连接，但并不以此为限。
在一些实施例中，第一栅极结构GS1可通过接触结构V5、第一连接结构CS1以及接触结构V1而与多个第一场板FP1中的至少一个电连接，第一源极区SE1可通过接触结构V3、第二连接结构CS2以及接触结构V2而与多个第一场板FP1中的至少一个电连接，第二栅极结构GS2可通过接触结构V5、第一连接结构CS1以及接触结构V1而与多个第二场板FP2中的至少一个电连接，第二源极区SE2可通过接触结构V3、第二连接结构CS2以及接触结构V2而与多个第二场板FP2中的至少一个电连接，而第三连接结构CS3则可通过接触结构V4而与第一漏极区DE1或第二漏极区DE2电连接，但并不以此为限。在一些实施例中，也可视设计需要而使全部的第一场板FP1均与第一栅极结构GS1电连接，并使全部的第二场板FP2均与第二源极区SE2电连接。
在一些实施例中，第一源极区SE1与第二源极区SE2可彼此电连接，例如可通过掺杂区46电连接第一源极区SE1与第二源极区SE2且电连接场板F12与场板F22，而掺杂区46、第一源极区SE1与第二源极区SE2可被视为一共用源极结构，但并不以此为限。此外，第一栅极结构GS1与第二栅极结构GS2的材料组成可与上述栅极结构34的材料组成相同或相似，第一栅极介电层32A与第二栅极介电层32B的材料组成可与上述栅极介电层32的材料组成相同或相似，第一源极区SE1、第二源极区SE2、第一漏极区DE1以及第二漏极区DE2材料组成可与上述源极区44S与漏极区44D的材料组成相同或相似，第二场板FP2的材料组成可与第一场板FP1的材料组成相同或相似，而第一绝缘图案38A与第二绝缘图案38B的材料组成可与上述绝缘图案38的材料组成相同或相似，但并不以此为限。
与上述第一实施例相似，可通过调整各第一场板FP1以及各第二场板FP2的数量、排列密度或/及尺寸大小来调整第一场板FP1与第二场板FP2在半导体装置102中产生效果的程度状况。换句话说，可视设计需要而使第一场板FP1的数量等于或不同于第二场板FP2的数量，使第一场板FP1的排列密度等于或不同于第二场板FP2的排列密度，或使第一场板FP1的尺寸大小等于或不同于第二场板FP2的尺寸大小。此外，也可依据半导体装置的产品要求分别调整与第一栅极结构GS1电连接的场板F11、与第一源极区SE1电连接的场板F12、与第二栅极结构GS2电连接的场板F21以及与第二源极区SE2电连接的场板F22的数量、排列密度或/及尺寸大小，由此使得半导体装置可符合规格要求。换句话说，场板F11的数量、排列密度或/及尺寸大小可与场板F12相同或不同，而场板F21的数量、排列密度或/及尺寸大小可与场板F22相同或不同。
在一些实施例中，电连接至第一栅极结构GS1的场板F11的数量可等于电连接至第一源极区SE1的场板F12的数量，电连接至第二栅极结构GS2的场板F21的数量可等于电连接至第二源极区SE2的场板F22的数量，而多个场板F11与多个场板F12可沿第二方向D2上交替排列，且多个场板F21与多个场板F22可沿第二方向D2上交替排列，由此使得场板F11、场板F12、场板F21以及场板F22分别产生的效应可均匀分布于半导体装置中。
请参阅图7。图7所绘示为本发明第三实施例的半导体装置103的示意图。如图7所示，与上述第一实施例不同的地方在于，本实施例的绝缘图案38可对应多个第一场板FP1设置，而多个第一场板FP1可设置于同一个绝缘图案38上，通过在第二方向D2上位于相邻的第一场板FP1之间的绝缘图案38来进一步调整第一场板FP1对于电场分布的影响状况或/及可降低形成第一场板FP1的图案化制作工艺对于栅极结构34的负面影响。此外，本实施例的绝缘图案38设置方式也可视设计需要应用于本发明的其他实施例中，例如在上述第二实施例中也可使多个第一场板设置于同一个第一绝缘图案上或/及使多个第二场板设置于同一个第二绝缘图案上。
请参阅图8。图8所绘示为本发明第四实施例的半导体装置104的示意图。如图8所示，在一些实施例中，电连接至栅极结构34的场板F11的数量可不同于电连接至源极区的场板F12的数量，且电连接至栅极结构34的场板F11的排列密度可不同于电连接至源极区的场板F12的排列密度。此外，电连接至栅极结构34的多个场板F11中的两个相邻的场板F11之间在第二方向D2上的最小距离(例如图8中所示的距离DS1)可不同于电连接至源极区的多个场板F12中的两个相邻的场板F12之间在第二方向D2上的最小距离(例如图8中所示的距离DS2)。举例来说，电连接至栅极结构34的场板F11的数量可少于电连接至源极区的场板F12的数量，且电连接至栅极结构34的场板F11的排列密度可低于电连接至源极区的场板F12的排列密度，而两个相邻的场板F11之间在第二方向D2上的最小距离可大于两个相邻的场板F12之间在第二方向D2上的最小距离，由此相对增加由电连接至源极区的场板F12对半导体装置在电性上的影响。
请参阅图9。图9所绘示为本发明第五实施例的半导体装置105的示意图。如图9所示，在半导体装置105中，电连接至栅极结构34的场板F11的数量可多于电连接至源极区的场板F12的数量，且电连接至栅极结构34的场板F11的排列密度可高于电连接至源极区的场板F12的排列密度，而两个相邻的场板F11之间在第二方向D2上的最小距离(例如距离DS1)可小于两个相邻的场板F12之间在第二方向D2上的最小距离(例如距离DS2)，由此相对增加由电连接至栅极结构34的场板F11对半导体装置在电性上的影响。
请参阅图10。图10所绘示为本发明第六实施例的半导体装置106的示意图。如图10所示，在半导体装置106中，电连接至栅极结构34的场板F11的尺寸大小可不同于电连接至源极区的场板F12的尺寸大小，例如电连接至栅极结构34的场板F11的宽度W1可不同于电连接至源极区的场板F12的宽度W2，但并不以以此为限。举例来说，电连接至栅极结构34的场板F11的宽度W1可大于电连接至源极区的场板F12的宽度W2，且电连接至栅极结构34的场板F11的长度可大体上等于电连接至源极区的场板F12的长度，由此可在场板F11的数量与场板F12的数量相等的状况下相对增加由电连接至栅极结构34的场板F11对半导体装置在电性上的影响。此外，上述场板的宽度也可被视为场板在第二方向D2上的长度，但并不以此为限。
请参阅图11。图11所绘示为本发明第七实施例的半导体装置107的示意图。如图11所示，在半导体装置107中，电连接至栅极结构34的场板F11的尺寸大小可不同于电连接至源极区的场板F12的尺寸大小，例如电连接至栅极结构34的场板F11的长度L1可不同于电连接至源极区的场板F12的长度L2，但并不以以此为限。举例来说，电连接至栅极结构34的场板F11在第一方向D1上的长度L1可小于电连接至源极区的场板F12在第一方向D1上的长度L2，由此可在场板F11的数量与场板F12的数量相等的状况下相对增加由电连接至源极区的场板F12对半导体装置在电性上的影响。
请参阅图12。图12所绘示为本发明第八实施例的半导体装置108的示意图。如图12所示，在半导体装置108中，全部的第一场板FP1可均与第一栅极结构GS1电连接，且全部的第二场板FP2可均与第二源极区(图12中未示)电连接。换句话说，各第一场板FP1可为与第一栅极结构GS1电连接的场板F11，而各第二场板FP2可为与第二源极区电连接的场板F22，由此可避免第一连接结构CS1与第二连接结构CS2跟未与其电连接的场板重叠而造成负面影响。
请参阅图13。图13所绘示为本发明第九实施例的半导体装置109的示意图。如图13所示，在半导体装置109中，第一场板FP1的数量可不同于第二场板FP2的数量，且第一场板FP1的排列密度可不同于第二场板FP2的排列密度，由此调整场板对于第一栅极结构GS1以及第二栅极结构GS2产生的效果。举例来说，第一场板FP1的数量可多于第二场板FP2的数量，且第一场板FP1的排列密度可高于第二场板FP2的排列密度，但并不以此为限。在此状况下，若全部的第一场板FP1均与第一栅极结构GS1电连接，且全部的第二场板FP2均与第二源极区(图12中未示)电连接，则可由此相对增加由电连接至栅极结构的场板对半导体装置在电性上的影响或/及相对降低由电连接至源极区的场板对半导体装置在电性上的影响。
请参阅图14。图14所绘示为本发明第十实施例的半导体装置110的示意图。如图14所示，在半导体装置110中，多个第一场板FP1中的至少一个的尺寸大小可不同于多个第二场板FP2中的至少一个的尺寸大小，由此调整场板对于第一栅极结构GS1以及第二栅极结构GS2产生的效果。举例来说，各第二场板FP2在第三方向D3上的投影面积可大于各第一场板FP1在第三方向D3上的投影面积，但并不以此为限。
综上所述，在本发明的半导体装置中，可利用将栅极结构电连接到至少一个场板，且将源极区电连接到至少一个场板，由此调整半导体装置的导通电阻、栅极电荷等特性，进而达到改善半导体装置的特定电性表现或/及降低功率耗损的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (30)

1.一种半导体装置，其特征在于，包括：
半导体基底；
栅极结构，设置于该半导体基底上；
源极区与漏极区，该源极区与该漏极区设置于该半导体基底中且分别位于该栅极结构在第一方向上的两相对侧；以及
多个场板，设置于该半导体基底上，其中各该场板部分位于该栅极结构之上且部分位于该栅极结构与该漏极区之间，该栅极结构与该等场板中的至少一个电连接，且该源极区与该多个场板中的至少一个电连接。
2.如权利要求1所述的半导体装置，其中电连接至该栅极结构的该场板与电连接至该源极区的该场板电性分离。
3.如权利要求1所述的半导体装置，其中各该场板沿该第一方向延伸。
4.如权利要求1所述的半导体装置，其中该多个场板沿第二方向重复排列，且该第二方向与该第一方向正交。
5.如权利要求4所述的半导体装置，其中该栅极结构沿该第二方向延伸。
6.如权利要求1所述的半导体装置，其中该栅极结构与该多个场板中的多个电连接，且该源极区与该多个场板中的多个电连接。
7.如权利要求6所述的半导体装置，其中电连接至该栅极结构的该多个场板与电连接至该源极区的该多个场板沿第二方向上排列，该第二方向与该第一方向正交，且电连接至该栅极结构的该多个场板中的两个相邻者之间在该第二方向上的最小距离不同于电连接至该源极区的该多个场板中的两个相邻者之间在该第二方向上的最小距离。
8.如权利要求6所述的半导体装置，其中电连接至该栅极结构的该多个场板的数量等于电连接至该源极区的该多个场板的数量。
9.如权利要求6所述的半导体装置，其中电连接至该栅极结构的该多个场板的数量少于电连接至该源极区的该多个场板的数量。
10.如权利要求6所述的半导体装置，其中电连接至该栅极结构的该多个场板的数量多于电连接至该源极区的该多个场板的数量。
11.如权利要求1所述的半导体装置，其中电连接至该栅极结构的该场板的尺寸大小相等于电连接至该源极区的该场板的尺寸大小。
12.如权利要求1所述的半导体装置，其中电连接至该栅极结构的该场板的宽度不同于电连接至该源极区的该场板的宽度。
13.如权利要求1所述的半导体装置，其中电连接至该栅极结构的该场板的长度不同于电连接至该源极区的该场板的长度。
14.如权利要求1所述的半导体装置，还包括：
绝缘图案，设置于该半导体基底上，其中该绝缘图案部分位于该栅极结构之上且部分位于该栅极结构与该漏极区之间，且该多个场板设置于该绝缘图案上。
15.如权利要求1所述的半导体装置，还包括：
多个绝缘图案，设置于该半导体基底上，其中各该绝缘图案部分位于该栅极结构之上且部分位于该栅极结构与该漏极区之间，且各该绝缘图案设置于该半导体基底与该多个场板中的一个之间。
16.如权利要求1所述的半导体装置，还包括：
第一连接结构，其中该栅极结构通过该第一连接结构而与该多个场板中的至少一个电连接；以及
第二连接结构，其中该源极区通过该第二连接结构而与该多个场板中的至少一个电连接，且该第一连接结构与该第二连接结构互相分离。
17.如权利要求16所述的半导体装置，其中该第一连接结构以及电连接至该源极区的该场板的一部分在该半导体基底的厚度方向上重叠。
18.如权利要求16所述的半导体装置，其中该第二连接结构以及电连接至该栅极结构的该场板的一部分在该半导体基底的厚度方向上重叠。
19.一种半导体装置，其特征在于，包括：
半导体基底；
第一栅极结构，设置于该半导体基底上；
第一源极区与第一漏极区，该第一源极区与该第一漏极区设置于该半导体基底中且分别位于该第一栅极结构在第一方向上的两相对侧；
第二栅极结构，设置于该半导体基底上；
第二源极区与第二漏极区，该第二源极区与该第二漏极区设置于该半导体基底中且分别位于该第二栅极结构在该第一方向上的两相对侧；
多个第一场板，设置于该半导体基底上，其中各该第一场板部分位于该第一栅极结构之上且部分位于该第一栅极结构与该第一漏极区之间，且该第一栅极结构与该多个第一场板中的至少一个电连接；以及
多个第二场板，设置于该半导体基底上，其中各该第二场板部分位于该第二栅极结构之上且部分位于该第二栅极结构与该第二漏极区之间，且该第二源极区与该多个第二场板中的至少一个电连接。
20.如权利要求19所述的半导体装置，其中该第一源极区与该第二源极区在该第一方向上位于该第一栅极结构与该第二栅极结构之间。
21.如权利要求19所述的半导体装置，其中该第一源极区与该第二源极区电连接。
22.如权利要求19所述的半导体装置，其中该第一源极区与该多个第一场板中的至少一个电连接，该第二栅极结构与该多个第二场板中的至少一个电连接，电连接至该第一栅极结构的该第一场板与电连接至该第一源极区的该第一场板电性分离，且电连接至该第二栅极结构的该第二场板与电连接至该第二源极区的该第二场板电性分离。
23.如权利要求22所述的半导体装置，其中电连接至该第一源极区的该第一场板与电连接至该第二源极区的该第二场板电连接。
24.如权利要求19所述的半导体装置，还包括：
掺杂区，设置于该半导体基底中且在该第一方向上位于该第一源极区与该第二源极区之间。
25.如权利要求24所述的半导体装置，其中该多个第一场板与该多个第二场板以该掺杂区为中轴呈镜像对称。
26.如权利要求19所述的半导体装置，其中该多个第一场板沿第二方向重复排列，该多个第二场板沿该第二方向重复排列，且该第二方向与该第一方向正交。
27.一种半导体装置，其特征在于，包括：
半导体基底；
栅极结构，设置于该半导体基底上；
源极区与漏极区，该源极区与该漏极区设置于该半导体基底中且分别位于该栅极结构在第一方向上的两相对侧；以及
多个场板，设置于该半导体基底上，其中各该场板部分位于该栅极结构之上且部分位于该栅极结构与该漏极区之间，该栅极结构与该多个场板中的多个电连接，且该源极区与该多个场板中的多个电连接，电连接至该栅极结构的该多个场板与电连接至该源极区的该多个场板沿第二方向上交替排列，且该第二方向与该第一方向正交。
28.一种半导体装置，其特征在于，包括：
半导体基底；
栅极结构，设置于该半导体基底上；
源极区与漏极区，该源极区与该漏极区设置于该半导体基底中且分别位于该栅极结构在第一方向上的两相对侧；以及
多个场板，设置于该半导体基底上，其中各该场板部分位于该栅极结构之上且部分位于该栅极结构与该漏极区之间，该栅极结构与该多个场板中的至少一个电连接，且该源极区与该多个场板中的至少一个电连接，其中电连接至该栅极结构的该场板的尺寸大小不同于电连接至该源极区的该场板的尺寸大小。
29.一种半导体装置，其特征在于，包括：
半导体基底；
第一栅极结构，设置于该半导体基底上；
第一源极区与第一漏极区，该第一源极区与该第一漏极区设置于该半导体基底中且分别位于该第一栅极结构在第一方向上的两相对侧；
第二栅极结构，设置于该半导体基底上；
第二源极区与第二漏极区，该第二源极区与该第二漏极区设置于该半导体基底中且分别位于该第二栅极结构在该第一方向上的两相对侧；
多个第一场板，设置于该半导体基底上，其中各该第一场板部分位于该第一栅极结构之上且部分位于该第一栅极结构与该第一漏极区之间，且该第一栅极结构与该多个第一场板中的至少一个电连接；以及
多个第二场板，设置于该半导体基底上，其中各该第二场板部分位于该第二栅极结构之上且部分位于该第二栅极结构与该第二漏极区之间，该第二源极区与该多个第二场板中的至少一个电连接，且该多个第一场板的数量不同于该多个第二场板的数量。
30.一种半导体装置，其特征在于，包括：
半导体基底；
第一栅极结构，设置于该半导体基底上；
第一源极区与第一漏极区，该第一源极区与该第一漏极区设置于该半导体基底中且分别位于该第一栅极结构在第一方向上的两相对侧；
第二栅极结构，设置于该半导体基底上；
第二源极区与第二漏极区，该第二源极区与该第二漏极区设置于该半导体基底中且分别位于该第二栅极结构在该第一方向上的两相对侧；
多个第一场板，设置于该半导体基底上，其中各该第一场板部分位于该第一栅极结构之上且部分位于该第一栅极结构与该第一漏极区之间，且该第一栅极结构与该多个第一场板中的至少一个电连接；以及
多个第二场板，设置于该半导体基底上，其中各该第二场板部分位于该第二栅极结构之上且部分位于该第二栅极结构与该第二漏极区之间，该第二源极区与该多个第二场板中的至少一个电连接，且该多个第一场板中的至少一个的尺寸大小不同于该多个第二场板中的至少一个的尺寸大小。
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