JPH026222B2 - - Google Patents
Info
- Publication number
- JPH026222B2 JPH026222B2 JP56204072A JP20407281A JPH026222B2 JP H026222 B2 JPH026222 B2 JP H026222B2 JP 56204072 A JP56204072 A JP 56204072A JP 20407281 A JP20407281 A JP 20407281A JP H026222 B2 JPH026222 B2 JP H026222B2
- Authority
- JP
- Japan
- Prior art keywords
- defect
- free layer
- oxygen
- support substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000007547 defect Effects 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- 239000001301 oxygen Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特にα
線の影響を受けることの少ない半導体装置を製造
する方法に関する。
線の影響を受けることの少ない半導体装置を製造
する方法に関する。
(b) 従来技術と問題点
半導体装置がLSI、超LSIと高密度化され、素
子が微細化されるに伴い、自然界に存在するα線
の影響が益々厳しいものとなつて来る。即ちα線
を受けると半導体素子内に電子と正孔の対が発生
してこれが半導体素子内に拡散するため、例えば
半導体記憶装置に書き込まれていた情報が書き変
えられてしまう等、半導体装置の誤動作を引き起
す原因となる。
子が微細化されるに伴い、自然界に存在するα線
の影響が益々厳しいものとなつて来る。即ちα線
を受けると半導体素子内に電子と正孔の対が発生
してこれが半導体素子内に拡散するため、例えば
半導体記憶装置に書き込まれていた情報が書き変
えられてしまう等、半導体装置の誤動作を引き起
す原因となる。
このようなα線の影響を防ぐには、α線が半導
体素子内に侵入するのを極力防止することは勿論
であるが、α線の侵入を皆無とすることは不可能
なので、半導体素子にα線が侵入したときに、発
生する電子と正孔の対を出来るだけ少なくするこ
と、及び発生した電子と正孔を速やかに消滅させ
て素子に到達させないようにすることが必要であ
る。
体素子内に侵入するのを極力防止することは勿論
であるが、α線の侵入を皆無とすることは不可能
なので、半導体素子にα線が侵入したときに、発
生する電子と正孔の対を出来るだけ少なくするこ
と、及び発生した電子と正孔を速やかに消滅させ
て素子に到達させないようにすることが必要であ
る。
前者の目的に対しては無欠陥層の幅を薄くすれ
ば良く、後者の目的に対しては半導体支持基板内
に内部欠陥を形成すれば良い。
ば良く、後者の目的に対しては半導体支持基板内
に内部欠陥を形成すれば良い。
この目的のため、従来は半導体支持基板内に予
め所定量の酸素（O2）を含有せしめ、加熱処理
を施して上記酸素（O2）を析出させることによ
り形成したSiOxの欠陥核を中心に内部欠陥を発
生させ、この内部欠陥のゲツタリング効果を利用
して上記半導体支持基板の表面に無欠陥層を形成
し、その上に所望のシリコン単結晶層をエピタキ
シアル成長法により成長させ、このエピタキシア
ル成長層に所定の半導体素子を形成していた。
め所定量の酸素（O2）を含有せしめ、加熱処理
を施して上記酸素（O2）を析出させることによ
り形成したSiOxの欠陥核を中心に内部欠陥を発
生させ、この内部欠陥のゲツタリング効果を利用
して上記半導体支持基板の表面に無欠陥層を形成
し、その上に所望のシリコン単結晶層をエピタキ
シアル成長法により成長させ、このエピタキシア
ル成長層に所定の半導体素子を形成していた。
上記従来の半導体装置の製造方法では、半導体
支持基板表面に形成される無欠陥層の厚さを厳密
に制御することが困難で、そのため内部欠陥層と
その上の無欠陥層との境界と、無欠陥層内に広が
る素子の底面との間に不要な無欠陥層が残存し、
従つてα線の悪影響を十分に排除し得たとは言い
難い。
支持基板表面に形成される無欠陥層の厚さを厳密
に制御することが困難で、そのため内部欠陥層と
その上の無欠陥層との境界と、無欠陥層内に広が
る素子の底面との間に不要な無欠陥層が残存し、
従つてα線の悪影響を十分に排除し得たとは言い
難い。
(c) 発明の目的
本発明の目的は上記問題点を解消して、無欠陥
層の厚さを精度良く形成可能な半導体装置の製造
方法を提供することにある。
層の厚さを精度良く形成可能な半導体装置の製造
方法を提供することにある。
(d) 発明の構成
本発明の特徴は、シリコン支持基板表面にイオ
ン注入法により酸素または炭素を所定の深さに注
入する工程と、前記シリコン支持基板に650〔℃〕
ないし800〔℃〕の温度で加熱処理を施して前記注
入せる酸素または炭素を核とする欠陥核を形成す
る工程と、前記シリコン支持基板に1070〔℃〕な
いし1250〔℃〕の温度で加熱処理を施して前記シ
リコン支持基板表面に無欠陥層を形成する工程と
を施し、しかる後該無欠陥層上にエピタキシアル
成長法により所望のシリコン単結晶層を成長せし
め、該シリコン単結晶層に所定の素子を形成する
ことにある。
ン注入法により酸素または炭素を所定の深さに注
入する工程と、前記シリコン支持基板に650〔℃〕
ないし800〔℃〕の温度で加熱処理を施して前記注
入せる酸素または炭素を核とする欠陥核を形成す
る工程と、前記シリコン支持基板に1070〔℃〕な
いし1250〔℃〕の温度で加熱処理を施して前記シ
リコン支持基板表面に無欠陥層を形成する工程と
を施し、しかる後該無欠陥層上にエピタキシアル
成長法により所望のシリコン単結晶層を成長せし
め、該シリコン単結晶層に所定の素子を形成する
ことにある。
(e) 発明の実施例
以下本発明の一実施例を図面により説明する。
第１図〜第５図は本発明の一実施例を製造工程
の順に示す要部断面図である。
の順に示す要部断面図である。
第１図において１はシリコン（Si）よりなる支
持基板（以下単にSi基板と略記する）で、通常
CZ法により内部に含有する格子間酸素（O2）濃
度を制御して製作される。このSi基板１表面に例
えば加速電圧約200〔KeV〕で酸素イオン（O-）
を凡そ３〜８×1014〔cm-2〕注入することにより、
周知の如く酸素イオン（O-〕２の注入深さを制
御し得る。
持基板（以下単にSi基板と略記する）で、通常
CZ法により内部に含有する格子間酸素（O2）濃
度を制御して製作される。このSi基板１表面に例
えば加速電圧約200〔KeV〕で酸素イオン（O-）
を凡そ３〜８×1014〔cm-2〕注入することにより、
周知の如く酸素イオン（O-〕２の注入深さを制
御し得る。
次いで上記Si基板１に窒素（N2）雰囲気中に
おいて凡そ750〔℃〕で約６〔時間〕加熱処理を施
し、第２図に示す如く前記酸素イオン（O-）２
を析出させることにより、Si基板１内部に欠陥核
３を形成する。
おいて凡そ750〔℃〕で約６〔時間〕加熱処理を施
し、第２図に示す如く前記酸素イオン（O-）２
を析出させることにより、Si基板１内部に欠陥核
３を形成する。
上記工程に引き続いて更に窒素（N2）雰囲気
中において凡そ1200〔℃〕で約30〔分〕の加熱処理
を施すことにより、第３図に見られる如く前記欠
陥核３を中心として内部欠陥４を発生せしめる。
このように内部欠陥４を発生させることにより、
Si基板１表面には周知の如く無欠陥層５が形成さ
れる。
中において凡そ1200〔℃〕で約30〔分〕の加熱処理
を施すことにより、第３図に見られる如く前記欠
陥核３を中心として内部欠陥４を発生せしめる。
このように内部欠陥４を発生させることにより、
Si基板１表面には周知の如く無欠陥層５が形成さ
れる。
本実施例においては、上述のように欠陥核を形
成するため所望量の酸素イオン（O-）を所望の
深さに注入することにより、Si基板１表面から所
望の深さに欠陥核３を形成し、もつて無欠陥層５
を所定の厚さに制御することを可能ならしめたも
ので、この結晶成長温度と時間及びこの後の素子
製作プロセス温度で基板上の無欠陥層が消滅した
構造とすることも可能で、この点が従来の製造方
法と異なる。即ち従来の製造方法は、上記一連の
加熱処理工程において、Si基板１内に始から含有
されている酸素（O2）を析出させて欠陥核３′を
形成し、これを中心にSi基板１内部全域に内部欠
陥４′を発生させることによりSi基板１表面に無
欠陥層５を形成していたため、内部に含有せる酸
素濃度の変動等により無欠陥層５の厚さも変動せ
ざるを得なかつた。
成するため所望量の酸素イオン（O-）を所望の
深さに注入することにより、Si基板１表面から所
望の深さに欠陥核３を形成し、もつて無欠陥層５
を所定の厚さに制御することを可能ならしめたも
ので、この結晶成長温度と時間及びこの後の素子
製作プロセス温度で基板上の無欠陥層が消滅した
構造とすることも可能で、この点が従来の製造方
法と異なる。即ち従来の製造方法は、上記一連の
加熱処理工程において、Si基板１内に始から含有
されている酸素（O2）を析出させて欠陥核３′を
形成し、これを中心にSi基板１内部全域に内部欠
陥４′を発生させることによりSi基板１表面に無
欠陥層５を形成していたため、内部に含有せる酸
素濃度の変動等により無欠陥層５の厚さも変動せ
ざるを得なかつた。
ここまでの工程で留意すべきことは、この後に
引き続く工程においてSi基板１に加えられる加熱
処理による内部欠陥４の拡散を予め考慮して、上
記無欠陥層５の厚さを選択することである。
引き続く工程においてSi基板１に加えられる加熱
処理による内部欠陥４の拡散を予め考慮して、上
記無欠陥層５の厚さを選択することである。
次いで第４図に示すように、塩酸（HCl）を用
いて気相エツチングを行つて無欠陥層５表面をエ
ツチングし、次いでエピタキシアル成長法により
所定のSi単結晶層６を形成する。なお上記気相エ
ツチング工程において、残留する無欠陥層５の厚
さが所定の厚さになるよう、結晶成長温度及びそ
の時間を考慮してエツチング量を制御することが
大切であるが、本実施例では無欠陥層５の最初の
厚さが十分に制御されているので、上記気相エツ
チング工程におけるエツチング制御も容易であ
る。
いて気相エツチングを行つて無欠陥層５表面をエ
ツチングし、次いでエピタキシアル成長法により
所定のSi単結晶層６を形成する。なお上記気相エ
ツチング工程において、残留する無欠陥層５の厚
さが所定の厚さになるよう、結晶成長温度及びそ
の時間を考慮してエツチング量を制御することが
大切であるが、本実施例では無欠陥層５の最初の
厚さが十分に制御されているので、上記気相エツ
チング工程におけるエツチング制御も容易であ
る。
このあと通常の製造工程に従つて、例えばゲー
ト酸化膜11、n+型のソース領域及びドレイン領
域１２，１３、二酸化シリコン（SiO2）膜のよ
うな絶縁膜１４、アルミニウム（Al）のような
導電材料よりなるゲート電極、ソース電極、ドレ
イン電極１５，１６，１７等を形成し、第５図に
示すように、本実施例による半導体装置が完成す
る。
ト酸化膜11、n+型のソース領域及びドレイン領
域１２，１３、二酸化シリコン（SiO2）膜のよ
うな絶縁膜１４、アルミニウム（Al）のような
導電材料よりなるゲート電極、ソース電極、ドレ
イン電極１５，１６，１７等を形成し、第５図に
示すように、本実施例による半導体装置が完成す
る。
上述のようにして得られた本実施例の半導体装
置の完成体においては、前述した如く半導体素子
形成工程における加熱処理により内部欠陥層４が
無欠陥層５内に拡散し（第５図参照）、ソース領
域１２、ドレイン領域１３直下には不要な無欠陥
層は殆ど存在しない。従つて前述した如くたとえ
α線が侵入しても、その影響により誤動作を引き
起す恐れを殆ど除去することが出来た。同時に動
作層が形成されているエピタキシアル層は当初の
結晶欠陥の無い状態を保持している。
置の完成体においては、前述した如く半導体素子
形成工程における加熱処理により内部欠陥層４が
無欠陥層５内に拡散し（第５図参照）、ソース領
域１２、ドレイン領域１３直下には不要な無欠陥
層は殆ど存在しない。従つて前述した如くたとえ
α線が侵入しても、その影響により誤動作を引き
起す恐れを殆ど除去することが出来た。同時に動
作層が形成されているエピタキシアル層は当初の
結晶欠陥の無い状態を保持している。
なお内部に所定濃度の酸素（O2）等を含有す
るSi基板に上記一実施例のような加熱処理を施せ
ばSi基板に内部欠陥を発生せしめ得ることは既に
知られており、その処理条件としてまず凡そ650
〜800〔℃〕における第１段階の処理と、このあと
に引き続く凡そ1070〜1250〔℃〕における第２段
階の処理とからなる二段階の加熱処理が必要であ
ること、また第１段階の処理は一旦900〔℃〕程度
の温度にした後、温度を下げ、上述の第１段階の
処理を行つても良いこと等も公知である。本発明
を実施するに際しても上記加熱処理条件はすでに
知られている上述のどの条件に従つても良いこと
は勿論である。
るSi基板に上記一実施例のような加熱処理を施せ
ばSi基板に内部欠陥を発生せしめ得ることは既に
知られており、その処理条件としてまず凡そ650
〜800〔℃〕における第１段階の処理と、このあと
に引き続く凡そ1070〜1250〔℃〕における第２段
階の処理とからなる二段階の加熱処理が必要であ
ること、また第１段階の処理は一旦900〔℃〕程度
の温度にした後、温度を下げ、上述の第１段階の
処理を行つても良いこと等も公知である。本発明
を実施するに際しても上記加熱処理条件はすでに
知られている上述のどの条件に従つても良いこと
は勿論である。
本発明は上記一実施例に限定されるものではな
く、種々変形して実施し得る。
く、種々変形して実施し得る。
即ち本発明は上記一実施例の説明に掲げたMIS
FETのみならず、MOS FETやバイポーラ型半
導体装置の製作に用いることも出来る。
FETのみならず、MOS FETやバイポーラ型半
導体装置の製作に用いることも出来る。
また欠陥核形成のために注入するイオンは、酸
素（O2）に変えて炭素（Ｃ）用いても良い。
素（O2）に変えて炭素（Ｃ）用いても良い。
更に上記イオン注入工程における加速電圧やド
ーズ量も、その目的に応じて適宜選択しうること
は言うまでもない。
ーズ量も、その目的に応じて適宜選択しうること
は言うまでもない。
(f) 発明の効果
以上説明した如く本発明により、無欠陥層の厚
さを良好な精度で制御することが可能となり、従
つてα線の影響を受けることの少ない半導体装置
の製造方法が提供される。
さを良好な精度で制御することが可能となり、従
つてα線の影響を受けることの少ない半導体装置
の製造方法が提供される。
第１図〜第５図は本発明の一実施例をその製造
工程の順に示す要部断面図である。 図において、１はシリコン（Si）よりなる支持
基板、２は注入されたイオン、３は欠陥核、４は
内部欠陥、５は無欠陥層、６はエピタキシアル成
長層を示す。
工程の順に示す要部断面図である。 図において、１はシリコン（Si）よりなる支持
基板、２は注入されたイオン、３は欠陥核、４は
内部欠陥、５は無欠陥層、６はエピタキシアル成
長層を示す。
Claims (1)
- 【特許請求の範囲】 １ シリコン支持基板表面にエピタキシアル成長
法により所望のシリコン単結晶層を成長せしめる
に先立ち、前記シリコン支持基板表面にイオン注
入法により酸素または炭素を所定の深さに注入す
る工程と、前記シリコン支持基板に650〔℃〕ない
し800〔℃〕の温度で加熱処理を施して前記注入せ
る酸素または炭素を核とする欠陥核を形成する工
程と、前記シリコン支持基板に1070〔℃〕ないし
1250〔℃〕の温度で加熱処理を施して前記シリコ
ン支持基板表面に無欠陥層を形成する工程とを施
し、しかる後該無欠陥層上にエピタキシアル成長
法により所望のシリコン単結晶層を成長せしめ、
該シリコン単結晶層に所定の素子を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407281A JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407281A JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103124A JPS58103124A (ja) | 1983-06-20 |
| JPH026222B2 true JPH026222B2 (ja) | 1990-02-08 |
Family
ID=16484295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20407281A Granted JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103124A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116532A (ja) * | 1984-07-03 | 1986-01-24 | Matsushita Electric Ind Co Ltd | 半導体基板およびその製造方法 |
| JPS6194176A (ja) * | 1984-10-15 | 1986-05-13 | N T C Densan Service:Kk | 帳票発行装置 |
| JPS62181421A (ja) * | 1986-02-04 | 1987-08-08 | Mitsubishi Electric Corp | シリコンエピタキシヤルウエハの製造方法 |
| US4897368A (en) * | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
| JPH02306622A (ja) * | 1989-05-22 | 1990-12-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH11145146A (ja) * | 1997-11-10 | 1999-05-28 | Nec Corp | 半導体基板及びその製造方法 |
| US6830986B2 (en) | 2002-01-24 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | SOI semiconductor device having gettering layer and method for producing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
-
1981
- 1981-12-16 JP JP20407281A patent/JPS58103124A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103124A (ja) | 1983-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63142655A (ja) | 埋込みＳｉＯ↓２層を含む装置の製造方法 | |
| JPH01202828A (ja) | 半導体装置の製造方法 | |
| JPH0377329A (ja) | 半導体装置の製造方法 | |
| US3909307A (en) | Process for compensating boundary charges in silicon thin layers epitaxially grown on a substrate | |
| JPH026222B2 (ja) | ||
| JPH06177036A (ja) | 半導体薄膜結晶の成長方法 | |
| JPH061786B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS59188925A (ja) | 半導体装置の製造方法 | |
| JPH0411736A (ja) | 半導体装置およびその製造方法 | |
| JPS63198334A (ja) | 半導体シリコンウエ−ハの製造方法 | |
| JPH023539B2 (ja) | ||
| JP2685384B2 (ja) | 半導体基板の製造法 | |
| JPS6149427A (ja) | 半導体装置の製造方法 | |
| JP2734034B2 (ja) | シリコン半導体基板の処理方法 | |
| JPS6151930A (ja) | 半導体装置の製造方法 | |
| JPH0443646A (ja) | 半導体装置及びその製造方法 | |
| JPH05218051A (ja) | イントリンシックゲッタリング処理方法 | |
| JPH10214843A (ja) | 半導体基板の製造方法 | |
| JPH04737A (ja) | 半導体装置の製造方法 | |
| JPH03196517A (ja) | 半導体装置の製造方法 | |
| KR920002463B1 (ko) | 반도체 소자 제조방법 | |
| JPS63271972A (ja) | 薄膜トランジスタの製法 | |
| JPH03293718A (ja) | シリコン単結晶基板の処理方法 | |
| JPH0458524A (ja) | 半導体装置の製造方法 | |
| JPH0516174B2 (ja) |