JP4151876B2 - シリコンウェーハの製造方法 - Google Patents

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Description

【0001】
【産業上の利用分野】
この発明は、半導体素子基板として使用されるシリコンウェーハの製造方法に関し、さらに詳しくは、デバイス特性に悪影響を及ぼすウェーハ表面および表面近傍の結晶欠陥を低減し、デバイス製造工程において、特性劣化の要因である重金属をゲッタリングするのに必要な酸素析出物(BMD;BULK MICRO DEFECT)をウェーハ内部に形成することが可能なシリコンウェーハの製造方法に関するものである。
【0002】
【従来技術】
半導体デバイス製造工程では、D-RAMに代表される高温プロセスにおいて、Fe、Ni、Cu等の重金属による汚染を発生しやすい。これらの重金属汚染は、シリコンウェーハ表面および表面近傍に汚染欠陥を形成して、様々なデバイス特性を劣化させ、ひいては製品歩留まりを低下させる要因になる。このため、これらの汚染源である重金属は、デバイス活性領域となるウェーハ表面および表面近傍から取り除く必要がある。そこで、デバイス製造工程前のウェーハに低温熱処理を施して、内部に存在する酸素析出核を成長させて、重金属をゲッタリングするための酸素析出物を形成させる処理(以下、単に「IG処理」という)が行われている。
【0003】
また、高集積化デバイスを作製するにあたって、ウェーハ表面および表面近傍における、更なる高品質化が要求されている。これに対応して、シリコンウェーハに1000℃を超える高温の熱処理を施して、ウェーハ表面および表面近傍の酸素を外方拡散させ、酸素起因による結晶欠陥が除去された無欠陥層(以下、「DZ層」という)を形成させることが行われている。
【0004】
従来から、埋め込み拡散熱処理を有する高温デバイス製造工程においては、シリコンウェーハに1120℃〜1220℃の高温熱処理を施している。このため、ウェーハの表面および表面近傍にDZ層を形成させることが可能であることから、デバイス製造工程前に、DZ層を形成させる必要はなかった。しかし、最近のデバイス製造工程では、高エネルギーのイオン注入プロセスが導入され、熱処理温度の低温化が図られるようになり、DZ層の形成が困難になることから、デバイス製造工程前にウェーハにDZ層を形成することが必要になってきた。
【0005】
通常、シリコンウェーハは、CZ法により製造された単結晶から作製されるため、その内部には育成中に導入された酸素析出核が多数存在する。この酸素析出核は低温熱処理を受けると成長し、酸素析出物として顕在化して、ウェーハの汚染源である重金属をゲッタリングする機能を発揮する。
【0006】
ところで、シリコンウェーハにDZ層を形成する高温熱処理(以下、「DZ処理」という)を施すと、内部に存在する酸素析出核は縮小、消滅してしまう。このため、DZ処理を施すと、酸素析出物の密度が低くなり、デバイス製造工程でのゲッタリング能力が乏しくなるという問題がある。
【0007】
このような問題を解決するため、デバイス製造工程前のシリコンウェーハにDZ処理と、酸素析出核を成長させる、いわゆるIG処理との2段階の熱処理を施す処理(以下、「DZ-IG処理」という)が行われている。具体的な処理としては、1段目にウェーハにDZ処理を施し、その表面および表面近傍の酸素を外方拡散させて酸素起因による結晶欠陥を除去し、DZ層を形成させる。次いで、2段目としてウェーハにIG処理を施し、内部に存在する酸素析出核を成長させ、ゲッタリング源となる酸素析出物を形成するものである。
【0008】
しかしながら、このDZ-IG処理法においても、シリコンウェーハに1段目のDZ処理温度が高温であるため、シリコンウェーハの内部に存在する酸素析出核が縮小、消滅してしまう。このため、2段目のIG処理を施したとしても、ウェーハ内部に形成される酸素析出物密度は低く、高密度の酸素析出物を成長させるためには、長時間のIG処理を施さなければならないという問題がある。
【0009】
これに対し、デバイスユーザーからは、シリコンウェーハの高品質化と同時に、コスト低減の要求も厳しく、低コストで高品質のシリコンウェーハを製造することが要求されている。このため、上述のように、DZ処理後に長時間のIG処理を施すことは、処理工程の増加、生産コストの上昇を招き、ユーザーの要求に逆行することから、採用することができない。
【0010】
一方、エピタキシャルウェーハは、デバイスを作製する表面のエピタキシャル膜には、酸素起因の欠陥やシリコン単結晶育成時に導入されるgrown-in欠陥(COPを含む)が存在しないことから、BやAs/Sb等を高濃度に含むシリコンウェーハとしても使用が可能になっており、MPUやフラッシュメモリー等の高性能デバイス、さらにはMOS、FET、IGBT等の高性能パワーデバイスに使用されるようになってきた。
【0011】
しかしながら、エピタキシャルウェーハとして使用されるシリコンウェーハ表面そのものに、酸素起因の欠陥やgrown-in欠陥(COPを含む)が存在すると、エピタキシャル成長時に、これら欠陥を核としてエピタキシャル層に二次欠陥が形成され、デバイス特性を悪化させる問題がある。
【0012】
また、最近の高集積・高密度デバイス製造工程での熱処理が低温化されつつあり、デバイス工程での汚染や結晶欠陥を防止するため、エピタキシャルウェーハでもIG処理が施されている。しかし、エピタキシャル成長温度は高温で行われることから、ウェーハ内部の酸素析出核が減少、消滅して、IG処理で形成される酸素析出物が少なくなり、デバイス製造工程においてゲッタリング能力が低下するという問題がある。
【0013】
【発明が解決しようとする課題】
本発明は、上述した問題に鑑みなされたものであり、シリコンウェーハにIG処理を施すことなく、その表面および表面近傍にDZ層を形成し、デバイス製造工程において、汚染源である重金属のゲッタリング能力に優れたシリコンウェーハおよびその製造方法を提供することを目的としている。
【0014】
【課題を解決するための手段】
本発明者らは、IG処理を行わなくてもデバイス製造工程において十分なゲッタリング能力を有するシリコンウェーハを提供することを目的に鋭意研究した結果、シリコン単結晶中に導入される酸素析出核は、酸素濃度が高くなるほど増加し、さらに、そのメカニズムは不明であるが、炭素濃度も高くなるほど酸素析出物密度も高くなることを明らかにした。
【0015】
ところが、シリコンウェーハの炭素濃度のみを増加させても、酸素濃度が所定の濃度範囲を満たさない場合は、デバイス製造工程で低温熱処理を施しても、所望とする酸素析出物は得られないことが分かった。
【0016】
言い換えると、シリコンウェーハ中の酸素濃度及び炭素濃度を意図的に導入、調整し、それぞれ所定の濃度範囲で制御することによって、シリコンウェーハにDZ処理の高温熱処理を施しても、その後のデバイス製造工程での低温熱処理により、酸素析出核が成長し、酸素析出物が十分に形成され、ウェーハの汚染源である重金属をゲッタリングできることを知見した。
【0017】
本発明は、上記の知見に基づいて完成されたものであり、下記のシリコンウェーハの製造方法を要旨としている。
すなわち、酸素濃度が11×1017〜17×1017atoms/cm3(OLD ASTM)、炭素濃度が1×1016〜15×1016atoms/cm3(NEW ASTM)の範囲に制御されたシリコンウェーハを不活性ガス雰囲気、若しくは不活性ガスおよび酸化性ガスとの混合ガス雰囲気、または水素ガス若しくは水素含有ガス雰囲気で1100℃〜1350℃の温度で1時間〜10時間の熱処理を施し、デバイス製造工程で900℃の温度で1時間、700℃の温度で2時間、1000℃の温度で1時間、800℃の温度で1時間、600℃の温度で1時間、および700℃の温度で1時間の熱処理を施した場合に、その内部に1×10 4 個/cm 2 〜5×10 6 個/cm 2 の酸素析出物が形成されることを特徴とするシリコンウェーハの製造方法である。
【0019】
【発明の実施の形態】
本発明が対象とするシリコンウェーハは、デバイス製造工程前にIG処理を施さないが、シリコンウェーハ中の酸素濃度および炭素濃度を所定の濃度範囲で制御することによって、DZ処理の高温熱処理を施して表面にDZ層を形成しているにも拘わらず、デバイス製造工程での低温熱処理を受けた場合に、1×104個/cm2 〜5×10 6 個/cm 2 の酸素析出物が形成されることを特徴とするシリコンウェーハである。
【0020】
上述の通り、本発明では、DZ処理等の高温熱処理後、全くIG処理を施すことがないので、低コストのシリコンウェーハを製造することが可能になる。
【0021】
本発明が対象とするシリコンウェーハは、500℃〜1000℃の温度で1時間〜24時間の熱処理を施した場合に、具体的には、900℃の温度で1時間、700℃の温度で2時間、1000℃の温度で1時間、800℃の温度で1時間、600℃の温度で1時間、および700℃の温度で1時間の熱処理を施した場合に、内部に1×104個/cm2以上の酸素析出物が形成されるシリコンウェーハであり、これは低温熱処理のデバイス工程において、ゲッタリングする機能を発揮させるのに十分な酸素析出物が形成されていることを意味するものであるが、本発明が対象とするシリコンウェーハは何ら低温熱処理のデバイス工程の使用に限定されるものではなく、低温熱処理を含む高温熱処理のデバイス工程に本発明が対象とするシリコンウェーハを使用した場合にも、ウェーハ内部に1×104個/cm2以上の酸素析出物が形成され、十分なゲッタリング機能を発揮するものである。
一方、酸素析出物密度が高すぎると、過剰析出による強度低下も懸念されるので、その上限は5×10 6 個/m 2 にする
【0022】
本発明の製造方法において、欠陥を低減または消滅させてDZ層を形成するため、シリコンウェーハを1100℃〜1350℃の高温度で熱処理する。特に、1280℃〜1350℃の高温度で熱処理すると、ウェーハ表面近傍のgrown−in欠陥を低減または消滅できるので望ましい。
【0023】
このときの熱処理時間は、1時間〜10時間を確保する必要がある。1時間未満ではウェーハ表面にDZ層形成が不十分であり、10時間を超えると、処理温度が非常に高温であることから、ウェーハが軟化変形する恐れがあるからである。
【0024】
本発明の製造方法では、ウェーハ表面状態を保護するため、熱処理時の雰囲気は不活性ガス(アルゴンガス、窒素ガス)雰囲気、または不活性ガスと酸化性ガス(酸素ガス)との混合ガス雰囲気で行う。しかし、高温熱処理を不活性ガスのみで行うと、ウェーハ表面状態が悪化する恐れがあるため、不活性ガス中に少量の酸化性ガスを加えた混合ガス雰囲気で処理することが特に望ましい。また、grown−in欠陥の消滅を考慮すると、水素ガスまたは水素含有ガスの雰囲気で熱処理することが望ましい。
【0025】
【実施例】
本発明の製造方法で得られたシリコンウェーハが、デバイス製造工程において発揮する効果を、実施例に基づいて説明する。そのため、本実施例では、デバイス製造工程を処理することを想定した評価熱処理をシリコンウェーハに施した後、その特性を測定した。
【0026】
図1は、デバイス製造工程を想定した、評価熱処理の処理パターンを示す図である。図1に示すように、評価熱処理は、[X];1100℃以上の熱処理が含まれる高温デバイス製造工程(以下、単に「X高温プロセス」という)および、[Y];1100℃未満の熱処理で構成される低温デバイス製造工程(以下、「Y低温プロセス」という)とに区別することができる。
(実施例1)
CZ法法により引き上げられたp型<100>で、酸素濃度を14×1017atoms/cm3と一定とし、炭素濃度を1×1016atoms/cm3〜16×1016atoms/cm3の範囲で変動させ、比抵抗10Ω・cmのシリコンウェーハを作製した。
【0027】
このときの高温熱処理としては、酸素ガスを3%含有させた窒素ガス雰囲気で、1100℃〜1350℃×1hrのDZ処理を行った。しかし、比較例の一部(No.13〜16)では高温熱処理を行わなかった。表1に、作製したシリコンウェーハのサンプル水準の条件を示す。
【0028】
【表1】
Figure 0004151876
まず、シリコンウェーハの汚染源である重金属をゲッタリングする機能を発揮するのに必要な、ウェーハ中の酸素析出物密度を確認した。そのため、Ni故意汚染を行ったシリコンウェーハの酸素析出物密度と酸化膜耐圧良品率との関係を調査した。Ni故意汚染に用いたシリコンウェーハは、サンプル水準Cのウェーハを使用し、酸素析出物密度を変動させるために、700℃×1〜8時間の酸素析出熱処理を追加したものであり、評価熱処理はX高温プロセスとした。評価熱処理の後、Ni汚染濃度1×1011atoms/cm2の故意汚染を行い、ドライブイン熱処理を施した後、ウェーハ表面上にMOSを作製して酸化膜耐圧の良品率を測定した。
【0029】
図2は、Ni故意汚染を行ったシリコンウェーハの酸素析出物密度と酸化膜耐圧良品率の関係を示す図である。同図から明らかなように、酸素析出物密度が1×104個/cm2以下になると、酸化膜耐圧の劣化がみられ、良品率が著しく低下する。
【0030】
この劣化の原因は、酸素析出物密度が少ないために、全てのNiを酸素析出物でゲッタリングすることができず、ウェーハ表面にNiシリサイドが形成されたことによるものである。図2の結果から、このNi故意汚染に対しても、酸素析出物密度が1×104個/cm2以上であれば、酸化膜耐圧の劣化が回避できることが分かる。しかし、酸素析出物密度が高すぎることによって、過剰析出による強度低下も懸念されるので、その上限は5×106個/m2にする。
【0031】
次に、表1に示すサンプル水準を用いて、評価熱処理後の酸素析出物密度とDZ層の厚さ(以下、「DZ厚」という)を測定した。具体的には、X高温プロセス、またはY低温プロセスを施したのち、酸素析出物全てを観察しやすいように1000℃×16hrの熱処理を酸化性ガス(100%)雰囲気で施した。熱処理後のサンプルを2分割し、選択エッチングを行い、ウェーハ断面を光学顕微鏡で観察し、酸素析出物密度とDZ厚を測定した。
【0032】
図3は、実施例1のサンプル水準による評価熱処理後の酸素析出物密度を示す図である。前記図2に示すように、Ni故意汚染に対しても、酸素析出物密度が1×104個/cm2以上であればゲッタリング効果が発揮できるので、本発明例A〜D(No.1〜8)は、X高温プロセス、Y低温プロセスのいずれであっても、1×105個/cm2を超える酸素析出物が形成されており、十分なゲッタリング効果が期待できることが分かる。これに対し、比較例E、F(No.9〜12)およびI(No.17、18)では、炭素が添加されていない、あるいは炭素濃度が低いことから酸素析出物密度は1×104個/cm2以下となり、十分なゲッタリング効果が期待できない。比較例G、H(No.13〜16)およびJ(No.19、20)では、DZ処理が施されていない、あるいは炭素濃度が高すぎることから、5×106個/cm2を超える酸素析出物が形成されており、過剰析出によりウェーハ強度の低下を起こす可能性が高い。
【0033】
図4は、実施例1のサンプル水準による評価熱処理後のDZ層の厚さ(単に、「DZ厚」という)を示す図である。デバイスの活性領域となる表面近傍のDZ厚は、デバイスの構造にもよるが、少なくともウェーハ表面から10μm程度はデバイスの活性領域として使用されることから、その領域に欠陥を存在させないことが必要である。
【0034】
図4から明らかなように、本発明例A〜Dは、X高温プロセス、Y低温プロセスのいずれであっても、DZ厚は20μm以上と良好である。これに対し、比較例E、FおよびIは、DZ厚50μm以上確保できるが、前記図3に示すように炭素が添加されていない、若しくは炭素濃度不足から酸素析出物密度が確保できず、ゲッタリング効果が期待できない。比較例G、Hは、DZ処理が施されていないことから、DZ厚が10μm程度、若しくはそれ未満と狭く、デバイス 特性へ悪影響を与える可能性がある。
【0035】
したがって、本発明で規定する範囲においてのみ、酸素析出不足によるゲッタリング能力の低下や過剰析出によるウェーハ強度の低下などのない程良い酸素析出物密度に制御することが可能であり、また、デバイス活性領域の欠陥を低減・消滅させたシリコンウェーハを製造することができる。
(実施例2)
CZ法により引き上げられたp型<100>で、酸素濃度を11×1017atoms/cm3〜18×1017atoms/cm3の範囲で変動させ、炭素濃度を2×1016atoms/cm3の一定で、比抵抗10Ω・cmのシリコンウェーハを作製した。高温熱処理は、酸素ガスを3%含有させた窒素ガス雰囲気で、1000℃x1hrと1200℃x1hrで実施した。表2に、作製したウェーハのサンプル水準を示す。
【0036】
【表2】
Figure 0004151876
実施例2では、各サンプルウェーハにY低温プロセスによる評価熱処理を施したのち、ウェーハ中の酸素析出物全てを観察しやすいように、1000℃×16hrの熱処理を酸化性ガス(100%)雰囲気で施した。低温熱処理後の各サンプルを2分割し、選択エッチングを行い、ウェーハ断面を光学顕微鏡で観察し、酸素析出物密度とDZ厚を測定した。
【0037】
図5は、実施例2のサンプル水準による評価熱処理後の酸素析出物密度を示す図である。図6は、実施例2のサンプル水準による評価熱処理後のDZ厚を示す図である。両図から明らかなように、本発明例K、L(No.21、22)については、1×104個/cm2以上の酸素析出物が形成されており、十分なゲッタリング効果が期待できると同時に、DZ厚に関しても20μm以上が確保されており良好である。
【0038】
これに対し、比較例M(No.23)は、酸素析出物密度が1×104個/cm2以下と酸素析出物密度が低く、十分なゲッタリング効果が期待できない。また、比較例N、O、P(No.24〜26)に関しては、十分な酸素析出物密度はあるものの、DZ厚が10μm未満と狭くデバイス特性に悪影響を及ぼす恐れがある。
【0039】
上述の実施例1、2でのDZ処理時のガス雰囲気は、全て、酸素と窒素ガスの混合ガス雰囲気で行ったものであるが、この混合ガスを水素ガスに変えて行った場合には、酸素析出物密度についてはほぼ同程度の結果が得られ、DZ層内のgrown-in欠陥の消滅はより顕著に見られることを確認している。
【0040】
【発明の効果】
本発明のシリコンウェーハの製造方法によれば、CZ法により単結晶を引き上げる際に、酸素濃度および炭素濃度を制御することによって、DZ処理後にIG処理を施さなくとも、デバイス製造工程において酸素析出物密度を確保することができ、十分なゲッタリング効果を発揮することができる。しかも、IG処理工程が不要となるため、生産性が向上し、低コスト化が計れる。また、得られたウェーハは、エピタキシャルウェーハとして用いても、エピタキシャル層形成前に、既にウェーハ表面にDZ層が形成されているため、エピタキシャル層に欠陥を発生させることがなく、さらに、デバイス製造工程において同等のゲッタリング効果を発揮する。
【図面の簡単な説明】
【図1】デバイス製造工程を想定した評価熱処理の処理パターン図である。
【図2】 Ni故意汚染を行ったシリコンウェーハの酸素析出物密度と酸化膜耐圧良品率の関係を示す図である。
【図3】実施例1のサンプル水準による評価熱処理後の酸素析出物密度を示す図である。
【図4】実施例1のサンプル水準による評価熱処理後のDZ厚を示す図である。
【図5】実施例2のサンプル水準による評価熱処理後の酸素析出物密度を示す図である。
【図6】実施例2のサンプル水準による評価熱処理後のDZ厚を示す図である。

Claims (1)

  1. 酸素濃度が11×1017〜17×1017atoms/cm3(OLD ASTM)、炭素濃度が1×1016〜15×1016atoms/cm3(NEW ASTM)の範囲に制御されたシリコンウェーハを不活性ガス雰囲気、若しくは不活性ガスおよび酸化性ガスとの混合ガス雰囲気、または水素ガス若しくは水素含有ガス雰囲気で1100℃〜1350℃の温度で1時間〜10時間の熱処理を施し、デバイス製造工程で900℃の温度で1時間、700℃の温度で2時間、1000℃の温度で1時間、800℃の温度で1時間、600℃の温度で1時間、および700℃の温度で1時間の熱処理を施した場合に、その内部に1×10 4 個/cm 2 〜5×10 6 個/cm 2 の酸素析出物が形成されることを特徴とするシリコンウェーハの製造方法。
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JP4997829B2 (ja) * 2006-05-25 2012-08-08 株式会社デンソー 半導体素子の製造方法
JP2007235166A (ja) * 2007-05-02 2007-09-13 Sumco Corp p型シリコンウェーハ
JP5278324B2 (ja) * 2007-08-29 2013-09-04 株式会社Sumco Igbt用シリコン単結晶ウェーハの製造方法

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