JPS63142822A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63142822A JPS63142822A JP29108786A JP29108786A JPS63142822A JP S63142822 A JPS63142822 A JP S63142822A JP 29108786 A JP29108786 A JP 29108786A JP 29108786 A JP29108786 A JP 29108786A JP S63142822 A JPS63142822 A JP S63142822A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
半導体装置はシリコン基板に各種の不純物導入、薄膜形
成を行うことにより製造されるが、その際多数回の熱処
理工程を経ることになる。
成を行うことにより製造されるが、その際多数回の熱処
理工程を経ることになる。
出発材料として無欠陥なシリコン基板でも製造工程中の
熱処理、イオン注入などにより種々の欠陥が発生するこ
とは衆知の事実である。欠陥がシリコン基板の表面近傍
の素子活性領域に発生したとき、異常拡散などによシ素
子構造を破壊し、または劣化させる。代表的な欠陥とし
て、積層欠陥とスリップがある。
熱処理、イオン注入などにより種々の欠陥が発生するこ
とは衆知の事実である。欠陥がシリコン基板の表面近傍
の素子活性領域に発生したとき、異常拡散などによシ素
子構造を破壊し、または劣化させる。代表的な欠陥とし
て、積層欠陥とスリップがある。
積層欠陥は、熱酸化またはイオン注入時に発生した過剰
格子間シリコンが潜在核を中心に析出したものである。
格子間シリコンが潜在核を中心に析出したものである。
潜在核としては、結晶育成条件に起因するものと、熱処
理工程中に混入する汚染物質がある。積層欠陥の抑制の
ため結晶育成条件の安定化と製造工程の清浄化をはかる
とともに、潜在核の原因となる汚染物質等を基板の表面
近傍である活性領域外にゲッタする方法が種々行なわれ
ている。ゲッタリング法としては、シリコン基板の裏面
に積層欠陥を導入するエクストリンシックゲッタリング
法、基板内部に酸素析出物を形成するイントリンシック
ゲッタリング法に大別できる。
理工程中に混入する汚染物質がある。積層欠陥の抑制の
ため結晶育成条件の安定化と製造工程の清浄化をはかる
とともに、潜在核の原因となる汚染物質等を基板の表面
近傍である活性領域外にゲッタする方法が種々行なわれ
ている。ゲッタリング法としては、シリコン基板の裏面
に積層欠陥を導入するエクストリンシックゲッタリング
法、基板内部に酸素析出物を形成するイントリンシック
ゲッタリング法に大別できる。
イントリンシックゲッタリング法は、結晶育成中に導入
される過飽和状態の酸素析出を利用したもので、多段熱
処理により基板表面の近傍は酸素の少ない無欠陥領域と
し、基板内部は積層欠陥を高密度に発生させてゲッター
シンクとするものである。
される過飽和状態の酸素析出を利用したもので、多段熱
処理により基板表面の近傍は酸素の少ない無欠陥領域と
し、基板内部は積層欠陥を高密度に発生させてゲッター
シンクとするものである。
第2図は、従来のイントリンシックゲッタリング法(以
下、IG法と呼ぶ)である多段熱処理の代表的な例につ
いて示したものである。1はCZ法で成長したシリコン
基板、2は結晶成長に石英るつぼが使用されているため
酸素がシリコン融液に溶は出し、結晶中に取シ込まれた
格子間酸素を示している(第2図−a)。
下、IG法と呼ぶ)である多段熱処理の代表的な例につ
いて示したものである。1はCZ法で成長したシリコン
基板、2は結晶成長に石英るつぼが使用されているため
酸素がシリコン融液に溶は出し、結晶中に取シ込まれた
格子間酸素を示している(第2図−a)。
シリコン結晶内の格子間酸素2は通常
3〜15×1017ケ/crI?ノ程度であシ11oo
℃程度の第1回目の熱処理を加えると過飽和状態となり
ている格子間酸素2は極めて大きい拡散速度で外方拡散
し表面近傍は飽和濃度近くまで低下する(第2図−b)
。
℃程度の第1回目の熱処理を加えると過飽和状態となり
ている格子間酸素2は極めて大きい拡散速度で外方拡散
し表面近傍は飽和濃度近くまで低下する(第2図−b)
。
600〜800°Cの第2回目の熱処理によυ、シリコ
ン基板1のバルク内の過飽和格子間酸素2の一部は微小
な酸素析出物の核4を形成する(第2図−〇)。
ン基板1のバルク内の過飽和格子間酸素2の一部は微小
な酸素析出物の核4を形成する(第2図−〇)。
続いて1ooO°C前後の第3回目の熱処理により核4
を成長させ積層欠陥5を多数形成する(第2図−d)。
を成長させ積層欠陥5を多数形成する(第2図−d)。
酸素濃度の低い表面近傍は無欠陥領域6および7(7は
裏面側)が形成され、内部はゲッターシンクとしての効
果を得ることができる。
裏面側)が形成され、内部はゲッターシンクとしての効
果を得ることができる。
発明が解決しようとする問題点
上述したような従来のIG法ではスリップの発生、それ
にともなうシリコン基板のそシが発生しやすいという問
題点があった。
にともなうシリコン基板のそシが発生しやすいという問
題点があった。
スリップは温度変化、勾配が大きいときに生じる内部応
力を緩和する転移群であり、シリコン基板が大口径にな
るほど基板周辺部に発生しやすい。
力を緩和する転移群であり、シリコン基板が大口径にな
るほど基板周辺部に発生しやすい。
スリップの発生はシリコン結晶に含まれる不純物の種類
および濃度と関連することが知られている。
および濃度と関連することが知られている。
特に格子間酸素は、転移に結合するため転移の伝播・増
殖を抑制する。
殖を抑制する。
IG法は前述したように、シリコン結晶内の酸素を外方
拡散することによ勺、表面近傍のみを無欠陥領域とし、
ゲッター効果を得る方法である。
拡散することによ勺、表面近傍のみを無欠陥領域とし、
ゲッター効果を得る方法である。
このため、シリコン基板が大口径化になるほど半導体製
造プロセス中の熱処理炉の出し入れ時の温度勾配等の影
響を受けやすく、スリップの発生、そりの大きな原因と
なっていた。
造プロセス中の熱処理炉の出し入れ時の温度勾配等の影
響を受けやすく、スリップの発生、そりの大きな原因と
なっていた。
本発明はこのような問題点を解決するものであシ、IG
法によるゲッター効果を保ちつつシリコン基板のスリッ
プ、そりの発生を抑制することを目的としている。
法によるゲッター効果を保ちつつシリコン基板のスリッ
プ、そりの発生を抑制することを目的としている。
問題点を解決するための手段
上記の問題点を解決するために本発明の半導体装置の調
造方法は出発材料である半導体基板の裏面に窒化珪素膜
を形成した後、1050℃以上の温度の不活性ガス雰囲
気中で熱処理する工程と600〜80o′Cの温度の不
活性ガスあるいは酸素雰囲気中で熱処理する工程とを含
むことを特徴とするIG法である。
造方法は出発材料である半導体基板の裏面に窒化珪素膜
を形成した後、1050℃以上の温度の不活性ガス雰囲
気中で熱処理する工程と600〜80o′Cの温度の不
活性ガスあるいは酸素雰囲気中で熱処理する工程とを含
むことを特徴とするIG法である。
作 用
この構成により、半導体装置を構成する半導体基板の主
表面である活性領域のみの酸素濃度を低下させ、半導体
基板裏面からの酸素の外方拡散が全くないため、酸素濃
度の減少は従来のIG法より大幅に少なくなり、製造工
程中においてもスリップ、そりはほとんど発生しない半
導体基板となる。
表面である活性領域のみの酸素濃度を低下させ、半導体
基板裏面からの酸素の外方拡散が全くないため、酸素濃
度の減少は従来のIG法より大幅に少なくなり、製造工
程中においてもスリップ、そりはほとんど発生しない半
導体基板となる。
実施例
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は本発明による一実施例であるIG法を各工程順
に示した模式図である。1はCZ法で成長したシリコン
基板、2は結晶中に過飽和状態で含まれる格子間酸素、
3はCVD法で形成した窒化珪素(Si3N4)膜、4
は酸素析出により発生した核、6は積層欠陥あるいは成
長した酸素析出核を示している。
に示した模式図である。1はCZ法で成長したシリコン
基板、2は結晶中に過飽和状態で含まれる格子間酸素、
3はCVD法で形成した窒化珪素(Si3N4)膜、4
は酸素析出により発生した核、6は積層欠陥あるいは成
長した酸素析出核を示している。
第1図−とは従来例第2図−aと同じシリコン基板を示
しており約1.2 X 1018ケ/備5の格子間酸素
2を含有している。まず、S iH4ガスとNH3ガス
を原料にした減圧CVD法により約10ooへの窒化珪
素膜3をシリコン基板1の裏面に形成する(第1図−b
)。その後、1100°C2時間、N2ガス中での熱処
理を加えると、シリコン基板1の表面から格子間酸素2
は外方拡散し、表面近傍は飽和濃度近くまで低下するが
、裏面は酸素の拡散速度が著しく小さい窒化珪素膜3で
おおわれているため、外方拡散はほとんど皆無であシ格
子間酸素濃度の変化も無視できる程度である(第1図−
〇)。続いて700°C110時間N2中で処理による
核4の形成(第1図−d)、1ooo°C2時間N2中
での欠陥5の成長(第1図−e)は、従来例と同様であ
り、その後裏面の窒化珪素膜3を除去する(第1図−f
)。
しており約1.2 X 1018ケ/備5の格子間酸素
2を含有している。まず、S iH4ガスとNH3ガス
を原料にした減圧CVD法により約10ooへの窒化珪
素膜3をシリコン基板1の裏面に形成する(第1図−b
)。その後、1100°C2時間、N2ガス中での熱処
理を加えると、シリコン基板1の表面から格子間酸素2
は外方拡散し、表面近傍は飽和濃度近くまで低下するが
、裏面は酸素の拡散速度が著しく小さい窒化珪素膜3で
おおわれているため、外方拡散はほとんど皆無であシ格
子間酸素濃度の変化も無視できる程度である(第1図−
〇)。続いて700°C110時間N2中で処理による
核4の形成(第1図−d)、1ooo°C2時間N2中
での欠陥5の成長(第1図−e)は、従来例と同様であ
り、その後裏面の窒化珪素膜3を除去する(第1図−f
)。
本実施例によれば、第1図−fに示すように、シリコン
基板1の主表面にのみ無欠陥領域6が形成されており、
それより深部は裏面に達するまで欠陥が発生している。
基板1の主表面にのみ無欠陥領域6が形成されており、
それより深部は裏面に達するまで欠陥が発生している。
このため、ゲッター効果は従来のIG法よりも効果的で
あると同時に、格子間酸素の減少が少ないため、続いて
処理を行なう半導体プロセスでのスリップあるいはそり
の発生は著しく低減した。
あると同時に、格子間酸素の減少が少ないため、続いて
処理を行なう半導体プロセスでのスリップあるいはそり
の発生は著しく低減した。
発明の効果
以上のように本発明による処理を施したシリコン基板を
出発材料として用いる場合、表面近傍には結晶欠陥が全
く発生せず、かつスリップ欠陥、そりの発生がほとんど
皆無となり、半導体装置の製造歩留の大幅な向上が実現
できる。
出発材料として用いる場合、表面近傍には結晶欠陥が全
く発生せず、かつスリップ欠陥、そりの発生がほとんど
皆無となり、半導体装置の製造歩留の大幅な向上が実現
できる。
第1図は本発明の一実施例であるIQ法を工程順に示し
た模式図、第2図は従来のIG法含分工程順示した模式
図である。 1・・・・・・シリコン基板、2・・・・・格子間酸素
、3・・−・・・窒化珪素膜、4・・・・・・酸素析出
による核、5・・・・・−積層欠陥、6.7・・−・・
・無欠陥領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名柩
″−一
た模式図、第2図は従来のIG法含分工程順示した模式
図である。 1・・・・・・シリコン基板、2・・・・・格子間酸素
、3・・−・・・窒化珪素膜、4・・・・・・酸素析出
による核、5・・・・・−積層欠陥、6.7・・−・・
・無欠陥領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名柩
″−一
Claims (1)
- 【特許請求の範囲】 (i)半導体基板の裏面に窒化珪素膜を形成する工程と
、1050℃以上の温度で酸素あるいは不活性ガスの雰
囲気中で熱処理する工程と、600〜800℃の温度で
不活性ガスあるいは酸素雰囲気中で熱処理する工程とを
含む半導体装置の製造方法。 (ii)半導体基板の主表面の一部にも窒化珪素膜を形
成する工程を含むことを特徴とする特許請求の範囲第1
項記載の半導体装置の製造方法。 (iii)窒化珪素膜を形成する前に、半導体基板の表
面に二酸化珪素膜を形成する工程を含むことを特徴とす
る特許請求の範囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29108786A JPS63142822A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29108786A JPS63142822A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63142822A true JPS63142822A (ja) | 1988-06-15 |
Family
ID=17764272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29108786A Pending JPS63142822A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63142822A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02164040A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | シリコン半導体基板の処理方法 |
JPH03233935A (ja) * | 1990-02-08 | 1991-10-17 | Mitsubishi Electric Corp | 半導体基板 |
JP2007273814A (ja) * | 2006-03-31 | 2007-10-18 | Furukawa Electric Co Ltd:The | シリコン基板及びその製造方法 |
US7482244B2 (en) * | 2005-09-16 | 2009-01-27 | United Microelectronics Corp. | Method of preventing a peeling issue of a high stressed thin film |
JP2010003899A (ja) * | 2008-06-20 | 2010-01-07 | Fuji Electric Device Technology Co Ltd | シリコンウェハ、半導体装置、シリコンウェハの製造方法および半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56137620A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor |
JPS57136332A (en) * | 1981-02-17 | 1982-08-23 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JPS5885537A (ja) * | 1981-11-18 | 1983-05-21 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-12-05 JP JP29108786A patent/JPS63142822A/ja active Pending
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