JPH05206834A - 出力回路 - Google Patents
出力回路Info
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- JPH05206834A JPH05206834A JP4013429A JP1342992A JPH05206834A JP H05206834 A JPH05206834 A JP H05206834A JP 4013429 A JP4013429 A JP 4013429A JP 1342992 A JP1342992 A JP 1342992A JP H05206834 A JPH05206834 A JP H05206834A
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- Japan
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- potential
- inverter
- channel transistor
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Abstract
(57)【要約】
【目的】 半導体集積回路の出力段を構成する出力回路
において、出力信号のレベル遷移に要する時間を短縮す
ると共に、半導体装置の誤動作及び動作速度の低下を抑
制する。 【構成】 インバータ１の出力端とＮチャネルトランジ
スタ５のゲートとの間に、トランジスタ２，３，４によ
り構成された第１のトランスファゲートが介装されてお
り、インバータ１の出力端とＰチャネルトランジスタ９
のゲートとの間に、トランジスタ６，７，８により構成
された第２のトランスファゲートが介装されている。
において、出力信号のレベル遷移に要する時間を短縮す
ると共に、半導体装置の誤動作及び動作速度の低下を抑
制する。 【構成】 インバータ１の出力端とＮチャネルトランジ
スタ５のゲートとの間に、トランジスタ２，３，４によ
り構成された第１のトランスファゲートが介装されてお
り、インバータ１の出力端とＰチャネルトランジスタ９
のゲートとの間に、トランジスタ６，７，８により構成
された第２のトランスファゲートが介装されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
段を構成する出力回路に関する。
段を構成する出力回路に関する。
【０００２】
【従来の技術】図４は従来の出力回路を示す回路図であ
る。この出力回路は、入力信号を反転するインバータ
１、高電位側電源と接地との間に直列接続されたＰチャ
ネルトランジスタ２０及びＮチャネルトランジスタ２１
により構成されている。そして、インバータ１の出力は
トランジスタ２０，２１の各ゲートに与えられるように
なっている。また、トランジスタ２０，２１の各ドレイ
ンの相互接続点は、出力端子１０に接続されている。
る。この出力回路は、入力信号を反転するインバータ
１、高電位側電源と接地との間に直列接続されたＰチャ
ネルトランジスタ２０及びＮチャネルトランジスタ２１
により構成されている。そして、インバータ１の出力は
トランジスタ２０，２１の各ゲートに与えられるように
なっている。また、トランジスタ２０，２１の各ドレイ
ンの相互接続点は、出力端子１０に接続されている。
【０００３】次に、このように構成された従来の出力回
路の動作について説明する。
路の動作について説明する。
【０００４】インバータ１は、その入力端にハイレベル
（以下、Ｈレベルという）の信号が与えられると、ロウ
レベル（以下、Ｌレベルという）の信号を出力する。こ
のインバータ１から出力されたＬレベルの信号によりト
ランジスタ２０，２１のゲート入力容量に蓄積されてい
た電荷が放電され、トランジスタ２０，２１のゲート電
位は略接地電位となる。
（以下、Ｈレベルという）の信号が与えられると、ロウ
レベル（以下、Ｌレベルという）の信号を出力する。こ
のインバータ１から出力されたＬレベルの信号によりト
ランジスタ２０，２１のゲート入力容量に蓄積されてい
た電荷が放電され、トランジスタ２０，２１のゲート電
位は略接地電位となる。
【０００５】これにより、Ｐチャネルトランジスタ２０
は、ソース電位（即ち、電源電位）に比してゲート電位
が十分に低くなるため、オン状態になる。また、Ｎチャ
ネルトランジスタ２１は、ソース電位（即ち、接地電
位）とゲート電位とが同電位になるため、オフ状態にな
る。従って、インバータ１に与えられる入力信号がＨレ
ベルのときには、出力端子１０の電位もＨレベルとな
る。出力負荷が容量性の負荷であるとすると、出力負荷
に電荷が蓄積され、出力端子１０は電源電位となる。
は、ソース電位（即ち、電源電位）に比してゲート電位
が十分に低くなるため、オン状態になる。また、Ｎチャ
ネルトランジスタ２１は、ソース電位（即ち、接地電
位）とゲート電位とが同電位になるため、オフ状態にな
る。従って、インバータ１に与えられる入力信号がＨレ
ベルのときには、出力端子１０の電位もＨレベルとな
る。出力負荷が容量性の負荷であるとすると、出力負荷
に電荷が蓄積され、出力端子１０は電源電位となる。
【０００６】一方、入力信号がＬレベルになると、イン
バータ１の出力はＨレベルになり、Ｐチャネルトランジ
スタ２０はオフ状態、Ｎチャネルトランジスタ２１はオ
ン状態になる。従って、容量性出力負荷に蓄積された電
荷が放電され、出力端子１０は接地電位（即ち、Ｌレベ
ル）になる。
バータ１の出力はＨレベルになり、Ｐチャネルトランジ
スタ２０はオフ状態、Ｎチャネルトランジスタ２１はオ
ン状態になる。従って、容量性出力負荷に蓄積された電
荷が放電され、出力端子１０は接地電位（即ち、Ｌレベ
ル）になる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路においては、入力信号のレベル変化に
伴って出力端子１０の電位が電源電位から接地電位まで
変化するため、変化の幅が大きく、出力信号のレベルの
遷移に時間がかかるという問題点がある。また、一般的
に容量性出力負荷は、その蓄積エネルギーは比較的大き
いため、出力端子１０のレベルの変化に伴う充放電電流
値が大きい。この容量性出力負荷の充放電電流がＰチャ
ネルトランジスタ２０又はＮチャネルトランジスタ２１
を介して電源又は接地に流れるため、電源又は接地のイ
ンピーダンスによっては電源電位又は接地電位が変動し
てしまう。従って、従来の出力回路には、入力信号のレ
ベルの変化に伴って電源電位又は接地電位が変動し、半
導体集積回路の誤動作及び動作速度の低下を招来すると
いう問題点もある。
た従来の出力回路においては、入力信号のレベル変化に
伴って出力端子１０の電位が電源電位から接地電位まで
変化するため、変化の幅が大きく、出力信号のレベルの
遷移に時間がかかるという問題点がある。また、一般的
に容量性出力負荷は、その蓄積エネルギーは比較的大き
いため、出力端子１０のレベルの変化に伴う充放電電流
値が大きい。この容量性出力負荷の充放電電流がＰチャ
ネルトランジスタ２０又はＮチャネルトランジスタ２１
を介して電源又は接地に流れるため、電源又は接地のイ
ンピーダンスによっては電源電位又は接地電位が変動し
てしまう。従って、従来の出力回路には、入力信号のレ
ベルの変化に伴って電源電位又は接地電位が変動し、半
導体集積回路の誤動作及び動作速度の低下を招来すると
いう問題点もある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、出力レベルの遷移時間が短いと共に、容量
性出力負荷の充放電電流値を小さくできて、半導体集積
回路の誤動作及び動作速度の低下を回避することができ
る出力回路を提供することを目的とする。
のであって、出力レベルの遷移時間が短いと共に、容量
性出力負荷の充放電電流値を小さくできて、半導体集積
回路の誤動作及び動作速度の低下を回避することができ
る出力回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る出力回路
は、入力信号を反転するインバータと、その入力端に前
記インバータの出力が与えられる第１及び第２のトラン
スファゲートと、そのゲートに前記第１のトランスファ
ゲートの出力が与えられそのドレインに高電位側電源電
圧が与えられそのソースが出力端子に接続されたＮチャ
ネルトランジスタと、そのゲートに前記第２のトランス
ファゲートの出力が与えられそのドレインに低電位側電
源電圧が与えられそのソースが前記出力端子に接続され
たＰチャネルトランジスタとを有し、前記第１のトラン
スファゲートはＮチャネルトランジスタにより構成さ
れ、前記第２のトランスファゲートはＰチャネルトラン
ジスタにより構成されていることを特徴とする。
は、入力信号を反転するインバータと、その入力端に前
記インバータの出力が与えられる第１及び第２のトラン
スファゲートと、そのゲートに前記第１のトランスファ
ゲートの出力が与えられそのドレインに高電位側電源電
圧が与えられそのソースが出力端子に接続されたＮチャ
ネルトランジスタと、そのゲートに前記第２のトランス
ファゲートの出力が与えられそのドレインに低電位側電
源電圧が与えられそのソースが前記出力端子に接続され
たＰチャネルトランジスタとを有し、前記第１のトラン
スファゲートはＮチャネルトランジスタにより構成さ
れ、前記第２のトランスファゲートはＰチャネルトラン
ジスタにより構成されていることを特徴とする。
【００１０】
【作用】本発明においては、そのソースが出力端子に接
続されたＮチャネルトランジスタ及びＰチャネルトラン
ジスタの各ゲートとインバータとの間に夫々第１及び第
２のトランスファゲートが介装されている。この第１及
び第２のトランスファゲートは夫々Ｎチャネルトランジ
スタ及びＰチャネルトランジスタにより構成されてい
る。このため、前記第１及び第２のトランスファゲート
は、いずれもオン状態のときにその入力端と出力端との
間に電位差を生じる。つまり、前記インバータの出力が
Ｈレベルのときに前記第１のトランスファゲートを介し
て前記Ｎチャネルトランジスタのゲートに与えられる電
位は、前記インバータの出力電位よりも低くなる。ま
た、前記インバータの出力がＬレベルのときに前記第２
のトランスファゲートを介して前記Ｐチャネルトランジ
スタのゲートに与えられる電位は、前記インバータの出
力電位よりも高くなる。従って、出力端子の電位は、入
力信号のレベル変化に伴って、高電位側電源電圧よりも
低い電位と、低電位側電源電圧よりも高い電位との間を
遷移することとなる。これにより、出力レベルの遷移時
間が短くなると共に、容量性出力負荷の充放電電流値が
小さくなって、半導体装置の誤動作及び動作速度の低下
を回避することができる。
続されたＮチャネルトランジスタ及びＰチャネルトラン
ジスタの各ゲートとインバータとの間に夫々第１及び第
２のトランスファゲートが介装されている。この第１及
び第２のトランスファゲートは夫々Ｎチャネルトランジ
スタ及びＰチャネルトランジスタにより構成されてい
る。このため、前記第１及び第２のトランスファゲート
は、いずれもオン状態のときにその入力端と出力端との
間に電位差を生じる。つまり、前記インバータの出力が
Ｈレベルのときに前記第１のトランスファゲートを介し
て前記Ｎチャネルトランジスタのゲートに与えられる電
位は、前記インバータの出力電位よりも低くなる。ま
た、前記インバータの出力がＬレベルのときに前記第２
のトランスファゲートを介して前記Ｐチャネルトランジ
スタのゲートに与えられる電位は、前記インバータの出
力電位よりも高くなる。従って、出力端子の電位は、入
力信号のレベル変化に伴って、高電位側電源電圧よりも
低い電位と、低電位側電源電圧よりも高い電位との間を
遷移することとなる。これにより、出力レベルの遷移時
間が短くなると共に、容量性出力負荷の充放電電流値が
小さくなって、半導体装置の誤動作及び動作速度の低下
を回避することができる。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本発明の第１の実施例に係る出力
回路を示す回路図である。
回路を示す回路図である。
【００１３】Ｎチャネルトランジスタ２，３，４は直列
接続されており、第１のトランスファゲートを構成して
いる。これらのトランジスタ２，３，４の各ゲートには
電源電位が与えられるようになっている。また、Ｐチャ
ネルトランジスタ６，７，８も直列接続されており、第
２のトランスファゲートを構成している。これらのトラ
ンジスタ６，７，８の各ゲートには接地電位が与えられ
るようになっている。
接続されており、第１のトランスファゲートを構成して
いる。これらのトランジスタ２，３，４の各ゲートには
電源電位が与えられるようになっている。また、Ｐチャ
ネルトランジスタ６，７，８も直列接続されており、第
２のトランスファゲートを構成している。これらのトラ
ンジスタ６，７，８の各ゲートには接地電位が与えられ
るようになっている。
【００１４】インバータ１の出力は、第１及び第２のト
ランスファゲートの各入力端に与えられる。また、第１
及び第２のトランスファゲートの各出力端は、夫々Ｎチ
ャネルトランジスタ５及びＰチャネルトランジスタ９の
各ゲートに接続されている。このトランジスタ５は、そ
のドレインが電源に、ソースが出力端子１０に接続され
ている。また、トランジスタ９は、そのドレインが接地
に、ソースが出力端子１０に接続されている。
ランスファゲートの各入力端に与えられる。また、第１
及び第２のトランスファゲートの各出力端は、夫々Ｎチ
ャネルトランジスタ５及びＰチャネルトランジスタ９の
各ゲートに接続されている。このトランジスタ５は、そ
のドレインが電源に、ソースが出力端子１０に接続され
ている。また、トランジスタ９は、そのドレインが接地
に、ソースが出力端子１０に接続されている。
【００１５】図２は、本実施例回路の動作を示す波形図
である。なお、ａはインバータ１への入力信号、ｂはイ
ンバータ１の出力信号、ｃはトランジスタ５のゲートに
与えられる信号、ｄはトランジスタ９のゲートに与えら
れる信号、ｅは出力端子１０から出力される信号であ
る。
である。なお、ａはインバータ１への入力信号、ｂはイ
ンバータ１の出力信号、ｃはトランジスタ５のゲートに
与えられる信号、ｄはトランジスタ９のゲートに与えら
れる信号、ｅは出力端子１０から出力される信号であ
る。
【００１６】インバータ１への入力信号ａがＬレベルで
あるとすると、インバータ１の出力信号ｂは電源電圧Ｖ
DD（即ち、Ｈレベル）になる。Ｎチャネルトランジスタ
２，３，４により構成された第１のトランスファゲート
は、このＨレベルの信号をＮチャネルトランジスタ５の
ゲートに伝達するが、このとき、トランジスタ２，３，
４はいずれもそのドレイン・ソース間に電位差を生ずる
ため、Ｎチャネルトランジスタ５のゲートに与えられる
信号ｃは、電源電圧ＶDDよりも電位が低い信号となる。
Ｎチャネルトランジスタ５は、ドレインの電位が電源電
位に固定されており、ソースフォロワーとして動作する
ため、出力端子１０から出力される信号ｅは、Ｈレベル
であるものの、電源電圧ＶDDから大きく降下した電位と
なる。
あるとすると、インバータ１の出力信号ｂは電源電圧Ｖ
DD（即ち、Ｈレベル）になる。Ｎチャネルトランジスタ
２，３，４により構成された第１のトランスファゲート
は、このＨレベルの信号をＮチャネルトランジスタ５の
ゲートに伝達するが、このとき、トランジスタ２，３，
４はいずれもそのドレイン・ソース間に電位差を生ずる
ため、Ｎチャネルトランジスタ５のゲートに与えられる
信号ｃは、電源電圧ＶDDよりも電位が低い信号となる。
Ｎチャネルトランジスタ５は、ドレインの電位が電源電
位に固定されており、ソースフォロワーとして動作する
ため、出力端子１０から出力される信号ｅは、Ｈレベル
であるものの、電源電圧ＶDDから大きく降下した電位と
なる。
【００１７】なお、このときには、Ｐチャネルトランジ
スタ６，７，８で構成された第２のトランスファゲート
を介してＰチャネルトランジスタのゲートに与えられる
信号ｄの電位は電源電圧ＶDDであるため、Ｐチャネルト
ランジスタ９はオフ状態になっている。
スタ６，７，８で構成された第２のトランスファゲート
を介してＰチャネルトランジスタのゲートに与えられる
信号ｄの電位は電源電圧ＶDDであるため、Ｐチャネルト
ランジスタ９はオフ状態になっている。
【００１８】次に、入力信号ａがＨレベルになると、イ
ンバータ１の出力信号ｂはＬレベルになる。これによ
り、Ｎチャネルトランジスタ２，３，４で構成された第
１のトランスファゲートを介してＮチャネルトランジス
タ５のゲートに与えられる信号ｃは接地レベルとなる。
従って、Ｎチャネルトランジスタ５はオフ状態になる。
ンバータ１の出力信号ｂはＬレベルになる。これによ
り、Ｎチャネルトランジスタ２，３，４で構成された第
１のトランスファゲートを介してＮチャネルトランジス
タ５のゲートに与えられる信号ｃは接地レベルとなる。
従って、Ｎチャネルトランジスタ５はオフ状態になる。
【００１９】一方、Ｐチャネルトランジスタ９のゲート
に与えられる信号ｄは、第２のトランスファゲートを構
成するＰチャネルトランジスタ６，７，８がいずれもソ
ース・ドレイン間で電位差を生じるため、接地レベルよ
りも高い電位になる。このため、出力端子１０から出力
される信号ｅは、Ｌレベルであるものの、接地電位から
大きく上昇した電位になる。
に与えられる信号ｄは、第２のトランスファゲートを構
成するＰチャネルトランジスタ６，７，８がいずれもソ
ース・ドレイン間で電位差を生じるため、接地レベルよ
りも高い電位になる。このため、出力端子１０から出力
される信号ｅは、Ｌレベルであるものの、接地電位から
大きく上昇した電位になる。
【００２０】本実施例においては、上述の如く、出力端
子１０の電位の変化が小さいため、出力レベルの遷移に
要する時間が短い。また、容量性出力負荷の充放電電流
値が従来に比して小さくなり、電源電圧及び接地の電位
変動を抑制することができて、半導体集積回路の誤動作
及び動作速度の低下等の不都合の発生を回避することが
できる。
子１０の電位の変化が小さいため、出力レベルの遷移に
要する時間が短い。また、容量性出力負荷の充放電電流
値が従来に比して小さくなり、電源電圧及び接地の電位
変動を抑制することができて、半導体集積回路の誤動作
及び動作速度の低下等の不都合の発生を回避することが
できる。
【００２１】図３は本発明の第２の実施例に係る出力回
路を示す回路図である。
路を示す回路図である。
【００２２】本実施が第１の実施例と異なる点はインバ
ータ１とトランジスタ５，９との間に夫々３個のトラン
スファゲートが並列接続されていることにあり、その他
の構成は基本的には第１の実施例と同様であるので、図
３において図１と同一物には同一符号を付してその詳し
い説明は省略する。
ータ１とトランジスタ５，９との間に夫々３個のトラン
スファゲートが並列接続されていることにあり、その他
の構成は基本的には第１の実施例と同様であるので、図
３において図１と同一物には同一符号を付してその詳し
い説明は省略する。
【００２３】本実施例においては、インバータ１とＮチ
ャネルトランジスタ５のゲートとの間に、Ｎチャネルト
ランジスタ２，３，４により構成されたトランスファゲ
ートと、Ｎチャンネルトランジスタ１２，１３により構
成されたトランスファゲートと、Ｎチャネルトランジス
タ１１により構成されたトランスファゲートとが並列接
続されている。
ャネルトランジスタ５のゲートとの間に、Ｎチャネルト
ランジスタ２，３，４により構成されたトランスファゲ
ートと、Ｎチャンネルトランジスタ１２，１３により構
成されたトランスファゲートと、Ｎチャネルトランジス
タ１１により構成されたトランスファゲートとが並列接
続されている。
【００２４】また、インバータ１とＰチャネルトランジ
スタ９のゲートとの間に、Ｐチャネルトランジスタ６，
７，８により構成されたトランスファゲートと、Ｐチャ
ネルトランジスタ１４，１５により構成されたトランス
ファゲートと、Ｐチャネルトランジスタ１６により構成
されたトランスファゲートとが並列接続されている。
スタ９のゲートとの間に、Ｐチャネルトランジスタ６，
７，８により構成されたトランスファゲートと、Ｐチャ
ネルトランジスタ１４，１５により構成されたトランス
ファゲートと、Ｐチャネルトランジスタ１６により構成
されたトランスファゲートとが並列接続されている。
【００２５】そして、トランジスタ２，３，４により構
成されたトランスファゲートの駆動用信号をインバータ
１７で反転したものがトランジスタ６，７，８により構
成されたトランスファゲートに駆動用信号として与えら
れるようになっており、この２つのトランスファゲート
は一対となって動作する。また、トランジスタ１２，１
３により構成されたトランスファゲートの駆動用信号を
インバータ１８で反転したものがトランジスタ１４，１
５により構成されたトランスファゲートに駆動用信号と
して与えられるようになっており、この２つのトランス
ファゲートは一対となって動作する。更に、トランジス
タ１１により構成されたトランスファゲートの駆動用信
号をインバータ１９で反転したものがトランジスタ１６
により構成されたトランスファゲートの駆動用信号とし
て与えられるようになっており、この２つのトランスフ
ァゲートは一対となって動作する。
成されたトランスファゲートの駆動用信号をインバータ
１７で反転したものがトランジスタ６，７，８により構
成されたトランスファゲートに駆動用信号として与えら
れるようになっており、この２つのトランスファゲート
は一対となって動作する。また、トランジスタ１２，１
３により構成されたトランスファゲートの駆動用信号を
インバータ１８で反転したものがトランジスタ１４，１
５により構成されたトランスファゲートに駆動用信号と
して与えられるようになっており、この２つのトランス
ファゲートは一対となって動作する。更に、トランジス
タ１１により構成されたトランスファゲートの駆動用信
号をインバータ１９で反転したものがトランジスタ１６
により構成されたトランスファゲートの駆動用信号とし
て与えられるようになっており、この２つのトランスフ
ァゲートは一対となって動作する。
【００２６】本実施例においては、段数（トランジスタ
の数）が異なる３対のトランスファゲートが設けられて
おり、各対のトランスファゲートを制御することによ
り、Ｈレベル及びＬレベルにおける出力端子１０の電位
を変化させることができる。従って、本実施例において
は、第１の実施例と同様の効果を得ることができるのに
加えて、出力負荷及び受信側デバイスの入力しきい値等
に応じて、Ｈレベル及びＬレベルのときの出力信号の電
位を最適値に設定することができるという効果を得るこ
とができる。
の数）が異なる３対のトランスファゲートが設けられて
おり、各対のトランスファゲートを制御することによ
り、Ｈレベル及びＬレベルにおける出力端子１０の電位
を変化させることができる。従って、本実施例において
は、第１の実施例と同様の効果を得ることができるのに
加えて、出力負荷及び受信側デバイスの入力しきい値等
に応じて、Ｈレベル及びＬレベルのときの出力信号の電
位を最適値に設定することができるという効果を得るこ
とができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、イ
ンバータと出力端子に接続されたＮチャネルトランジス
タ及びＰチャネルトランジスタとの間に夫々Ｎチャネル
トランジスタにより構成された第１のトランスファゲー
ト及びＰチャネルトランジスタにより構成された第２の
トランスファゲートが介装されているから、出力信号の
遷移幅が小さく、従来に比してレベル遷移時間が短縮さ
れると共に、容量性負荷の充放電電流に起因する電源電
圧及び接地電圧の変動を回避できて、半導体装置の誤動
作及び動作速度の低下を回避することができる。
ンバータと出力端子に接続されたＮチャネルトランジス
タ及びＰチャネルトランジスタとの間に夫々Ｎチャネル
トランジスタにより構成された第１のトランスファゲー
ト及びＰチャネルトランジスタにより構成された第２の
トランスファゲートが介装されているから、出力信号の
遷移幅が小さく、従来に比してレベル遷移時間が短縮さ
れると共に、容量性負荷の充放電電流に起因する電源電
圧及び接地電圧の変動を回避できて、半導体装置の誤動
作及び動作速度の低下を回避することができる。
【図１】本発明の第１の実施例に係る出力回路を示す回
路図である。
路図である。
【図２】同じくその動作を示す波形図である。
【図３】本発明の第２の実施例に係る出力回路を示す回
路図である。
路図である。
【図４】従来の出力回路を示す回路図である。
１，１７〜１９；インバータ ２〜５，１１〜１３，２１；Ｎチャネルトランジスタ ６〜９，１４〜１６，２０；Ｐチャネルトランジスタ １０；出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】 入力信号を反転するインバータと、その
入力端に前記インバータの出力が与えられる第１及び第
２のトランスファゲートと、そのゲートに前記第１のト
ランスファゲートの出力が与えられそのドレインに高電
位側電源電圧が与えられそのソースが出力端子に接続さ
れたＮチャネルトランジスタと、そのゲートに前記第２
のトランスファゲートの出力が与えられそのドレインに
低電位側電源電圧が与えられそのソースが前記出力端子
に接続されたＰチャネルトランジスタとを有し、前記第
１のトランスファゲートはＮチャネルトランジスタによ
り構成され、前記第２のトランスファゲートはＰチャネ
ルトランジスタにより構成されていることを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013429A JP2765330B2 (ja) | 1992-01-28 | 1992-01-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013429A JP2765330B2 (ja) | 1992-01-28 | 1992-01-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-01-28 JP JP4013429A patent/JP2765330B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007180797A (ja) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
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