JP3055165B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3055165B2 JP3055165B2 JP2306554A JP30655490A JP3055165B2 JP 3055165 B2 JP3055165 B2 JP 3055165B2 JP 2306554 A JP2306554 A JP 2306554A JP 30655490 A JP30655490 A JP 30655490A JP 3055165 B2 JP3055165 B2 JP 3055165B2
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- Japan
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- inverter
- output
- transistor
- output terminal
- input
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に係り、特にCMOSの出力バ
ッファに関する。
ッファに関する。
従来の出力バッファについて、第７図，第８図
（ａ），（ｂ）で説明する。第７図は従来のインバータ
の出力バッファCMOS回路を示す回路図である。第７図に
おいて、Ｐチャンネルトランジスタ21と、Ｎチャンネル
トランジスタ22と出力バッファの容量負荷CLとが示され
ている。トランジスタ21,22でインバータ回路を構成
し、一般には大駆動能力があり、トランジスタが大き
い。
（ａ），（ｂ）で説明する。第７図は従来のインバータ
の出力バッファCMOS回路を示す回路図である。第７図に
おいて、Ｐチャンネルトランジスタ21と、Ｎチャンネル
トランジスタ22と出力バッファの容量負荷CLとが示され
ている。トランジスタ21,22でインバータ回路を構成
し、一般には大駆動能力があり、トランジスタが大き
い。
第８図（ａ），（ｂ）を用いて第７図の動作を説明す
る。第８図（ａ）において、まず出力負荷CLが小さい時
には、入力INが低（Low）レベル（以降“L"と示す）→
高（High）レベル（以降“H"と示す）になると、トラン
ジスタ21,22で構成されたインバータ回路を通して出力O
UTはＨ→Ｌとなる。即ち入力INがＨ→Ｌで、出力OUTは
Ｌ→Ｈとなる。いずれも、出力負荷CLが小さいため出力
波形OUTは急峻な立下り，立上り波形である。第８図
（ｂ）に示すように、出力負荷CLが大きい時には、出力
波形OUTは緩やかの立下り，立上り波形となる。
る。第８図（ａ）において、まず出力負荷CLが小さい時
には、入力INが低（Low）レベル（以降“L"と示す）→
高（High）レベル（以降“H"と示す）になると、トラン
ジスタ21,22で構成されたインバータ回路を通して出力O
UTはＨ→Ｌとなる。即ち入力INがＨ→Ｌで、出力OUTは
Ｌ→Ｈとなる。いずれも、出力負荷CLが小さいため出力
波形OUTは急峻な立下り，立上り波形である。第８図
（ｂ）に示すように、出力負荷CLが大きい時には、出力
波形OUTは緩やかの立下り，立上り波形となる。
このような従来の回路では、負荷の大きい時（第８図
（ｂ））、出力波形がなまり、スピードが遅くなる。
（ｂ））、出力波形がなまり、スピードが遅くなる。
また、スピードを速くするため、トランジスタ21,22
をより大きいサイズにすると、スピードは速くなるが、
電源からグランドへの貫通電流が増大し、スイッチング
ノイズが増え、また消費電力も増えるという問題点があ
った。
をより大きいサイズにすると、スピードは速くなるが、
電源からグランドへの貫通電流が増大し、スイッチング
ノイズが増え、また消費電力も増えるという問題点があ
った。
本発明の目的は、前記問題点を解決し、貫通電流が小
さくて済み、スイッチングノイズも小さくて済むように
した出力バッファ回路を提供することにある。
さくて済み、スイッチングノイズも小さくて済むように
した出力バッファ回路を提供することにある。
本発明の構成は、信号が入力される入力端子と、信号
が出力される出力端子と、入力端が前記入力端子に接続
され出力端が前記出力端子に接続された第１のインバー
タと、第１の閾値を有し入力端が前記出力端子に接続さ
れた第２のインバータと、前記第１の閾値より高い第２
の閾値を有し入力端が前記出力端子に接続された第３の
インバータと、高電位電源と前記出力端子との間にそれ
ぞれのソースドレイン路が直列に接続され一方のゲート
が前記入力端子に接続され他方のゲートが前記第２のイ
ンバータの出力端に接続されたＰチャンネル型の第１及
び第２の電界効果トランジスタと、低電位電源と前記出
力端子との間にそれぞれのソースドレイン路が直列に接
続され一方のゲートが前記入力端子に接続され他方のゲ
ートが前記第３のインバータの出力端に接続されたＮチ
ャンネル型の第３及び第４の電界効果トランジスタとを
備えることを特徴とする。
が出力される出力端子と、入力端が前記入力端子に接続
され出力端が前記出力端子に接続された第１のインバー
タと、第１の閾値を有し入力端が前記出力端子に接続さ
れた第２のインバータと、前記第１の閾値より高い第２
の閾値を有し入力端が前記出力端子に接続された第３の
インバータと、高電位電源と前記出力端子との間にそれ
ぞれのソースドレイン路が直列に接続され一方のゲート
が前記入力端子に接続され他方のゲートが前記第２のイ
ンバータの出力端に接続されたＰチャンネル型の第１及
び第２の電界効果トランジスタと、低電位電源と前記出
力端子との間にそれぞれのソースドレイン路が直列に接
続され一方のゲートが前記入力端子に接続され他方のゲ
ートが前記第３のインバータの出力端に接続されたＮチ
ャンネル型の第３及び第４の電界効果トランジスタとを
備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の参考例の出力バッファ回路を示す回
路図である。
路図である。
第１図において、本参考例は、Ｐチャンネルトランジ
スタ６とＮチャンネルトランジスタ７とだけで構成され
た従来の出力バッファの第１のインバータ回路に、第１
のＰチャンネルトランジスタ１と、第２のＰチャンネル
トランジスタ２と、第２のＮチャンネルトランジスタ３
と、第１のＮチャンネルトランジスタ４とで構成された
第２のOCMSインバータ回路と、インバータ５とを追加し
ている。トランジスタ１とトランジスタ４とのゲートに
は、入力信号INと同一の信号がはいり、トランジスタ２
とトランジスタ３とのゲートには、第１のインバータ回
路の出力OUT信号のインバータ５により反転された信号
がはいる。
スタ６とＮチャンネルトランジスタ７とだけで構成され
た従来の出力バッファの第１のインバータ回路に、第１
のＰチャンネルトランジスタ１と、第２のＰチャンネル
トランジスタ２と、第２のＮチャンネルトランジスタ３
と、第１のＮチャンネルトランジスタ４とで構成された
第２のOCMSインバータ回路と、インバータ５とを追加し
ている。トランジスタ１とトランジスタ４とのゲートに
は、入力信号INと同一の信号がはいり、トランジスタ２
とトランジスタ３とのゲートには、第１のインバータ回
路の出力OUT信号のインバータ５により反転された信号
がはいる。
第１図の動作について、第２図（ａ），（ｂ）の波形
を用いて説明する。
を用いて説明する。
第２図（ａ）において、入力信号INがＬ→Ｈとなる
と、トランジスタ６がオフ，トランジスタ７がオンで、
出力信号OUTはＨ→Ｌへ、一方トランジスタ１もオフ，
トランジスタ４もオンする。ノードａは、出力OUTの信
号がインバータ５を通り、Ｌ→Ｈとなる。従って、トラ
ンジスタ２もオフ，トランジスタ３もオンする。この
際、トランジスタ１とトランジスタ２がオフするタイミ
ング、またトランジスタ３とトランジスタ４がオンする
タイミングには時間差があり、トランジスタ１〜４のゲ
ート電位が同時中間電位となることはない。入力信号IN
が、Ｈ→Ｌとなると、トランジスタ６がオン，トランジ
スタ７がオフ、出力OUTはＬ→Ｈへ。トランジスタ１も
オン，トランジスタ４もオフする。ノードａは、Ｈ→Ｌ
となる。従って、トランジスタ２もオン，トランジスタ
３もオフする。このように、負荷CLの放電，充電のスピ
ードを速める役目をすることになる。負荷CLが小さい場
合（第２図（ａ））、出力波形OUTの立下り，立上り波
形は急峻であるが、負荷CLが大きい場合（第２図
（ｂ））、インバータ５の論理スレショルド電圧を越え
るまでは、出力OUTの立下り，立上りの波形W1,W3はゆる
やかであるが、それを越えると、トランジスタ３がオン
し、負荷CLの放電を加速、あるいはトランジスタ２がオ
ンし、充電を加速し、立下り，立上りの急峻な波形W2,W
4とする。故に、スピードも速くなる。
と、トランジスタ６がオフ，トランジスタ７がオンで、
出力信号OUTはＨ→Ｌへ、一方トランジスタ１もオフ，
トランジスタ４もオンする。ノードａは、出力OUTの信
号がインバータ５を通り、Ｌ→Ｈとなる。従って、トラ
ンジスタ２もオフ，トランジスタ３もオンする。この
際、トランジスタ１とトランジスタ２がオフするタイミ
ング、またトランジスタ３とトランジスタ４がオンする
タイミングには時間差があり、トランジスタ１〜４のゲ
ート電位が同時中間電位となることはない。入力信号IN
が、Ｈ→Ｌとなると、トランジスタ６がオン，トランジ
スタ７がオフ、出力OUTはＬ→Ｈへ。トランジスタ１も
オン，トランジスタ４もオフする。ノードａは、Ｈ→Ｌ
となる。従って、トランジスタ２もオン，トランジスタ
３もオフする。このように、負荷CLの放電，充電のスピ
ードを速める役目をすることになる。負荷CLが小さい場
合（第２図（ａ））、出力波形OUTの立下り，立上り波
形は急峻であるが、負荷CLが大きい場合（第２図
（ｂ））、インバータ５の論理スレショルド電圧を越え
るまでは、出力OUTの立下り，立上りの波形W1,W3はゆる
やかであるが、それを越えると、トランジスタ３がオン
し、負荷CLの放電を加速、あるいはトランジスタ２がオ
ンし、充電を加速し、立下り，立上りの急峻な波形W2,W
4とする。故に、スピードも速くなる。
第３図，第４図は本発明の実施例を出力バッファ回路
を示す回路図，タイミング図である。第３図において、
本実施例が、参考例と異なる点は、第１図のトランジス
タ2,3を駆動するインバータ５が、それぞれ論理スレシ
ョルド電圧が低い第１のインバータ８と、論理スレショ
ルド電圧がそれよりも高い第２のインバータ９に置き換
えている点である。負荷CLが小さい時（第４図（ａ））
には、参考例とほとんど変わらないが、負荷CLが大きい
時（第４図（ｂ））には、例えば出力OUT波形が立下る
時、インバータ９は論理スレショルド電圧が高いため、
出力OUTの電位が下がり始めたら、すぐ反転し、ノード
ｂはＨとなり、トランジスタ３をオンする。また、OUT
波形が立上る時、インバータ８は論理スレショルダ電圧
が低いため、出力OUTの電位が上がり始めたらすぐ反転
し、ノードａはＬとなりトランジスタ２をオンする。従
って、負荷CLの放電，充電を参考例よりいっそう加速す
ることになる。即ち、反転時には、ゆるやかな波形W1,W
3,急峻な波形W2,W4を有するようになる。
を示す回路図，タイミング図である。第３図において、
本実施例が、参考例と異なる点は、第１図のトランジス
タ2,3を駆動するインバータ５が、それぞれ論理スレシ
ョルド電圧が低い第１のインバータ８と、論理スレショ
ルド電圧がそれよりも高い第２のインバータ９に置き換
えている点である。負荷CLが小さい時（第４図（ａ））
には、参考例とほとんど変わらないが、負荷CLが大きい
時（第４図（ｂ））には、例えば出力OUT波形が立下る
時、インバータ９は論理スレショルド電圧が高いため、
出力OUTの電位が下がり始めたら、すぐ反転し、ノード
ｂはＨとなり、トランジスタ３をオンする。また、OUT
波形が立上る時、インバータ８は論理スレショルダ電圧
が低いため、出力OUTの電位が上がり始めたらすぐ反転
し、ノードａはＬとなりトランジスタ２をオンする。従
って、負荷CLの放電，充電を参考例よりいっそう加速す
ることになる。即ち、反転時には、ゆるやかな波形W1,W
3,急峻な波形W2,W4を有するようになる。
第５図は、前述した第１のＰチャンネルトランジスタ
１と第２のＰチャンネルトランジスタ２を、また、第１
のＮチャンネルトランジスタ４と第２のＮチャンネルト
ランジスタ３を入れかえた他の参考例の回路図である。
１と第２のＰチャンネルトランジスタ２を、また、第１
のＮチャンネルトランジスタ４と第２のＮチャンネルト
ランジスタ３を入れかえた他の参考例の回路図である。
第６図は、第５図の回路の唯一のインバータ５を分け
て、第１のインバータ８と第２のインバータ９とにして
おり、それぞれトランジスタ2,3のゲート入力としてい
る他の実施例の回路図である。
て、第１のインバータ８と第２のインバータ９とにして
おり、それぞれトランジスタ2,3のゲート入力としてい
る他の実施例の回路図である。
第５図，第６図のそれぞれ他の参考例、他の実施例に
おいても、第１図，第３図と同様な効果が得られる。
おいても、第１図，第３図と同様な効果が得られる。
以上説明したように、本発明は、２個のＰチャンネル
トランジスタと、同様の２個のＮチャンネルトランジス
タとで構成されたCMOSインバータを付加することによ
り、出力負荷が大きい場合でも、CMOSインバータは貫通
電流が流れないため、貫通電流のスイッチングノイズを
増やすことなく、貫通電流による消費電力を大きくせ
ず、スピードを速くする効果がある。
トランジスタと、同様の２個のＮチャンネルトランジス
タとで構成されたCMOSインバータを付加することによ
り、出力負荷が大きい場合でも、CMOSインバータは貫通
電流が流れないため、貫通電流のスイッチングノイズを
増やすことなく、貫通電流による消費電力を大きくせ
ず、スピードを速くする効果がある。
第１図は本発明の参考例の出力バッファ回路を示す回路
図、第２図（ａ），第２図（ｂ）はいずれも第１図の参
考例の動作波形を示す波形図、第３図は本発明の実施例
を示す回路図、第４図（ａ），第４図（ｂ）はいずれも
第３図の動作波形を示す波形図、第５図は本発明の他の
参考例を示す回路図、第６図は本発明の他の実施例を示
す回路図、第７図は従来の出力バッファ回路を示す回路
図、第８図（ａ），第８図（ｂ）はいずれも第７図の動
作波形を示す波形図である。 1,2,6,21……Ｐチャンネルトランジスタ、3,4,7,22……
Ｎチャンネルトランジスタ、5,8,9……インバータ、W1,
W2,W3,W4……波形。
図、第２図（ａ），第２図（ｂ）はいずれも第１図の参
考例の動作波形を示す波形図、第３図は本発明の実施例
を示す回路図、第４図（ａ），第４図（ｂ）はいずれも
第３図の動作波形を示す波形図、第５図は本発明の他の
参考例を示す回路図、第６図は本発明の他の実施例を示
す回路図、第７図は従来の出力バッファ回路を示す回路
図、第８図（ａ），第８図（ｂ）はいずれも第７図の動
作波形を示す波形図である。 1,2,6,21……Ｐチャンネルトランジスタ、3,4,7,22……
Ｎチャンネルトランジスタ、5,8,9……インバータ、W1,
W2,W3,W4……波形。
Claims (1)
- 【請求項１】信号が入力される入力端子と、信号が出力
される出力端子と、入力端が前記入力端子に接続され出
力端が前記出力端子に接続された第１のインバータと、
第１の閾値を有し入力端が前記出力端子に接続された第
２のインバータと、前記第１の閾値より高い第２の閾値
を有し入力端が前記出力端子に接続された第３のインバ
ータと、高電位電源と前記出力端子との間にそれぞれの
ソースドレイン路が直列に接続され一方のゲートが前記
入力端子に接続され他方のゲートが前記第２のインバー
タの出力端に接続されたＰチャンネル型の第１及び第２
の電界効果トランジスタと、低電位電源と前記出力端子
との間にそれぞれのソースドレイン路が直列に接続され
一方のゲートが前記入力端子に接続され他方のゲートが
前記第３のインバータの出力端に接続されたＮチャンネ
ル型の第３及び第４の電界効果トランジスタとを備える
ことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306554A JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306554A JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04178014A JPH04178014A (ja) | 1992-06-25 |
| JP3055165B2 true JP3055165B2 (ja) | 2000-06-26 |
Family
ID=17958446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306554A Expired - Lifetime JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055165B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
-
1990
- 1990-11-13 JP JP2306554A patent/JP3055165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04178014A (ja) | 1992-06-25 |
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