JPH05206834A - Output circuit - Google Patents
Output circuitInfo
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- JPH05206834A JPH05206834A JP4013429A JP1342992A JPH05206834A JP H05206834 A JPH05206834 A JP H05206834A JP 4013429 A JP4013429 A JP 4013429A JP 1342992 A JP1342992 A JP 1342992A JP H05206834 A JPH05206834 A JP H05206834A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の出力
段を構成する出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit forming an output stage of a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図４は従来の出力回路を示す回路図であ
る。この出力回路は、入力信号を反転するインバータ
１、高電位側電源と接地との間に直列接続されたＰチャ
ネルトランジスタ２０及びＮチャネルトランジスタ２１
により構成されている。そして、インバータ１の出力は
トランジスタ２０，２１の各ゲートに与えられるように
なっている。また、トランジスタ２０，２１の各ドレイ
ンの相互接続点は、出力端子１０に接続されている。2. Description of the Related Art FIG. 4 is a circuit diagram showing a conventional output circuit. This output circuit includes an inverter 1 that inverts an input signal, a P-channel transistor 20 and an N-channel transistor 21 that are connected in series between a high-potential-side power supply and ground.
It is composed by. The output of the inverter 1 is applied to the gates of the transistors 20 and 21. The interconnection point of the drains of the transistors 20 and 21 is connected to the output terminal 10.
【０００３】次に、このように構成された従来の出力回
路の動作について説明する。Next, the operation of the conventional output circuit thus constructed will be described.
【０００４】インバータ１は、その入力端にハイレベル
（以下、Ｈレベルという）の信号が与えられると、ロウ
レベル（以下、Ｌレベルという）の信号を出力する。こ
のインバータ１から出力されたＬレベルの信号によりト
ランジスタ２０，２１のゲート入力容量に蓄積されてい
た電荷が放電され、トランジスタ２０，２１のゲート電
位は略接地電位となる。The inverter 1 outputs a low level signal (hereinafter referred to as L level) when a high level signal (hereinafter referred to as H level) is applied to its input terminal. The L level signal output from the inverter 1 discharges the charges accumulated in the gate input capacitances of the transistors 20 and 21, and the gate potentials of the transistors 20 and 21 become substantially the ground potential.
【０００５】これにより、Ｐチャネルトランジスタ２０
は、ソース電位（即ち、電源電位）に比してゲート電位
が十分に低くなるため、オン状態になる。また、Ｎチャ
ネルトランジスタ２１は、ソース電位（即ち、接地電
位）とゲート電位とが同電位になるため、オフ状態にな
る。従って、インバータ１に与えられる入力信号がＨレ
ベルのときには、出力端子１０の電位もＨレベルとな
る。出力負荷が容量性の負荷であるとすると、出力負荷
に電荷が蓄積され、出力端子１０は電源電位となる。As a result, the P-channel transistor 20
Turns on because the gate potential is sufficiently lower than the source potential (that is, the power supply potential). Further, the N-channel transistor 21 is turned off because the source potential (that is, the ground potential) and the gate potential are the same potential. Therefore, when the input signal applied to the inverter 1 is at H level, the potential of the output terminal 10 is also at H level. If the output load is a capacitive load, charges are accumulated in the output load and the output terminal 10 becomes the power supply potential.
【０００６】一方、入力信号がＬレベルになると、イン
バータ１の出力はＨレベルになり、Ｐチャネルトランジ
スタ２０はオフ状態、Ｎチャネルトランジスタ２１はオ
ン状態になる。従って、容量性出力負荷に蓄積された電
荷が放電され、出力端子１０は接地電位（即ち、Ｌレベ
ル）になる。On the other hand, when the input signal becomes L level, the output of the inverter 1 becomes H level, the P-channel transistor 20 is turned off and the N-channel transistor 21 is turned on. Therefore, the electric charge accumulated in the capacitive output load is discharged, and the output terminal 10 becomes the ground potential (that is, L level).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路においては、入力信号のレベル変化に
伴って出力端子１０の電位が電源電位から接地電位まで
変化するため、変化の幅が大きく、出力信号のレベルの
遷移に時間がかかるという問題点がある。また、一般的
に容量性出力負荷は、その蓄積エネルギーは比較的大き
いため、出力端子１０のレベルの変化に伴う充放電電流
値が大きい。この容量性出力負荷の充放電電流がＰチャ
ネルトランジスタ２０又はＮチャネルトランジスタ２１
を介して電源又は接地に流れるため、電源又は接地のイ
ンピーダンスによっては電源電位又は接地電位が変動し
てしまう。従って、従来の出力回路には、入力信号のレ
ベルの変化に伴って電源電位又は接地電位が変動し、半
導体集積回路の誤動作及び動作速度の低下を招来すると
いう問題点もある。However, in the above-mentioned conventional output circuit, since the potential of the output terminal 10 changes from the power supply potential to the ground potential in accordance with the level change of the input signal, the range of change is large. There is a problem that it takes time to change the level of the output signal. Further, in general, a capacitive output load has a relatively large stored energy, so that a charging / discharging current value accompanying a change in the level of the output terminal 10 is large. The charge / discharge current of this capacitive output load is the P-channel transistor 20 or the N-channel transistor 21.
Since the current flows to the power source or the ground via the power source, the power source potential or the ground potential fluctuates depending on the impedance of the power source or the ground. Therefore, the conventional output circuit has a problem that the power supply potential or the ground potential fluctuates with the change of the level of the input signal, which causes the malfunction of the semiconductor integrated circuit and the reduction of the operation speed.
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、出力レベルの遷移時間が短いと共に、容量
性出力負荷の充放電電流値を小さくできて、半導体集積
回路の誤動作及び動作速度の低下を回避することができ
る出力回路を提供することを目的とする。The present invention has been made in view of the above problems. The output level transition time is short, and the charge / discharge current value of the capacitive output load can be reduced, thereby causing malfunction and operating speed of the semiconductor integrated circuit. It is an object of the present invention to provide an output circuit capable of avoiding a decrease in the output voltage.
【０００９】[0009]
【課題を解決するための手段】本発明に係る出力回路
は、入力信号を反転するインバータと、その入力端に前
記インバータの出力が与えられる第１及び第２のトラン
スファゲートと、そのゲートに前記第１のトランスファ
ゲートの出力が与えられそのドレインに高電位側電源電
圧が与えられそのソースが出力端子に接続されたＮチャ
ネルトランジスタと、そのゲートに前記第２のトランス
ファゲートの出力が与えられそのドレインに低電位側電
源電圧が与えられそのソースが前記出力端子に接続され
たＰチャネルトランジスタとを有し、前記第１のトラン
スファゲートはＮチャネルトランジスタにより構成さ
れ、前記第２のトランスファゲートはＰチャネルトラン
ジスタにより構成されていることを特徴とする。An output circuit according to the present invention includes an inverter for inverting an input signal, first and second transfer gates to which the output of the inverter is applied to the input terminal, and the gate for the output signal. An output of the first transfer gate is applied, a high-potential-side power supply voltage is applied to its drain, and its source is connected to an output terminal, and an N-channel transistor whose output is applied to the second transfer gate. A drain having a low-potential-side power supply voltage and a source connected to the output terminal; and the first transfer gate being an N-channel transistor, and the second transfer gate having a P-channel transistor. It is characterized by being constituted by a channel transistor.
【００１０】[0010]
【作用】本発明においては、そのソースが出力端子に接
続されたＮチャネルトランジスタ及びＰチャネルトラン
ジスタの各ゲートとインバータとの間に夫々第１及び第
２のトランスファゲートが介装されている。この第１及
び第２のトランスファゲートは夫々Ｎチャネルトランジ
スタ及びＰチャネルトランジスタにより構成されてい
る。このため、前記第１及び第２のトランスファゲート
は、いずれもオン状態のときにその入力端と出力端との
間に電位差を生じる。つまり、前記インバータの出力が
Ｈレベルのときに前記第１のトランスファゲートを介し
て前記Ｎチャネルトランジスタのゲートに与えられる電
位は、前記インバータの出力電位よりも低くなる。ま
た、前記インバータの出力がＬレベルのときに前記第２
のトランスファゲートを介して前記Ｐチャネルトランジ
スタのゲートに与えられる電位は、前記インバータの出
力電位よりも高くなる。従って、出力端子の電位は、入
力信号のレベル変化に伴って、高電位側電源電圧よりも
低い電位と、低電位側電源電圧よりも高い電位との間を
遷移することとなる。これにより、出力レベルの遷移時
間が短くなると共に、容量性出力負荷の充放電電流値が
小さくなって、半導体装置の誤動作及び動作速度の低下
を回避することができる。In the present invention, the first and second transfer gates are respectively interposed between the gates of the N-channel transistor and the P-channel transistor whose sources are connected to the output terminal and the inverter. The first and second transfer gates are composed of N-channel transistors and P-channel transistors, respectively. Therefore, the first and second transfer gates both generate a potential difference between their input ends and output ends when they are in the ON state. That is, the potential applied to the gate of the N-channel transistor via the first transfer gate when the output of the inverter is at H level is lower than the output potential of the inverter. When the output of the inverter is at L level, the second
The potential given to the gate of the P-channel transistor via the transfer gate of is higher than the output potential of the inverter. Therefore, the potential of the output terminal transits between a potential lower than the high-potential-side power supply voltage and a potential higher than the low-potential-side power supply voltage as the level of the input signal changes. As a result, the transition time of the output level is shortened, and the charging / discharging current value of the capacitive output load is reduced, so that malfunction of the semiconductor device and reduction in operating speed can be avoided.
【００１１】[0011]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００１２】図１は、本発明の第１の実施例に係る出力
回路を示す回路図である。FIG. 1 is a circuit diagram showing an output circuit according to the first embodiment of the present invention.
【００１３】Ｎチャネルトランジスタ２，３，４は直列
接続されており、第１のトランスファゲートを構成して
いる。これらのトランジスタ２，３，４の各ゲートには
電源電位が与えられるようになっている。また、Ｐチャ
ネルトランジスタ６，７，８も直列接続されており、第
２のトランスファゲートを構成している。これらのトラ
ンジスタ６，７，８の各ゲートには接地電位が与えられ
るようになっている。The N-channel transistors 2, 3 and 4 are connected in series and form a first transfer gate. A power supply potential is applied to the gates of these transistors 2, 3 and 4. The P-channel transistors 6, 7 and 8 are also connected in series to form a second transfer gate. The ground potential is applied to the gates of these transistors 6, 7, and 8.
【００１４】インバータ１の出力は、第１及び第２のト
ランスファゲートの各入力端に与えられる。また、第１
及び第２のトランスファゲートの各出力端は、夫々Ｎチ
ャネルトランジスタ５及びＰチャネルトランジスタ９の
各ゲートに接続されている。このトランジスタ５は、そ
のドレインが電源に、ソースが出力端子１０に接続され
ている。また、トランジスタ９は、そのドレインが接地
に、ソースが出力端子１０に接続されている。The output of the inverter 1 is given to each input terminal of the first and second transfer gates. Also, the first
The output terminals of the second transfer gate and the second transfer gate are connected to the gates of the N-channel transistor 5 and the P-channel transistor 9, respectively. The drain of the transistor 5 is connected to the power source and the source is connected to the output terminal 10. Further, the transistor 9 has its drain connected to the ground and its source connected to the output terminal 10.
【００１５】図２は、本実施例回路の動作を示す波形図
である。なお、ａはインバータ１への入力信号、ｂはイ
ンバータ１の出力信号、ｃはトランジスタ５のゲートに
与えられる信号、ｄはトランジスタ９のゲートに与えら
れる信号、ｅは出力端子１０から出力される信号であ
る。FIG. 2 is a waveform diagram showing the operation of the circuit of this embodiment. Here, a is an input signal to the inverter 1, b is an output signal of the inverter 1, c is a signal applied to the gate of the transistor 5, d is a signal applied to the gate of the transistor 9, and e is output from the output terminal 10. It is a signal.
【００１６】インバータ１への入力信号ａがＬレベルで
あるとすると、インバータ１の出力信号ｂは電源電圧Ｖ
DD（即ち、Ｈレベル）になる。Ｎチャネルトランジスタ
２，３，４により構成された第１のトランスファゲート
は、このＨレベルの信号をＮチャネルトランジスタ５の
ゲートに伝達するが、このとき、トランジスタ２，３，
４はいずれもそのドレイン・ソース間に電位差を生ずる
ため、Ｎチャネルトランジスタ５のゲートに与えられる
信号ｃは、電源電圧ＶDDよりも電位が低い信号となる。
Ｎチャネルトランジスタ５は、ドレインの電位が電源電
位に固定されており、ソースフォロワーとして動作する
ため、出力端子１０から出力される信号ｅは、Ｈレベル
であるものの、電源電圧ＶDDから大きく降下した電位と
なる。If the input signal a to the inverter 1 is L level, the output signal b of the inverter 1 is the power supply voltage V
It becomes DD (that is, H level). The first transfer gate formed by the N-channel transistors 2, 3 and 4 transmits this H level signal to the gate of the N-channel transistor 5, but at this time, the transistors 2, 3,
Since each of 4 produces a potential difference between its drain and source, the signal c applied to the gate of the N-channel transistor 5 is a signal having a potential lower than the power supply voltage V DD .
Since the drain potential of the N-channel transistor 5 is fixed to the power supply potential and the N-channel transistor 5 operates as a source follower, the signal e output from the output terminal 10 is at the H level, but drops significantly from the power supply voltage V DD . It becomes an electric potential.
【００１７】なお、このときには、Ｐチャネルトランジ
スタ６，７，８で構成された第２のトランスファゲート
を介してＰチャネルトランジスタのゲートに与えられる
信号ｄの電位は電源電圧ＶDDであるため、Ｐチャネルト
ランジスタ９はオフ状態になっている。At this time, since the potential of the signal d applied to the gate of the P-channel transistor via the second transfer gate composed of the P-channel transistors 6, 7, and 8 is the power supply voltage V DD , The channel transistor 9 is off.
【００１８】次に、入力信号ａがＨレベルになると、イ
ンバータ１の出力信号ｂはＬレベルになる。これによ
り、Ｎチャネルトランジスタ２，３，４で構成された第
１のトランスファゲートを介してＮチャネルトランジス
タ５のゲートに与えられる信号ｃは接地レベルとなる。
従って、Ｎチャネルトランジスタ５はオフ状態になる。Next, when the input signal a becomes H level, the output signal b of the inverter 1 becomes L level. As a result, the signal c applied to the gate of the N-channel transistor 5 via the first transfer gate composed of the N-channel transistors 2, 3 and 4 becomes the ground level.
Therefore, the N-channel transistor 5 is turned off.
【００１９】一方、Ｐチャネルトランジスタ９のゲート
に与えられる信号ｄは、第２のトランスファゲートを構
成するＰチャネルトランジスタ６，７，８がいずれもソ
ース・ドレイン間で電位差を生じるため、接地レベルよ
りも高い電位になる。このため、出力端子１０から出力
される信号ｅは、Ｌレベルであるものの、接地電位から
大きく上昇した電位になる。On the other hand, the signal d applied to the gate of the P-channel transistor 9 is higher than the ground level because the P-channel transistors 6, 7 and 8 forming the second transfer gate all generate a potential difference between the source and the drain. Also becomes a high potential. Therefore, the signal e output from the output terminal 10 is at the L level, but has a potential greatly increased from the ground potential.
【００２０】本実施例においては、上述の如く、出力端
子１０の電位の変化が小さいため、出力レベルの遷移に
要する時間が短い。また、容量性出力負荷の充放電電流
値が従来に比して小さくなり、電源電圧及び接地の電位
変動を抑制することができて、半導体集積回路の誤動作
及び動作速度の低下等の不都合の発生を回避することが
できる。In this embodiment, since the change in the potential of the output terminal 10 is small as described above, the time required for the transition of the output level is short. In addition, the charging / discharging current value of the capacitive output load becomes smaller than that of the conventional one, fluctuations in the power supply voltage and the ground potential can be suppressed, and malfunctions of the semiconductor integrated circuit and a decrease in operating speed occur. Can be avoided.
【００２１】図３は本発明の第２の実施例に係る出力回
路を示す回路図である。FIG. 3 is a circuit diagram showing an output circuit according to the second embodiment of the present invention.
【００２２】本実施が第１の実施例と異なる点はインバ
ータ１とトランジスタ５，９との間に夫々３個のトラン
スファゲートが並列接続されていることにあり、その他
の構成は基本的には第１の実施例と同様であるので、図
３において図１と同一物には同一符号を付してその詳し
い説明は省略する。This embodiment is different from the first embodiment in that three transfer gates are connected in parallel between the inverter 1 and the transistors 5 and 9, respectively, and other configurations are basically the same. Since this is the same as the first embodiment, the same parts in FIG. 3 as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００２３】本実施例においては、インバータ１とＮチ
ャネルトランジスタ５のゲートとの間に、Ｎチャネルト
ランジスタ２，３，４により構成されたトランスファゲ
ートと、Ｎチャンネルトランジスタ１２，１３により構
成されたトランスファゲートと、Ｎチャネルトランジス
タ１１により構成されたトランスファゲートとが並列接
続されている。In the present embodiment, between the inverter 1 and the gate of the N-channel transistor 5, a transfer gate composed of N-channel transistors 2, 3 and 4 and a transfer gate composed of N-channel transistors 12 and 13 are provided. The gate and the transfer gate formed by the N-channel transistor 11 are connected in parallel.
【００２４】また、インバータ１とＰチャネルトランジ
スタ９のゲートとの間に、Ｐチャネルトランジスタ６，
７，８により構成されたトランスファゲートと、Ｐチャ
ネルトランジスタ１４，１５により構成されたトランス
ファゲートと、Ｐチャネルトランジスタ１６により構成
されたトランスファゲートとが並列接続されている。Further, between the inverter 1 and the gate of the P-channel transistor 9, the P-channel transistor 6,
A transfer gate composed of 7, 8 and a transfer gate composed of P channel transistors 14 and 15 and a transfer gate composed of P channel transistor 16 are connected in parallel.
【００２５】そして、トランジスタ２，３，４により構
成されたトランスファゲートの駆動用信号をインバータ
１７で反転したものがトランジスタ６，７，８により構
成されたトランスファゲートに駆動用信号として与えら
れるようになっており、この２つのトランスファゲート
は一対となって動作する。また、トランジスタ１２，１
３により構成されたトランスファゲートの駆動用信号を
インバータ１８で反転したものがトランジスタ１４，１
５により構成されたトランスファゲートに駆動用信号と
して与えられるようになっており、この２つのトランス
ファゲートは一対となって動作する。更に、トランジス
タ１１により構成されたトランスファゲートの駆動用信
号をインバータ１９で反転したものがトランジスタ１６
により構成されたトランスファゲートの駆動用信号とし
て与えられるようになっており、この２つのトランスフ
ァゲートは一対となって動作する。Then, a signal obtained by inverting the drive signal for the transfer gate formed by the transistors 2, 3, 4 by the inverter 17 is applied as a drive signal to the transfer gate formed by the transistors 6, 7, 8. These two transfer gates operate as a pair. Also, the transistors 12, 1
Inverting the drive signal of the transfer gate composed of 3 by the inverter 18 is the transistor 14, 1.
The transfer gate composed of 5 is supplied as a driving signal, and these two transfer gates operate as a pair. Further, a signal obtained by inverting the drive signal of the transfer gate formed by the transistor 11 by the inverter 19 is the transistor 16
Is provided as a drive signal for the transfer gate, and the two transfer gates operate as a pair.
【００２６】本実施例においては、段数（トランジスタ
の数）が異なる３対のトランスファゲートが設けられて
おり、各対のトランスファゲートを制御することによ
り、Ｈレベル及びＬレベルにおける出力端子１０の電位
を変化させることができる。従って、本実施例において
は、第１の実施例と同様の効果を得ることができるのに
加えて、出力負荷及び受信側デバイスの入力しきい値等
に応じて、Ｈレベル及びＬレベルのときの出力信号の電
位を最適値に設定することができるという効果を得るこ
とができる。In this embodiment, three pairs of transfer gates having different numbers of stages (number of transistors) are provided, and the potential of the output terminal 10 at the H level and the L level is controlled by controlling the transfer gates of each pair. Can be changed. Therefore, in this embodiment, in addition to being able to obtain the same effect as in the first embodiment, in the case of H level and L level depending on the output load and the input threshold value of the receiving side device, etc. It is possible to obtain the effect that the potential of the output signal of can be set to the optimum value.
【００２７】[0027]
【発明の効果】以上説明したように本発明によれば、イ
ンバータと出力端子に接続されたＮチャネルトランジス
タ及びＰチャネルトランジスタとの間に夫々Ｎチャネル
トランジスタにより構成された第１のトランスファゲー
ト及びＰチャネルトランジスタにより構成された第２の
トランスファゲートが介装されているから、出力信号の
遷移幅が小さく、従来に比してレベル遷移時間が短縮さ
れると共に、容量性負荷の充放電電流に起因する電源電
圧及び接地電圧の変動を回避できて、半導体装置の誤動
作及び動作速度の低下を回避することができる。As described above, according to the present invention, a first transfer gate and a P-channel transistor each formed of an N-channel transistor are provided between an inverter and an N-channel transistor and a P-channel transistor connected to an output terminal. Since the second transfer gate composed of the channel transistor is interposed, the transition width of the output signal is small, the level transition time is shortened as compared with the conventional one, and it is caused by the charge / discharge current of the capacitive load. It is possible to avoid the fluctuations in the power supply voltage and the ground voltage that occur, and to prevent malfunctions and reductions in operating speed of the semiconductor device.
【図１】本発明の第１の実施例に係る出力回路を示す回
路図である。FIG. 1 is a circuit diagram showing an output circuit according to a first embodiment of the present invention.
【図２】同じくその動作を示す波形図である。FIG. 2 is a waveform diagram showing the same operation.
【図３】本発明の第２の実施例に係る出力回路を示す回
路図である。FIG. 3 is a circuit diagram showing an output circuit according to a second embodiment of the present invention.
【図４】従来の出力回路を示す回路図である。FIG. 4 is a circuit diagram showing a conventional output circuit.
１，１７〜１９；インバータ ２〜５，１１〜１３，２１；Ｎチャネルトランジスタ ６〜９，１４〜１６，２０；Ｐチャネルトランジスタ １０；出力端子 1, 17-19; Inverters 2-5, 11-13, 21; N-channel transistors 6-9, 14-16, 20; P-channel transistors 10; Output terminals
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI Technical indication location H03K 19/0175 8941-5J H03K 19/00 101 F
Claims (1)
入力端に前記インバータの出力が与えられる第１及び第
２のトランスファゲートと、そのゲートに前記第１のト
ランスファゲートの出力が与えられそのドレインに高電
位側電源電圧が与えられそのソースが出力端子に接続さ
れたＮチャネルトランジスタと、そのゲートに前記第２
のトランスファゲートの出力が与えられそのドレインに
低電位側電源電圧が与えられそのソースが前記出力端子
に接続されたＰチャネルトランジスタとを有し、前記第
１のトランスファゲートはＮチャネルトランジスタによ
り構成され、前記第２のトランスファゲートはＰチャネ
ルトランジスタにより構成されていることを特徴とする
出力回路。1. An inverter for inverting an input signal, first and second transfer gates to which an output of the inverter is applied to an input terminal thereof, and an output of the first transfer gate to a gate thereof, and a drain thereof. A high-potential-side power supply voltage to the source of which the source is connected to the output terminal, and
Of the transfer gate of which the low-potential-side power supply voltage is applied to the drain thereof and the source of which is connected to the output terminal, and the first transfer gate is formed of an N-channel transistor. The output circuit, wherein the second transfer gate is composed of a P-channel transistor.
Priority Applications (1)
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|---|---|---|---|
| JP4013429A JP2765330B2 (en) | 1992-01-28 | 1992-01-28 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013429A JP2765330B2 (en) | 1992-01-28 | 1992-01-28 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206834A true JPH05206834A (en) | 1993-08-13 |
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|---|---|
| JP (1) | JP2765330B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180797A (en) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | Level shift circuit |
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1992
- 1992-01-28 JP JP4013429A patent/JP2765330B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180797A (en) * | 2005-12-27 | 2007-07-12 | Matsushita Electric Ind Co Ltd | Level shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765330B2 (en) | 1998-06-11 |
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