JP2565297B2 - ３ステート・スルーレート出力回路 - Google Patents
３ステート・スルーレート出力回路Info
- Publication number
- JP2565297B2 JP2565297B2 JP5323596A JP32359693A JP2565297B2 JP 2565297 B2 JP2565297 B2 JP 2565297B2 JP 5323596 A JP5323596 A JP 5323596A JP 32359693 A JP32359693 A JP 32359693A JP 2565297 B2 JP2565297 B2 JP 2565297B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mosfet
- gate
- output
- signal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、３ステート・スルーレ
ート出力回路に関し、特に、集積回路の出力部に用いら
れるＣＭＯＳトランジスタ構成の３ステート・スルーレ
ート出力回路に関する。
ート出力回路に関し、特に、集積回路の出力部に用いら
れるＣＭＯＳトランジスタ構成の３ステート・スルーレ
ート出力回路に関する。
【０００２】
【従来の技術】一般に、集積回路を用いた電子装置にお
いては、集積回路内部で信号処理した結果の出力信号
を、外部の負荷に高速で伝達することが求められる。と
ころが、集積回路内部の信号電流は非常に微小であるの
で、そのままでは外部の負荷を十分高速で駆動できな
い。そこで、集積回路内部の微小電流信号を出力回路で
電流増幅し、その増幅された大電流出力信号で負荷を駆
動することが必要になる。本発明の対象となる出力回路
は、このような目的のために用いられるものであるの
で、回路が動作するときには、集積回路内部の回路の動
作に比べて大きな電流が流れることになる。そして、こ
のような大電流のオン・オフに応じて、集積回路の電源
電圧や接地電位が変動するので、これがノイズとなって
他の回路が誤動作するなどの障碍が生じることがある。
このようなことから、集積回路の出力回路には、その動
作に伴なうノイズの発生を防止することが強く求められ
る。特に、近年、集積回路が大規模化し高速化するのに
伴って、出力回路の電流供給能力は大きくなる傾向にあ
り、しかもそのような出力回路が一つの集積回路内に数
多く使われるようになってきているので、上記のノイズ
対策は非常に重要な問題である。このようなノイズ対策
を施した出力回路は、通常、スルーレート出力回路と呼
ばれている。
いては、集積回路内部で信号処理した結果の出力信号
を、外部の負荷に高速で伝達することが求められる。と
ころが、集積回路内部の信号電流は非常に微小であるの
で、そのままでは外部の負荷を十分高速で駆動できな
い。そこで、集積回路内部の微小電流信号を出力回路で
電流増幅し、その増幅された大電流出力信号で負荷を駆
動することが必要になる。本発明の対象となる出力回路
は、このような目的のために用いられるものであるの
で、回路が動作するときには、集積回路内部の回路の動
作に比べて大きな電流が流れることになる。そして、こ
のような大電流のオン・オフに応じて、集積回路の電源
電圧や接地電位が変動するので、これがノイズとなって
他の回路が誤動作するなどの障碍が生じることがある。
このようなことから、集積回路の出力回路には、その動
作に伴なうノイズの発生を防止することが強く求められ
る。特に、近年、集積回路が大規模化し高速化するのに
伴って、出力回路の電流供給能力は大きくなる傾向にあ
り、しかもそのような出力回路が一つの集積回路内に数
多く使われるようになってきているので、上記のノイズ
対策は非常に重要な問題である。このようなノイズ対策
を施した出力回路は、通常、スルーレート出力回路と呼
ばれている。
【０００３】図２（ａ）に、ノイズ対策を施した従来の
３ステート・スレーレート出力回路の一例の回路図を示
す。同図を参照すると、この図に示す３ステート出力回
路は、ＣＭＯＳトランジスタ構成の５入力ＮＡＮＤゲー
ト１と、ＣＭＯＳトランジスタ構成の３入力ＮＯＲゲー
ト２と、高位電源線３と接地線４との間に直列接続され
たｐチャネルＭＯＳＦＥＴ（以後、ＰＭＯＳトランジス
タと記す）ＱＰ1 及びｎチャネルＭＯＳＦＥＴ（以後、
ＮＭＯＳトランジスタと記す）ＱＮ1 とからなってい
る。
３ステート・スレーレート出力回路の一例の回路図を示
す。同図を参照すると、この図に示す３ステート出力回
路は、ＣＭＯＳトランジスタ構成の５入力ＮＡＮＤゲー
ト１と、ＣＭＯＳトランジスタ構成の３入力ＮＯＲゲー
ト２と、高位電源線３と接地線４との間に直列接続され
たｐチャネルＭＯＳＦＥＴ（以後、ＰＭＯＳトランジス
タと記す）ＱＰ1 及びｎチャネルＭＯＳＦＥＴ（以後、
ＮＭＯＳトランジスタと記す）ＱＮ1 とからなってい
る。
【０００４】ＮＡＮＤゲート１は、５入力端子のうち３
入力端子が共通接続されており、ここに外部からデータ
信号Ａが入力されている。このデータ信号Ａは、出力段
から外部に出力されて負荷（図示せず）を駆動する信号
である。又、ＮＡＮＤゲート１の他の２つの入力端子が
共通にされており、ここに、外部から制御信号Ｂが入力
されている。制御信号Ｂは出力段の状態を、出力可能状
態およびフローティング状態のいずれかに制御するため
の信号である。
入力端子が共通接続されており、ここに外部からデータ
信号Ａが入力されている。このデータ信号Ａは、出力段
から外部に出力されて負荷（図示せず）を駆動する信号
である。又、ＮＡＮＤゲート１の他の２つの入力端子が
共通にされており、ここに、外部から制御信号Ｂが入力
されている。制御信号Ｂは出力段の状態を、出力可能状
態およびフローティング状態のいずれかに制御するため
の信号である。
【０００５】ＮＯＲゲート２は、３入力端子のうち２入
力端子が共通接続されており、ここに、上記のデータ信
号Ａが入力されている。又、残りの１入力端子に、上記
の制御信号Ｂがインバータ５によって反転されて入力さ
れている。
力端子が共通接続されており、ここに、上記のデータ信
号Ａが入力されている。又、残りの１入力端子に、上記
の制御信号Ｂがインバータ５によって反転されて入力さ
れている。
【０００６】尚、ＮＡＮＤゲート１及びＮＯＲゲート２
が多入力にされているのは、後述するように、この出力
回路からデータ信号Ａを電流増幅して出力するとき。出
力信号のハイレベルからロウレベルへ或いはロウレベル
からハイレベルへの状態遷移時の出力波形をなまらせ
て、出力回路の動作に伴なう電源電圧や接地電位の変動
を抑制するためである。
が多入力にされているのは、後述するように、この出力
回路からデータ信号Ａを電流増幅して出力するとき。出
力信号のハイレベルからロウレベルへ或いはロウレベル
からハイレベルへの状態遷移時の出力波形をなまらせ
て、出力回路の動作に伴なう電源電圧や接地電位の変動
を抑制するためである。
【０００７】尚また、図４中で、出力ＰＭＯＳトランジ
スタＱＰ1 のゲート電極にそれぞれの一端が接続してい
る容量Ｃ1 及び抵抗Ｒ1 は、ＮＡＮＤゲート１の出力点
からＰＭＯＳトランジスタＱＰ1 のゲート電極までの配
線に寄生する、寄生容量及び寄生抵抗である。同様に、
出力ＮＭＯＳトランジスタＱＮ1 のゲート電極に接続し
ている容量Ｃ2 及び抵抗Ｒ2 は、ＮＯＲゲート２の出力
点からＮＭＯＳトランジスタＱＮ1 のゲート電極までの
配線に寄生する寄生容量及び寄生抵抗である。
スタＱＰ1 のゲート電極にそれぞれの一端が接続してい
る容量Ｃ1 及び抵抗Ｒ1 は、ＮＡＮＤゲート１の出力点
からＰＭＯＳトランジスタＱＰ1 のゲート電極までの配
線に寄生する、寄生容量及び寄生抵抗である。同様に、
出力ＮＭＯＳトランジスタＱＮ1 のゲート電極に接続し
ている容量Ｃ2 及び抵抗Ｒ2 は、ＮＯＲゲート２の出力
点からＮＭＯＳトランジスタＱＮ1 のゲート電極までの
配線に寄生する寄生容量及び寄生抵抗である。
【０００８】図２（ａ）に示す３ステート出力回路は、
入力信号Ａ，Ｂの値によって、表１に示すような、
“１”，“０”，“フローティング”の三つの状態を取
る。
入力信号Ａ，Ｂの値によって、表１に示すような、
“１”，“０”，“フローティング”の三つの状態を取
る。
【０００９】
【表１】
【００１０】通常の使用時には制御信号Ｂを“１”に固
定しデータ信号Ａを変化させることで、出力Ｙを“１”
もしくは“０”にすることができる。出力Ｙを“フロー
テイング”にしたいときは、信号Ｂを“０”に固定す
る。
定しデータ信号Ａを変化させることで、出力Ｙを“１”
もしくは“０”にすることができる。出力Ｙを“フロー
テイング”にしたいときは、信号Ｂを“０”に固定す
る。
【００１１】以下に、図２（ａ）に示した従来の３ステ
ート出力回路の動作を、図２（ｂ）に示す動作タイミン
グチャートを用いて説明する。尚、以後の回路動作の説
明では、これを簡潔にして理解を容易にするために、各
寄生容量には出力段の各ＭＯＳトランジスタのゲート容
量も含まれるものとして取り扱う。制御信号Ｂが論理値
“１”（電源電圧ＶDDレベル）から論理値“０”（接地
レベル）に変化すると、容量Ｃ1 はデータ信号Ａの値に
よらず５入力ＮＡＮＤゲート１によって充電され、信号
線Ｘ1 は“１”となる。同時に容量Ｃ2 は３入力ＮＯＲ
ゲート２によって放電され、信号線Ｘ2 は“０”とな
る。よって、出力段のＭＯＳトランジタＱＰ1 とＱＮ1
とが共にオフ状態となり、出力Ｙは“フローティング”
となる。
ート出力回路の動作を、図２（ｂ）に示す動作タイミン
グチャートを用いて説明する。尚、以後の回路動作の説
明では、これを簡潔にして理解を容易にするために、各
寄生容量には出力段の各ＭＯＳトランジスタのゲート容
量も含まれるものとして取り扱う。制御信号Ｂが論理値
“１”（電源電圧ＶDDレベル）から論理値“０”（接地
レベル）に変化すると、容量Ｃ1 はデータ信号Ａの値に
よらず５入力ＮＡＮＤゲート１によって充電され、信号
線Ｘ1 は“１”となる。同時に容量Ｃ2 は３入力ＮＯＲ
ゲート２によって放電され、信号線Ｘ2 は“０”とな
る。よって、出力段のＭＯＳトランジタＱＰ1 とＱＮ1
とが共にオフ状態となり、出力Ｙは“フローティング”
となる。
【００１２】次に、制御信号Ｂが“１”に固定されてい
る場合を考える。データ信号Ａが“１”から“０”に変
化すると、容量Ｃ1 が５入力ＮＡＮＤゲート１によって
充電され、時間Δｔ5 後に信号線Ｘ1 は“１”になる。
一方、容量Ｃ2 は３入力ＮＯＲゲート２によって充電さ
れ、時間Δｔ6 後に信号線Ｘ2 は“１”となる。この場
合、３入力ＮＯＲゲート２では充電経路となるＰＭＯＳ
トランジスタが３段積みとなっているのに対して、５入
力ＮＡＮＤゲート１では、充電経路のＰＭＯＳトランジ
スタは１段だけであるので、Δｔ6 ＞Δｔ5 となる。そ
のため、出力段のＮＭＯＳトランジスタＱＮ1 がオフ状
態からオン状態に切り換わる動作が極めてゆっくりにな
り、接地レベルの電源線（接地線４）にのるノイズが減
少する。
る場合を考える。データ信号Ａが“１”から“０”に変
化すると、容量Ｃ1 が５入力ＮＡＮＤゲート１によって
充電され、時間Δｔ5 後に信号線Ｘ1 は“１”になる。
一方、容量Ｃ2 は３入力ＮＯＲゲート２によって充電さ
れ、時間Δｔ6 後に信号線Ｘ2 は“１”となる。この場
合、３入力ＮＯＲゲート２では充電経路となるＰＭＯＳ
トランジスタが３段積みとなっているのに対して、５入
力ＮＡＮＤゲート１では、充電経路のＰＭＯＳトランジ
スタは１段だけであるので、Δｔ6 ＞Δｔ5 となる。そ
のため、出力段のＮＭＯＳトランジスタＱＮ1 がオフ状
態からオン状態に切り換わる動作が極めてゆっくりにな
り、接地レベルの電源線（接地線４）にのるノイズが減
少する。
【００１３】次に、データ信号Ａが“０”から“１”に
変化するときは、容量Ｃ1 が５入力ＮＡＮＤゲート１に
より放電され、時間Δｔ7 後に信号線Ｘ1 は“０”にな
る。一方、容量Ｃ2 は３入力ＮＯＲゲート２によって放
電され、時間Δｔ8 後に信号線Ｘ2 は“０”となる。こ
の場合、５入力ＮＡＮＤゲート１では放電経路となるＮ
ＭＯＳトランジスタが５段積みになっているのに対し
て、３入力ＮＯＲゲート２では放電経路のＮＭＯＳトラ
ンジスタは１段だけであるので、Δｔ7 ＞Δｔ8とな
る。その結果、出力段のＰＭＯＳトランジスタＱＰ1 が
オフ状態からオン状態に切り換わる動作が極めてゆっく
りになり、ＶDDレベルの高位電源線３にのるノイズが減
少する。
変化するときは、容量Ｃ1 が５入力ＮＡＮＤゲート１に
より放電され、時間Δｔ7 後に信号線Ｘ1 は“０”にな
る。一方、容量Ｃ2 は３入力ＮＯＲゲート２によって放
電され、時間Δｔ8 後に信号線Ｘ2 は“０”となる。こ
の場合、５入力ＮＡＮＤゲート１では放電経路となるＮ
ＭＯＳトランジスタが５段積みになっているのに対し
て、３入力ＮＯＲゲート２では放電経路のＮＭＯＳトラ
ンジスタは１段だけであるので、Δｔ7 ＞Δｔ8とな
る。その結果、出力段のＰＭＯＳトランジスタＱＰ1 が
オフ状態からオン状態に切り換わる動作が極めてゆっく
りになり、ＶDDレベルの高位電源線３にのるノイズが減
少する。
【００１４】このように、従来の３ステート・スルーレ
ート出力回路では、出力段のＭＯＳトランジスタの導通
を制御するＮＡＮＤゲート及びＮＯＲゲート中の縦積み
のＭＯＳトランジスタのオン抵抗を利用して、出力段を
緩慢にさせることによって、電源線（高位電源線および
接地線）に現われるノイズを抑制している。
ート出力回路では、出力段のＭＯＳトランジスタの導通
を制御するＮＡＮＤゲート及びＮＯＲゲート中の縦積み
のＭＯＳトランジスタのオン抵抗を利用して、出力段を
緩慢にさせることによって、電源線（高位電源線および
接地線）に現われるノイズを抑制している。
【００１５】
【発明が解決しようとする課題】上述した従来の３ステ
ート・スルーレート出力回路は、電源線にのるノイズを
減少させるために、出力段のＭＯＳトランジスタがオフ
状態からオン状態に変化するときの動作を極めてゆっく
り行わせているので、出力回路全体としての動作速度が
極めて遅くなるという問題を含んでいる。
ート・スルーレート出力回路は、電源線にのるノイズを
減少させるために、出力段のＭＯＳトランジスタがオフ
状態からオン状態に変化するときの動作を極めてゆっく
り行わせているので、出力回路全体としての動作速度が
極めて遅くなるという問題を含んでいる。
【００１６】従って、本発明は、ＣＭＯＳトランジスタ
構成の３ステート出力回路であって、ロウノイズ性に優
れ、しかも高速動作可能な出力回路を提供することを目
的とするものである。
構成の３ステート出力回路であって、ロウノイズ性に優
れ、しかも高速動作可能な出力回路を提供することを目
的とするものである。
【００１７】
【課題を解決するための手段】本発明の３ステート・ス
ルーレート出力回路は、高位電源端子と低位電源端子と
の間に直列接続されて出力段を構成するｐチャネルＭＯ
ＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのそれぞれを、前
記出力段を介して出力すべきデータ信号をそれぞれの入
力とするＣＭＯＳトランジスタ構成のＮＡＮＤゲート及
びＮＯＲゲートで個別に導通制御するようにし、前記Ｎ
ＡＮＤゲートと前記ＮＯＲゲートとに互いに逆相の二値
制御信号を与えることにより、前記出力段の状態を前記
制御信号によって、前記データ信号を出力可能な状態及
びフローティング状態のいずれかに制御する構成の３ス
テート・スレーレート出力回路において、前記ＮＡＮＤ
ゲートを構成する縦積みのｎチャネルＭＯＳＦＥＴの一
方をｐチャネルＭＯＳＦＥＴに代えてそのゲート入力と
して前記データ信号の反転信号を与え、前記ＮＯＲゲー
トを構成する縦積みのｐチャネルＭＯＳＦＥＴの一方を
ｎチャネルＭＯＳＦＥＴに代えてそのゲート入力として
前記データ信号の反転信号を与えると共に、前記出力段
のｐチャネルＭＯＳＦＥＴのゲート電極と前記低位電源
端子との間に前記ＮＡＮＤゲート出力の反転信号により
導通を制御されるｎチャネルＭＯＳＦＥＴを設け、前記
出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前記高
位電源端子との間に前記ＮＯＲゲートの反転信号により
導通を制御されるｐチャネルＭＯＳＦＥＴを設けたこと
を特徴とする３ステート・スルーレート出力回路であ
る。
ルーレート出力回路は、高位電源端子と低位電源端子と
の間に直列接続されて出力段を構成するｐチャネルＭＯ
ＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのそれぞれを、前
記出力段を介して出力すべきデータ信号をそれぞれの入
力とするＣＭＯＳトランジスタ構成のＮＡＮＤゲート及
びＮＯＲゲートで個別に導通制御するようにし、前記Ｎ
ＡＮＤゲートと前記ＮＯＲゲートとに互いに逆相の二値
制御信号を与えることにより、前記出力段の状態を前記
制御信号によって、前記データ信号を出力可能な状態及
びフローティング状態のいずれかに制御する構成の３ス
テート・スレーレート出力回路において、前記ＮＡＮＤ
ゲートを構成する縦積みのｎチャネルＭＯＳＦＥＴの一
方をｐチャネルＭＯＳＦＥＴに代えてそのゲート入力と
して前記データ信号の反転信号を与え、前記ＮＯＲゲー
トを構成する縦積みのｐチャネルＭＯＳＦＥＴの一方を
ｎチャネルＭＯＳＦＥＴに代えてそのゲート入力として
前記データ信号の反転信号を与えると共に、前記出力段
のｐチャネルＭＯＳＦＥＴのゲート電極と前記低位電源
端子との間に前記ＮＡＮＤゲート出力の反転信号により
導通を制御されるｎチャネルＭＯＳＦＥＴを設け、前記
出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前記高
位電源端子との間に前記ＮＯＲゲートの反転信号により
導通を制御されるｐチャネルＭＯＳＦＥＴを設けたこと
を特徴とする３ステート・スルーレート出力回路であ
る。
【００１８】
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図１（ａ）に本発明の一実施例の回
路図を示す。図１を参照すると本実施例の出力回路は、
データ信号Ａを反転するインバータ６と、制御信号Ｂを
反転するインバータ５と、信号ＡとＢとインバータ６の
出力信号とを入力とするＮＡＮＤゲート１１と、信号Ａ
とインバータ６の出力信号とインバータ５の出力信号と
を入力とするＮＯＲゲート１２と、ゲート電極がＮＡＮ
Ｄゲート１１の出力端に接続しソース電極が高位電源線
３に接続しドレイン電極が出力端子に接続する出力段の
ＰＭＯＳトランジスタＱＰ1 と、ゲート電極がＮＯＲゲ
ート１２の出力端に接続しソース電極が接地線４に接続
しドレイン電極が出力端子に接続する出力段のＮＭＯＳ
トランジスタＱＮ1 と、ＮＡＮＤゲート１１の出力を反
転するインバータ７と、ＮＯＲゲート１２の出力を反転
するインバータ８と、ゲート電極がインバータ７の出力
端に接続しソース電極が接地線４に接続しドレイン電極
が出力ＰＭＯＳトランジスタＱＰ1 のゲート電極に接続
するＮＭＯＳトランジスタＱＮ2 と、ゲート電極がイン
バータ８の出力端に接続しソース電極が高位電源線３に
接続しドレイン電極が出力ＮＭＯＳトランジスタＱＮ1
のゲート電極に接続するＰＭＯＳトランジスタＱＰ2 と
から構成されている。
参照して説明する。図１（ａ）に本発明の一実施例の回
路図を示す。図１を参照すると本実施例の出力回路は、
データ信号Ａを反転するインバータ６と、制御信号Ｂを
反転するインバータ５と、信号ＡとＢとインバータ６の
出力信号とを入力とするＮＡＮＤゲート１１と、信号Ａ
とインバータ６の出力信号とインバータ５の出力信号と
を入力とするＮＯＲゲート１２と、ゲート電極がＮＡＮ
Ｄゲート１１の出力端に接続しソース電極が高位電源線
３に接続しドレイン電極が出力端子に接続する出力段の
ＰＭＯＳトランジスタＱＰ1 と、ゲート電極がＮＯＲゲ
ート１２の出力端に接続しソース電極が接地線４に接続
しドレイン電極が出力端子に接続する出力段のＮＭＯＳ
トランジスタＱＮ1 と、ＮＡＮＤゲート１１の出力を反
転するインバータ７と、ＮＯＲゲート１２の出力を反転
するインバータ８と、ゲート電極がインバータ７の出力
端に接続しソース電極が接地線４に接続しドレイン電極
が出力ＰＭＯＳトランジスタＱＰ1 のゲート電極に接続
するＮＭＯＳトランジスタＱＮ2 と、ゲート電極がイン
バータ８の出力端に接続しソース電極が高位電源線３に
接続しドレイン電極が出力ＮＭＯＳトランジスタＱＮ1
のゲート電極に接続するＰＭＯＳトランジスタＱＰ2 と
から構成されている。
【００１９】ここで、本実施例において、ＮＡＮＤゲー
ト１１はＣＭＯＳトランジスタ構成ではあるが、通常２
つのＮＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＮＭＯＳトランジスタを、ＰＭＯＳト
ランジスタＱＰT に代えている。このトランジスタＱＰ
T には、信号Ａの反転信号をゲート入力として入力す
る。又、ＮＯＲゲート１２においても、同様に、通常２
つのＰＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＰＭＯＳトランジスタをＮＭＯＳトラ
ンジスタＱＮT に代え、このトランジスタＱＮT に信号
Ａの反転信号をゲート入力として与えている。尚、図１
（ａ）において、出力ＰＭＯＳトランジスタＱＰ1 のゲ
ート電極にそれぞれ一端が接続する容量Ｃ1 及び抵抗Ｒ
1 は、図２（ａ）に示す従来の３ステート出力回路にお
けると同様に、配線に付随する寄生容量及び寄生抵抗を
示す。同様に、出力ＮＭＯＳトランジスタＱＮ1 のゲー
ト電極にそれぞれ一端が接続する容量Ｃ2 及び抵抗Ｒ2
も、配線の寄生容量及び寄生抵抗を表わす。
ト１１はＣＭＯＳトランジスタ構成ではあるが、通常２
つのＮＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＮＭＯＳトランジスタを、ＰＭＯＳト
ランジスタＱＰT に代えている。このトランジスタＱＰ
T には、信号Ａの反転信号をゲート入力として入力す
る。又、ＮＯＲゲート１２においても、同様に、通常２
つのＰＭＯＳトランジスタで構成される縦積みトランジ
スタ部分の一方のＰＭＯＳトランジスタをＮＭＯＳトラ
ンジスタＱＮT に代え、このトランジスタＱＮT に信号
Ａの反転信号をゲート入力として与えている。尚、図１
（ａ）において、出力ＰＭＯＳトランジスタＱＰ1 のゲ
ート電極にそれぞれ一端が接続する容量Ｃ1 及び抵抗Ｒ
1 は、図２（ａ）に示す従来の３ステート出力回路にお
けると同様に、配線に付随する寄生容量及び寄生抵抗を
示す。同様に、出力ＮＭＯＳトランジスタＱＮ1 のゲー
ト電極にそれぞれ一端が接続する容量Ｃ2 及び抵抗Ｒ2
も、配線の寄生容量及び寄生抵抗を表わす。
【００２０】本実施例の真理値表は、図２（ａ）に示す
従来の３ステート出力回路の真理値表である表１と同一
である。
従来の３ステート出力回路の真理値表である表１と同一
である。
【００２１】以下に、本実施例の回路動作について説明
するが、従来の出力回路の回路動作の説明と同様に、出
力段の各ＭＯＳトランジスタＱＰ1 ，ＱＮ1 のゲート容
量はそれぞれ、各配線の寄生容量Ｃ1 , Ｃ2 に含まれる
ものとして取り扱う。
するが、従来の出力回路の回路動作の説明と同様に、出
力段の各ＭＯＳトランジスタＱＰ1 ，ＱＮ1 のゲート容
量はそれぞれ、各配線の寄生容量Ｃ1 , Ｃ2 に含まれる
ものとして取り扱う。
【００２２】本実施例の動作タイミングチャート図であ
る図１（ｂ）を参照して、先ず、制御信号Ｂが論理値
“１”（ＶDDレベル）から論理値“０”（接地レベル）
に変化すると、データ信号Ａの値によらず、容量Ｃ1 は
ＮＡＮＤゲート１１によって充電され信号線Ｘ1 は
“１”となる。同時に、容量Ｃ2 はＮＯＲゲート１２に
よって放電され信号線Ｘ2 は“０”となる。よって、Ｍ
ＯＳトランジスタＱＰ1 ，ＱＰ2 ，ＱＮ1 ，ＱＮ2 は全
てオフとなり、出力Ｙは“フローティング”となる。
る図１（ｂ）を参照して、先ず、制御信号Ｂが論理値
“１”（ＶDDレベル）から論理値“０”（接地レベル）
に変化すると、データ信号Ａの値によらず、容量Ｃ1 は
ＮＡＮＤゲート１１によって充電され信号線Ｘ1 は
“１”となる。同時に、容量Ｃ2 はＮＯＲゲート１２に
よって放電され信号線Ｘ2 は“０”となる。よって、Ｍ
ＯＳトランジスタＱＰ1 ，ＱＰ2 ，ＱＮ1 ，ＱＮ2 は全
てオフとなり、出力Ｙは“フローティング”となる。
【００２３】次に、信号Ｂが“１”に固定されている場
合について考える。信号Ａが“１”から“０”に変化す
ると、容量Ｃ1 はＮＡＮＤゲート１１によって充電さ
れ、信号線Ｘ1 は時間Δｔ1 後に“１”となる。一方、
容量Ｃ2 はＮＯＲゲート１２によって充電されるが、こ
のＮＯＲゲート１２の２段縦積みトランジスタの一方が
ＮＭＯＳトランジスタであるので、信号線Ｘ2 は時間Δ
ｔ1 後に、電源電圧ＶDDよりＮＭＯＳトランジスタのし
きい値電圧Ｖtnだけ低い電圧に変化する。さらに、時間
Δｔ2 後にインバータ８の出力信号が“０”になるの
で、ＰＭＯＳトランジスタＱＰ2 がオンし信号線Ｘ2 は
“１”になる。即ち、出力ＰＭＯＳトランジスタＱＰ1
は時間Δｔ1 後にオフするが、出力ＮＭＯＳトランジス
タＱＮ1 は時間Δｔ1 後に半分だけオンし、さらに時間
Δｔ2 後に完全にオンになる。
合について考える。信号Ａが“１”から“０”に変化す
ると、容量Ｃ1 はＮＡＮＤゲート１１によって充電さ
れ、信号線Ｘ1 は時間Δｔ1 後に“１”となる。一方、
容量Ｃ2 はＮＯＲゲート１２によって充電されるが、こ
のＮＯＲゲート１２の２段縦積みトランジスタの一方が
ＮＭＯＳトランジスタであるので、信号線Ｘ2 は時間Δ
ｔ1 後に、電源電圧ＶDDよりＮＭＯＳトランジスタのし
きい値電圧Ｖtnだけ低い電圧に変化する。さらに、時間
Δｔ2 後にインバータ８の出力信号が“０”になるの
で、ＰＭＯＳトランジスタＱＰ2 がオンし信号線Ｘ2 は
“１”になる。即ち、出力ＰＭＯＳトランジスタＱＰ1
は時間Δｔ1 後にオフするが、出力ＮＭＯＳトランジス
タＱＮ1 は時間Δｔ1 後に半分だけオンし、さらに時間
Δｔ2 後に完全にオンになる。
【００２４】このようにして、出力ＮＭＯＳトランジス
タＱＮ1 の入力信号をなまらせることなく、このトラン
ジスタを先ず半分だけオンさせた後に完全にオンさせる
ことができるので、接地線電位を変動させることなく、
しかも出力Ｙを高速で出力することができる。
タＱＮ1 の入力信号をなまらせることなく、このトラン
ジスタを先ず半分だけオンさせた後に完全にオンさせる
ことができるので、接地線電位を変動させることなく、
しかも出力Ｙを高速で出力することができる。
【００２５】次に、信号Ａが“０”から“１”に変化す
ると、容量Ｃ2 はＮＯＲゲート１２によって放電され、
信号線Ｘ2 は時間Δｔ3 後に“０”となる。容量Ｃ1 は
ＮＡＮＤゲート１１によって放電されるが、このＮＡＮ
Ｄゲート１１の２段縦積みトランジスタの一方がＰＭＯ
Ｓトランジスタであるので、信号線Ｘ1 は時間Δｔ3後
に、接地電位よりもＰＭＯＳトランジスタのしきい値電
圧Ｖtpだけ高い電位に変化する。さらに、時間Δｔ4 後
にインバータ７の出力信号が“１”になるので、ＮＭＯ
ＳトランジスタＱＮ2 がオンし信号線Ｘ1 は“０”にな
る。即ち、出力ＮＭＯＳトランジスタＱＮ1 は時間Δｔ
3 後にオフするが、出力ＰＭＯＳトランジスタＱＰ1 は
時間Δｔ3 後に半分だけオンさせた後に完全にオンさせ
ることができるので、高位電源線電位ＶDDを変動させる
ことなく、しかも出力Ｙを高速で出力することができ
る。
ると、容量Ｃ2 はＮＯＲゲート１２によって放電され、
信号線Ｘ2 は時間Δｔ3 後に“０”となる。容量Ｃ1 は
ＮＡＮＤゲート１１によって放電されるが、このＮＡＮ
Ｄゲート１１の２段縦積みトランジスタの一方がＰＭＯ
Ｓトランジスタであるので、信号線Ｘ1 は時間Δｔ3後
に、接地電位よりもＰＭＯＳトランジスタのしきい値電
圧Ｖtpだけ高い電位に変化する。さらに、時間Δｔ4 後
にインバータ７の出力信号が“１”になるので、ＮＭＯ
ＳトランジスタＱＮ2 がオンし信号線Ｘ1 は“０”にな
る。即ち、出力ＮＭＯＳトランジスタＱＮ1 は時間Δｔ
3 後にオフするが、出力ＰＭＯＳトランジスタＱＰ1 は
時間Δｔ3 後に半分だけオンさせた後に完全にオンさせ
ることができるので、高位電源線電位ＶDDを変動させる
ことなく、しかも出力Ｙを高速で出力することができ
る。
【００２６】表２に、図２（ａ）に示す従来の３ステー
ト出力回路の動作速度と本実施例の動作速度とを、ＳＰ
ＩＣＥによってシミュレートした結果を比較して示す。
尚、表２において、ｔr は出力回路の出力Ｙが“０”か
ら“１”に立ち上るときの遷移時間を示し、従来の出力
回路および本実施例に対して、それぞれ、 ｔr ＝Δｔ7 （従来の出力回路。図２（ｂ）
参照） ｔr ＝Δｔ3 ＋Δｔ4 （本実施例。図１（ｂ）参照） である。
ト出力回路の動作速度と本実施例の動作速度とを、ＳＰ
ＩＣＥによってシミュレートした結果を比較して示す。
尚、表２において、ｔr は出力回路の出力Ｙが“０”か
ら“１”に立ち上るときの遷移時間を示し、従来の出力
回路および本実施例に対して、それぞれ、 ｔr ＝Δｔ7 （従来の出力回路。図２（ｂ）
参照） ｔr ＝Δｔ3 ＋Δｔ4 （本実施例。図１（ｂ）参照） である。
【００２７】又、同表中、ｔf は出力回路の出力Ｙが
“１”から“０”に立ち下るときの遷移時間を示し、そ
れぞれ、 ｔf ＝Δｔ6 （従来の出力回路） ｔf ＝Δｔ1 ＋Δｔ2 （本実施例） である。
“１”から“０”に立ち下るときの遷移時間を示し、そ
れぞれ、 ｔf ＝Δｔ6 （従来の出力回路） ｔf ＝Δｔ1 ＋Δｔ2 （本実施例） である。
【００２８】表２を参照すると、従来の出力回路に対し
て本実施例の方が、ｔr では４０％弱、またはｔf にお
いては約２０％短縮されており、回路全体として高速化
していることが分る。
て本実施例の方が、ｔr では４０％弱、またはｔf にお
いては約２０％短縮されており、回路全体として高速化
していることが分る。
【００２９】
【表２】
【００３０】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓトランジスタ構成の３ステート・スルーレート出力回
路の出力段のＰ，Ｎ両チャネルＭＯＳトランジスタオン
させるとき、一気にオンさせるのではなく、まず半分だ
けオンさせ、次に完全にオンさせている。
Ｓトランジスタ構成の３ステート・スルーレート出力回
路の出力段のＰ，Ｎ両チャネルＭＯＳトランジスタオン
させるとき、一気にオンさせるのではなく、まず半分だ
けオンさせ、次に完全にオンさせている。
【００３１】これにより本発明によれば、出力信号の状
態遷移時に発生しやすい、高位電源電圧や接地電位の変
動を抑制し、電位変動に伴うノイズを減少させることが
できる。
態遷移時に発生しやすい、高位電源電圧や接地電位の変
動を抑制し、電位変動に伴うノイズを減少させることが
できる。
【００３２】また、出力段の両ＭＯＳトランジスタのゲ
ートへの入力信号をなまらせる必要がないので、従来の
３ステート・スルーレート出力回路より高速に動作させ
ることができる。
ートへの入力信号をなまらせる必要がないので、従来の
３ステート・スルーレート出力回路より高速に動作させ
ることができる。
【図１】本発明の一実施例の回路図及び動作時のタイミ
ングチャート図である。
ングチャート図である。
【図２】従来の３ステート・スルーレート出力回路の一
例の回路図及び動作時のタイミングチャート図である。
例の回路図及び動作時のタイミングチャート図である。
１，１１ ＮＡＮＤゲート ２，１２ ＮＯＲゲート ３ 高位電源線 ４ 接地線 ５，６，７，８ インバータ
Claims (2)
- 【請求項１】 高位電源端子と低位電源端子との間に直
列接続されて出力段を構成するｐチャネルＭＯＳＦＥＴ
及びｎチャネルＭＯＳＦＥＴのそれぞれを、前記出力段
を介して出力すべきデータ信号をそれぞれの入力とする
ＣＭＯＳトランジスタ構成のＮＡＮＤゲート及びＮＯＲ
ゲートで個別に導通制御するようにし、前記ＮＡＮＤゲ
ートと前記ＮＯＲゲートとに互いに逆相の二値制御信号
を与えることにより、前記出力段の状態を前記制御信号
によって、前記データ信号を出力可能な状態及びフロー
ティング状態のいずれかに制御する構成の３ステート・
スレーレート出力回路において、 前記ＮＡＮＤゲートを構成する縦積みのｎチャネルＭＯ
ＳＦＥＴの一方をｐチャネルＭＯＳＦＥＴに代えてその
ゲート入力として前記データ信号の反転信号を与え、前
記ＮＯＲゲートを構成する縦積みのｐチャネルＭＯＳＦ
ＥＴの一方をｎチャネルＭＯＳＦＥＴに代えてそのゲー
ト入力として前記データ信号の反転信号を与えると共
に、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記低位電源端子との間に前記ＮＡＮＤゲート出力の反転
信号により導通を制御されるｎチャネルＭＯＳＦＥＴを
設け、前記出力段のｎチャネルＭＯＳＦＥＴのゲート電
極と前記高位電源端子との間に前記ＮＯＲゲートの反転
信号により導通を制御されるｐチャネルＭＯＳＦＥＴを
設けたことを特徴とする３ステート・スルーレート出力
回路。 - 【請求項２】 高位電源端子と低位電源端子との間に直
列接続されたｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ
ＳＦＥＴとからなる出力段と、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に並列接続された第１及び第２の
ｐチャネルＭＯＳＦＥＴ並びに前記出力段のｐチャネル
ＭＯＳＦＥＴのゲート電極と前記低位電源端子との間に
直列接続された第３のｐチャネルＭＯＳＦＥＴ及び第１
のｎチャネルＭＯＳＦＥＴからなる２入力のＮＡＮＤゲ
ートと、 前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に直列接続された第４のｐチャネ
ルＭＯＳＦＥＴ及び第２のｎチャネルＭＯＳＦＥＴ並び
に前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と
前記低位電源端子との間に並列接続された第３及び第４
のｎチャネルＭＯＳＦＥＴからなる２入力のＮＯＲゲー
トと、 前記出力段のｐチャネルＭＯＳＦＥＴのゲート電極と前
記低位電源端子との間に設けられ、前記ＮＡＮＤゲート
の出力信号の反転信号をゲート入力として与えられるｎ
チャネルＭＯＳＦＥＴと、 前記出力段のｎチャネルＭＯＳＦＥＴのゲート電極と前
記高位電源端子との間に設けられ、前記ＮＯＲゲートの
出力信号の反転信号をゲート入力として与えられるｐチ
ャネルＭＯＳＦＥＴとを含んでなり、 前記第１のｐチャネルＭＯＳＦＥＴ及び前記第３のｎチ
ャネルＭＯＳＦＥＴには、前記出力段を介して外部に出
力すべきデータ信号をゲート入力として与え、 前記第３のｐチャネルＭＯＳＦＥＴ及び前記第２のｎチ
ャネルＭＯＳＦＥＴには、前記データ信号の反転信号を
ゲート入力として与え、 前記第２のｐチャネルＭＯＳＦＥＴ及び前記第１のｎチ
ャネルＭＯＳＦＥＴには、外部からの二値制御信号をゲ
ート入力として与え、 前記第４のｐチャネルＭＯＳＦＥＴ及び前記第４のｎチ
ャネルＭＯＳＦＥＴには、前記制御信号の反転信号をゲ
ート入力として与え、 前記出力段の２つのＭＯＳＦＥＴの直列接続点から出力
信号を取り出すように構成したことを特徴とする３ステ
ート・スルーレート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323596A JP2565297B2 (ja) | 1993-12-22 | 1993-12-22 | ３ステート・スルーレート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323596A JP2565297B2 (ja) | 1993-12-22 | 1993-12-22 | ３ステート・スルーレート出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183789A JPH07183789A (ja) | 1995-07-21 |
| JP2565297B2 true JP2565297B2 (ja) | 1996-12-18 |
Family
ID=18156481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323596A Expired - Fee Related JP2565297B2 (ja) | 1993-12-22 | 1993-12-22 | ３ステート・スルーレート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565297B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526935B2 (ja) * | 2004-11-25 | 2010-08-18 | パナソニック株式会社 | 出力バッファ回路 |
-
1993
- 1993-12-22 JP JP5323596A patent/JP2565297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183789A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| EP0513663B1 (en) | Simplified low-noise output buffer circuit | |
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| US6157223A (en) | Output buffer with switching PMOS drivers | |
| US7199638B2 (en) | High speed voltage level translator | |
| JP2565297B2 (ja) | ３ステート・スルーレート出力回路 | |
| JPH04302215A (ja) | 電力供給バス上のノイズ制御の方法および装置 | |
| JPH11312969A (ja) | 半導体回路 | |
| KR100410556B1 (ko) | 노이즈를 줄이기 위한 반도체 소자의 입/출력 드라이버의구동방법 | |
| JP3184356B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| JP2767909B2 (ja) | 出力バッファ回路 | |
| JP3080718B2 (ja) | 出力バッファ回路 | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JP2586196B2 (ja) | 出力回路 | |
| JPH05276003A (ja) | 出力回路装置 | |
| JP3811300B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JP2765330B2 (ja) | 出力回路 | |
| JP2659794B2 (ja) | データ出力回路 | |
| JPH0537345A (ja) | 半導体出力バツフア回路 | |
| JP2934265B2 (ja) | 相補型ｍｏｓ出力回路 | |
| JPH05167432A (ja) | 論理回路 | |
| JPH0946212A (ja) | Ｃｍｏｓ回路 | |
| JPH0661818A (ja) | 半導体集積回路 | |
| JPH0653430A (ja) | Ｃｍｏｓ型出力回路 | |
| JPH0514170A (ja) | 出力バツフア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960813 |
|
| LAPS | Cancellation because of no payment of annual fees |