JPH08321768A - バッファ回路及びこれを用いた半導体集積回路 - Google Patents
バッファ回路及びこれを用いた半導体集積回路Info
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- JPH08321768A JPH08321768A JP7128653A JP12865395A JPH08321768A JP H08321768 A JPH08321768 A JP H08321768A JP 7128653 A JP7128653 A JP 7128653A JP 12865395 A JP12865395 A JP 12865395A JP H08321768 A JPH08321768 A JP H08321768A
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Abstract
(57)【要約】
【目的】動作をより高速化する。
【構成】出力回路20は、pMISトランジスタP1と
nMISトランジスタN1とが直列接続されており、p
MISトランジスタP1のゲートに、立ち上がりエッジ
検出回路21からの負パルスが供給されて、pMISト
ランジスタP1がオンし、電源供給線VddからpMIS
トランジスタP1を通って負荷Cへ電流が流れる。ま
た、nMISトランジスタN1のゲートに、立ち下がり
エッジ検出回路22からの正パルスが供給されて、nM
ISトランジスタN1がオンし、負荷CからnMISト
ランジスタN1を通って電源供給線Vssへ電流が流れ
る。pMISトランジスタP1とnMISトランジスタ
N1とは、一方がオンのとき他方がオフになっており、
出力回路20に貫通電流が流れないので、動作が高速と
なる。トランジスタP1及びN1がオフのとき、非反転
ゲート23の出力で出力電位が一定に維持される。
nMISトランジスタN1とが直列接続されており、p
MISトランジスタP1のゲートに、立ち上がりエッジ
検出回路21からの負パルスが供給されて、pMISト
ランジスタP1がオンし、電源供給線VddからpMIS
トランジスタP1を通って負荷Cへ電流が流れる。ま
た、nMISトランジスタN1のゲートに、立ち下がり
エッジ検出回路22からの正パルスが供給されて、nM
ISトランジスタN1がオンし、負荷CからnMISト
ランジスタN1を通って電源供給線Vssへ電流が流れ
る。pMISトランジスタP1とnMISトランジスタ
N1とは、一方がオンのとき他方がオフになっており、
出力回路20に貫通電流が流れないので、動作が高速と
なる。トランジスタP1及びN1がオフのとき、非反転
ゲート23の出力で出力電位が一定に維持される。
Description
【0001】
【産業上の利用分野】本発明は、負荷駆動能力を増幅す
るためのバッファ回路及びこれを用いた半導体集積回路
に関する。
るためのバッファ回路及びこれを用いた半導体集積回路
に関する。
【0002】
【従来の技術】CMIS(CMOSを含む。)集積回路
は、低消費電力という利点を有するが、MPUの動作の
高速化に伴って、動作の高速化が要求されてきている。
図5に示すバッファ回路は、半導体集積回路内において
負荷駆動能力を増幅するためのものであり、CMISイ
ンバータ10の前段に、CMISインバータ10よりも
サイズの小さいCMISインバータ11が縦続接続され
ている。CMISインバータ10の出力端は、例えば不
図示の多数のFETのゲートに接続されており、その全
負荷容量をCで表している。
は、低消費電力という利点を有するが、MPUの動作の
高速化に伴って、動作の高速化が要求されてきている。
図5に示すバッファ回路は、半導体集積回路内において
負荷駆動能力を増幅するためのものであり、CMISイ
ンバータ10の前段に、CMISインバータ10よりも
サイズの小さいCMISインバータ11が縦続接続され
ている。CMISインバータ10の出力端は、例えば不
図示の多数のFETのゲートに接続されており、その全
負荷容量をCで表している。
【0003】CMISインバータ11の出力が高レベル
から低レベルに遷移すると、pMISトランジスタP1
がオン、nMISトランジスタN1がオフとなり、電源
供給線VddからpMISトランジスタP1を通って負荷
容量Cへ電流が流れる。CMISインバータ11の出力
が低レベルから高レベルに遷移すると、pMISトラン
ジスタP1がオフ、nMISトランジスタN1がオンと
なり、負荷容量CからnMISトランジスタN1を通り
電源供給線(グランド線)Vssへ電流が流れる。
から低レベルに遷移すると、pMISトランジスタP1
がオン、nMISトランジスタN1がオフとなり、電源
供給線VddからpMISトランジスタP1を通って負荷
容量Cへ電流が流れる。CMISインバータ11の出力
が低レベルから高レベルに遷移すると、pMISトラン
ジスタP1がオフ、nMISトランジスタN1がオンと
なり、負荷容量CからnMISトランジスタN1を通り
電源供給線(グランド線)Vssへ電流が流れる。
【0004】
【発明が解決しようとする課題】CMISインバータ1
1の出力が高レベルと低レベルとの間で遷移する際の中
間電位の状態では、電源供給線VddからpMISトラン
ジスタP1及びnMISトランジスタN1を通って電源
供給線Vssへ貫通電流が流れ、CMISインバータ10
の動作が遅くなる原因となっている。
1の出力が高レベルと低レベルとの間で遷移する際の中
間電位の状態では、電源供給線VddからpMISトラン
ジスタP1及びnMISトランジスタN1を通って電源
供給線Vssへ貫通電流が流れ、CMISインバータ10
の動作が遅くなる原因となっている。
【0005】本発明の目的は、このような問題点に鑑
み、動作をより高速化することが可能なバッファ回路及
びこれを用いた半導体集積回路を提供することにある。
み、動作をより高速化することが可能なバッファ回路及
びこれを用いた半導体集積回路を提供することにある。
【0006】
【課題を解決するための手段及びその作用効果】第1発
明のバッファ回路では、入力信号の立ち上がりと立ち下
がりの一方のエッジを検出して第1パルスを生成する第
1エッジ検出回路と、該入力信号の立ち上がりと立ち下
がりの他方のエッジを検出をして第2パルスを生成する
第2エッジ検出回路と、第1a端が第1電源供給線に接
続されゲートに該第1パルスが供給されて該第1a端と
第2a端との間がオンにされる第1FETと該第1電源
供給線より電位が低い第2電源供給線に第1b端が接続
され第2b端が該第2a端に接続されゲートに該第2パル
スが供給されて該第1b端と該第2b端との間がオンにさ
れる第2FETとを含む出力回路と、該入力信号に応じ
て該第2a端の電位を維持するための補助ゲートとを有
し、該第1エッジ検出回路、該第2エッジ検出回路及び
該補助ゲートが該第1FET及び該第2FETより小さ
いサイズのFETで構成されている。
明のバッファ回路では、入力信号の立ち上がりと立ち下
がりの一方のエッジを検出して第1パルスを生成する第
1エッジ検出回路と、該入力信号の立ち上がりと立ち下
がりの他方のエッジを検出をして第2パルスを生成する
第2エッジ検出回路と、第1a端が第1電源供給線に接
続されゲートに該第1パルスが供給されて該第1a端と
第2a端との間がオンにされる第1FETと該第1電源
供給線より電位が低い第2電源供給線に第1b端が接続
され第2b端が該第2a端に接続されゲートに該第2パル
スが供給されて該第1b端と該第2b端との間がオンにさ
れる第2FETとを含む出力回路と、該入力信号に応じ
て該第2a端の電位を維持するための補助ゲートとを有
し、該第1エッジ検出回路、該第2エッジ検出回路及び
該補助ゲートが該第1FET及び該第2FETより小さ
いサイズのFETで構成されている。
【0007】この第1発明では、入力信号が高レベルと
低レベルの一方から他方へ遷移すると、第1エッジ検出
回路からの第1パルスで出力回路の第1FETがオンに
され、これにより、第1電源供給線から第1FETを通
って負荷へ電流が流れる。この際、出力回路の第2FE
Tがオフであるので、第1FETから第2FETへの貫
通電流が流れず、出力回路の出力の立ち上がりが高速と
なる。負荷に蓄積された電荷がリークしても、補助ゲー
トの出力でリーク電荷が補われて出力電位が高レベルに
維持される。
低レベルの一方から他方へ遷移すると、第1エッジ検出
回路からの第1パルスで出力回路の第1FETがオンに
され、これにより、第1電源供給線から第1FETを通
って負荷へ電流が流れる。この際、出力回路の第2FE
Tがオフであるので、第1FETから第2FETへの貫
通電流が流れず、出力回路の出力の立ち上がりが高速と
なる。負荷に蓄積された電荷がリークしても、補助ゲー
トの出力でリーク電荷が補われて出力電位が高レベルに
維持される。
【0008】また、入力信号が高レベルと低レベルの該
他方から該一方へ遷移すると、第2エッジ検出回路から
の第2パルスで出力回路の第2FETがオンにされ、こ
れにより、負荷から第2FETを通って第2電源供給線
へ電流が流れる。この際、出力回路の第1FETがオフ
であるので、第1FETから第2FETへの貫通電流が
流れず、出力回路の出力の立ち下がりが高速となる。負
荷の周囲からのリーク電荷が負荷へ流れ込んでも、補助
ゲートの出力でこの電荷が排除されて出力電位が低レベ
ルに維持される。
他方から該一方へ遷移すると、第2エッジ検出回路から
の第2パルスで出力回路の第2FETがオンにされ、こ
れにより、負荷から第2FETを通って第2電源供給線
へ電流が流れる。この際、出力回路の第1FETがオフ
であるので、第1FETから第2FETへの貫通電流が
流れず、出力回路の出力の立ち下がりが高速となる。負
荷の周囲からのリーク電荷が負荷へ流れ込んでも、補助
ゲートの出力でこの電荷が排除されて出力電位が低レベ
ルに維持される。
【0009】第1発明の第1態様では、上記第1FET
はpMISトランジスタであり、上記第2FETはnM
ISトランジスタであり、上記第1エッジ検出回路、上
記第2エッジ検出回路及び上記補助ゲートがCMIS回
路で構成されている。この第1態様によれば、バッファ
回路がCMIS回路であるので、消費電力を低減するこ
とができる。
はpMISトランジスタであり、上記第2FETはnM
ISトランジスタであり、上記第1エッジ検出回路、上
記第2エッジ検出回路及び上記補助ゲートがCMIS回
路で構成されている。この第1態様によれば、バッファ
回路がCMIS回路であるので、消費電力を低減するこ
とができる。
【0010】第1発明の第2態様では、例えば図1に示
す如く、上記第1エッジ検出回路は、入力信号Viの立
ち上がりエッジを検出し上記第1パルスとして負パルス
を生成する立ち上がりエッジ検出回路21であり、上記
第2エッジ検出回路は、入力信号Viの立ち下がりエッ
ジを検出し上記第2パルスとして正パルスを生成する立
ち下がりエッジ検出回路22であり、上記補助ゲートは
非反転ゲート23である。
す如く、上記第1エッジ検出回路は、入力信号Viの立
ち上がりエッジを検出し上記第1パルスとして負パルス
を生成する立ち上がりエッジ検出回路21であり、上記
第2エッジ検出回路は、入力信号Viの立ち下がりエッ
ジを検出し上記第2パルスとして正パルスを生成する立
ち下がりエッジ検出回路22であり、上記補助ゲートは
非反転ゲート23である。
【0011】第1発明の第3態様では、例えば図2に示
す如く、上記第1エッジ検出回路は、入力信号Viの立
ち下がりエッジを検出し上記第1パルスとして負パルス
を生成する立ち下がりエッジ検出回路22であり、上記
第2エッジ検出回路は、入力信号Viの立ち上がりエッ
ジを検出し上記第2パルスとして正パルスを生成する立
ち上がりエッジ検出回路21であり、上記補助ゲートは
反転ゲート24である。
す如く、上記第1エッジ検出回路は、入力信号Viの立
ち下がりエッジを検出し上記第1パルスとして負パルス
を生成する立ち下がりエッジ検出回路22であり、上記
第2エッジ検出回路は、入力信号Viの立ち上がりエッ
ジを検出し上記第2パルスとして正パルスを生成する立
ち上がりエッジ検出回路21であり、上記補助ゲートは
反転ゲート24である。
【0012】第1発明の第4態様では、例えば図3に示
す如く、上記第1エッジ検出回路は、入力信号Viを遅
延させて論理レベルを反転させる遅延回路27と、入力
信号Viと遅延回路27の出力との論理積を反転した信
号を上記第1パルスとして出力するナンドゲート25と
を有し、上記第2エッジ検出回路は、遅延回路27と、
入力信号Viと該遅延回路の出力との論理和を反転した
信号を上記第2パルスとして出力するノアゲート26と
を有する。
す如く、上記第1エッジ検出回路は、入力信号Viを遅
延させて論理レベルを反転させる遅延回路27と、入力
信号Viと遅延回路27の出力との論理積を反転した信
号を上記第1パルスとして出力するナンドゲート25と
を有し、上記第2エッジ検出回路は、遅延回路27と、
入力信号Viと該遅延回路の出力との論理和を反転した
信号を上記第2パルスとして出力するノアゲート26と
を有する。
【0013】第1発明の第5態様では、上記第1エッジ
検出回路及び上記第2エッジ検出回路の一方は、上記第
1電源供給線の電位と記第2電源供給線の電位との平均
電位より低いしきい電位で上記入力信号の立ち上がりエ
ッジを検出し、該第1エッジ検出回路及び該第2エッジ
検出回路の他方は、該平均電位より高いしきい電位で該
入力信号の立ち下がりエッジを検出する。
検出回路及び上記第2エッジ検出回路の一方は、上記第
1電源供給線の電位と記第2電源供給線の電位との平均
電位より低いしきい電位で上記入力信号の立ち上がりエ
ッジを検出し、該第1エッジ検出回路及び該第2エッジ
検出回路の他方は、該平均電位より高いしきい電位で該
入力信号の立ち下がりエッジを検出する。
【0014】この第5態様では、出力回路の出力の立ち
下がり及び立ち上がりをさらに高速化することが可能と
なる。なお、通常のインバータ又はこれを複数段縦続接
続した従来のバッファ回路では、FETのしきい電位を
調整しても、出力の立ち下がり又は立ち上がりの一方し
か高速化することができない。第2発明の半導体集積回
路では、上記いずれかのバッファ回路を有する。
下がり及び立ち上がりをさらに高速化することが可能と
なる。なお、通常のインバータ又はこれを複数段縦続接
続した従来のバッファ回路では、FETのしきい電位を
調整しても、出力の立ち下がり又は立ち上がりの一方し
か高速化することができない。第2発明の半導体集積回
路では、上記いずれかのバッファ回路を有する。
【0015】このバッファ回路は、半導体集積回路内に
おいて、駆動能力が要求される回路、例えば、多数のフ
リップフロップのクロック入力端にクロックを供給する
クロックバッファ回路や、外部回路を駆動する出力バッ
ファ回路等として用いられ、半導体集積回路の高速動作
が可能になる。
おいて、駆動能力が要求される回路、例えば、多数のフ
リップフロップのクロック入力端にクロックを供給する
クロックバッファ回路や、外部回路を駆動する出力バッ
ファ回路等として用いられ、半導体集積回路の高速動作
が可能になる。
【0016】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図3は、図1(A)のバッファ回路の構成例を
示す。ナンドゲート25は、pMISトランジスタP2
とpMISトランジスタP3とが並列接続され、nMI
SトランジスタN2とnMISトランジスタN3とが直
列接続され、pMISトランジスタP2とnMISトラ
ンジスタN3のゲートが互いに接続されてナンドゲート
25の一方の入力端となり、pMISトランジスタP3
とnMISトランジスタN2のゲートが互いに接続され
てナンドゲート25の他方の入力端となり、pMISト
ランジスタP2、P3及びnMISトランジスタN2の
ドレインが互いに接続されてナンドゲート25の出力端
となっている。
明する。図3は、図1(A)のバッファ回路の構成例を
示す。ナンドゲート25は、pMISトランジスタP2
とpMISトランジスタP3とが並列接続され、nMI
SトランジスタN2とnMISトランジスタN3とが直
列接続され、pMISトランジスタP2とnMISトラ
ンジスタN3のゲートが互いに接続されてナンドゲート
25の一方の入力端となり、pMISトランジスタP3
とnMISトランジスタN2のゲートが互いに接続され
てナンドゲート25の他方の入力端となり、pMISト
ランジスタP2、P3及びnMISトランジスタN2の
ドレインが互いに接続されてナンドゲート25の出力端
となっている。
【0017】ノアゲート26は、pMISトランジスタ
P4とpMISトランジスタP5とが直列接続され、n
MISトランジスタN4とnMISトランジスタN5と
が並列接続され、pMISトランジスタP5とnMIS
トランジスタN5のゲートが互いに接続されてノアゲー
ト26の一方の入力端となり、pMISトランジスタP
4とnMISトランジスタN4のゲートが互いに接続さ
れてノアゲート26の他方の入力端となり、pMISト
ランジスタP5、nMISトランジスタN4及びN5の
ドレインが互いに接続されてノアゲート26の出力端と
なっている。
P4とpMISトランジスタP5とが直列接続され、n
MISトランジスタN4とnMISトランジスタN5と
が並列接続され、pMISトランジスタP5とnMIS
トランジスタN5のゲートが互いに接続されてノアゲー
ト26の一方の入力端となり、pMISトランジスタP
4とnMISトランジスタN4のゲートが互いに接続さ
れてノアゲート26の他方の入力端となり、pMISト
ランジスタP5、nMISトランジスタN4及びN5の
ドレインが互いに接続されてノアゲート26の出力端と
なっている。
【0018】ナンドゲート25及びノアゲート26の一
方の入力端には信号Viが供給され、ナンドゲート25
及びノアゲート26の他方の入力端には信号Viを遅延
回路27で遅延させた信号Vibが供給される。ナンドゲ
ート25及びノアゲート26の出力はそれぞれ信号Vu
及びVdとして出力回路20のpMISトランジスタP
1のゲート及びnMISトランジスタN1のゲートに供
給される。
方の入力端には信号Viが供給され、ナンドゲート25
及びノアゲート26の他方の入力端には信号Viを遅延
回路27で遅延させた信号Vibが供給される。ナンドゲ
ート25及びノアゲート26の出力はそれぞれ信号Vu
及びVdとして出力回路20のpMISトランジスタP
1のゲート及びnMISトランジスタN1のゲートに供
給される。
【0019】遅延回路27は、CMISインバータ27
1〜275が縦続接続され、CMISインバータ271
の出力端がCMISインバータ28を介して出力回路2
0の出力端に接続されている。CMISインバータ27
1及び出力回路20の出力をそれぞれ信号Via及び信号
Voとする。ナンドゲート25と遅延回路27とで図1
の立ち上がりエッジ検出回路21が構成され、ノアゲー
ト26と遅延回路27とで図1の立ち下がりエッジ検出
回路22が構成され、CMISインバータ271とCM
ISインバータ28とで図1の非反転ゲート23が構成
されている。ナンドゲート25、ノアゲート26、遅延
回路27及びCMISインバータ28のトランジスタサ
イズは出力回路20のトランジスタサイズよりも小さ
い。
1〜275が縦続接続され、CMISインバータ271
の出力端がCMISインバータ28を介して出力回路2
0の出力端に接続されている。CMISインバータ27
1及び出力回路20の出力をそれぞれ信号Via及び信号
Voとする。ナンドゲート25と遅延回路27とで図1
の立ち上がりエッジ検出回路21が構成され、ノアゲー
ト26と遅延回路27とで図1の立ち下がりエッジ検出
回路22が構成され、CMISインバータ271とCM
ISインバータ28とで図1の非反転ゲート23が構成
されている。ナンドゲート25、ノアゲート26、遅延
回路27及びCMISインバータ28のトランジスタサ
イズは出力回路20のトランジスタサイズよりも小さ
い。
【0020】次に、上記の如く構成されたバッファ回路
の動作を説明する。図3は、この回路の動作を示すタイ
ミングチャートである。最初、電位Vi及びVoが低レベ
ル、電位Via及びVibが高レベルで、定常状態になって
いるとする。このとき、ナンドゲート25は、pMIS
トランジスタP2及びnMISトランジスタN2がオ
ン、pMISトランジスタP3及びnMISトランジス
タN3がオフとなっており、電位Vuが高レベルでpM
ISトランジスタP1がオフになっている。ノアゲート
26は、pMISトランジスタP5及びnMISトラン
ジスタN4がオン、pMISトランジスタP4及びnM
ISトランジスタN5がオフとなっており、電位Vdが
低レベルでnMISトランジスタN1がオフになってい
る。
の動作を説明する。図3は、この回路の動作を示すタイ
ミングチャートである。最初、電位Vi及びVoが低レベ
ル、電位Via及びVibが高レベルで、定常状態になって
いるとする。このとき、ナンドゲート25は、pMIS
トランジスタP2及びnMISトランジスタN2がオ
ン、pMISトランジスタP3及びnMISトランジス
タN3がオフとなっており、電位Vuが高レベルでpM
ISトランジスタP1がオフになっている。ノアゲート
26は、pMISトランジスタP5及びnMISトラン
ジスタN4がオン、pMISトランジスタP4及びnM
ISトランジスタN5がオフとなっており、電位Vdが
低レベルでnMISトランジスタN1がオフになってい
る。
【0021】この状態から、電位Viが高レベルに遷移
すると、ナンドゲート25は、nMISトランジスタN
3がオン、pMISトランジスタP2がオフとなり、電
位Vuが低レベルに遷移してpMISトランジスタP1
がオンになる。他方、ノアゲート26は、nMISトラ
ンジスタN5がオン、pMISトランジスタP5がオフ
となり、電位Vdは低レベルを維持し、nMISトラン
ジスタN1はオフのままである。したがって、電源供給
線VddからpMISトランジスタP1を通って負荷容量
Cへ電流が流れ、pMISトランジスタP1からnMI
SトランジスタN1への貫通電流は流れない。
すると、ナンドゲート25は、nMISトランジスタN
3がオン、pMISトランジスタP2がオフとなり、電
位Vuが低レベルに遷移してpMISトランジスタP1
がオンになる。他方、ノアゲート26は、nMISトラ
ンジスタN5がオン、pMISトランジスタP5がオフ
となり、電位Vdは低レベルを維持し、nMISトラン
ジスタN1はオフのままである。したがって、電源供給
線VddからpMISトランジスタP1を通って負荷容量
Cへ電流が流れ、pMISトランジスタP1からnMI
SトランジスタN1への貫通電流は流れない。
【0022】電位Viが高レベルに遷移してnMISト
ランジスタN3がオンになることにより電位Vuが低レ
ベルに遷移するので、nMISトランジスタN3の(ゲ
ート幅)/(ゲート長)を大きくしてnMISトランジ
スタN3のしきい電圧を下げれば、電位Vuの立ち下が
り及び電位Voの立ち上がりをより高速にすることがで
きる。
ランジスタN3がオンになることにより電位Vuが低レ
ベルに遷移するので、nMISトランジスタN3の(ゲ
ート幅)/(ゲート長)を大きくしてnMISトランジ
スタN3のしきい電圧を下げれば、電位Vuの立ち下が
り及び電位Voの立ち上がりをより高速にすることがで
きる。
【0023】次に、電位Viaが低レベルに遷移し、CM
ISインバータ28の出力が高レベルに遷移する。次
に、電位Vibが低レベルに遷移し、これにより、ナンド
ゲート25は、nMISトランジスタN2がオフ、pM
ISトランジスタP3がオンとなって、電位Vuが高レ
ベルに遷移し、pMISトランジスタP1がオフにな
る。他方、ノアゲート26は、pMISトランジスタP
4がオン、nMISトランジスタN4がオフになるが、
pMISトランジスタP5がオフ、nMISトランジス
タN5がオンであるので、電位Vdは低レベルを維持
し、nMISトランジスタN1は依然オフのままであ
る。したがって、pMISトランジスタP1とnMIS
トランジスタN1とが同時にオンになることはなく、出
力回路20には貫通電流が流れない。
ISインバータ28の出力が高レベルに遷移する。次
に、電位Vibが低レベルに遷移し、これにより、ナンド
ゲート25は、nMISトランジスタN2がオフ、pM
ISトランジスタP3がオンとなって、電位Vuが高レ
ベルに遷移し、pMISトランジスタP1がオフにな
る。他方、ノアゲート26は、pMISトランジスタP
4がオン、nMISトランジスタN4がオフになるが、
pMISトランジスタP5がオフ、nMISトランジス
タN5がオンであるので、電位Vdは低レベルを維持
し、nMISトランジスタN1は依然オフのままであ
る。したがって、pMISトランジスタP1とnMIS
トランジスタN1とが同時にオンになることはなく、出
力回路20には貫通電流が流れない。
【0024】ナンドゲート25、ノアゲート26、遅延
回路27及びCMISインバータ28のトランジスタサ
イズは出力回路20のトランジスタサイズよりも小さい
ので、ナンドゲート25、ノアゲート26、遅延回路2
7及びCMISインバータ28の入力が中間電位の際に
これらに流れる貫通電流は無視できる。負荷容量Cに蓄
積された電荷がリークしても、CMISインバータ28
の出力が高レベルであるので、リーク電荷が補われて電
位Voが高レベルに維持される。
回路27及びCMISインバータ28のトランジスタサ
イズは出力回路20のトランジスタサイズよりも小さい
ので、ナンドゲート25、ノアゲート26、遅延回路2
7及びCMISインバータ28の入力が中間電位の際に
これらに流れる貫通電流は無視できる。負荷容量Cに蓄
積された電荷がリークしても、CMISインバータ28
の出力が高レベルであるので、リーク電荷が補われて電
位Voが高レベルに維持される。
【0025】次に、電位Viが低レベルに遷移すると、
ナンドゲート25は、nMISトランジスタN3がオ
フ、pMISトランジスタP2がオンとなるが、pMI
SトランジスタP3がオン、nMISトランジスタN2
がオフであるので、電位Vuは高レベルを維持し、pM
ISトランジスタP1はオフのままである。他方、ノア
ゲート26は、nMISトランジスタN5がオフ、pM
ISトランジスタP5がオンとなり、電位Vdは高レベ
ルに遷移し、nMISトランジスタN1はオンになる。
したがって、負荷容量CからnMISトランジスタN1
を通って電源供給線Vssへ電流が流れ、pMISトラン
ジスタP1からnMISトランジスタN1への貫通電流
は流れない。
ナンドゲート25は、nMISトランジスタN3がオ
フ、pMISトランジスタP2がオンとなるが、pMI
SトランジスタP3がオン、nMISトランジスタN2
がオフであるので、電位Vuは高レベルを維持し、pM
ISトランジスタP1はオフのままである。他方、ノア
ゲート26は、nMISトランジスタN5がオフ、pM
ISトランジスタP5がオンとなり、電位Vdは高レベ
ルに遷移し、nMISトランジスタN1はオンになる。
したがって、負荷容量CからnMISトランジスタN1
を通って電源供給線Vssへ電流が流れ、pMISトラン
ジスタP1からnMISトランジスタN1への貫通電流
は流れない。
【0026】電位Viが低レベルに遷移してpMISト
ランジスタP5がオンとなることにより電位Vdが高レ
ベルに遷移するので、pMISトランジスタP5の(ゲ
ート幅)/(ゲート長)を大きくしてpMISトランジ
スタP5のしきい電圧を上げれば、電位Vdの立ち上が
り及び電位Voの立ち下がりをより高速にすることがで
きる。
ランジスタP5がオンとなることにより電位Vdが高レ
ベルに遷移するので、pMISトランジスタP5の(ゲ
ート幅)/(ゲート長)を大きくしてpMISトランジ
スタP5のしきい電圧を上げれば、電位Vdの立ち上が
り及び電位Voの立ち下がりをより高速にすることがで
きる。
【0027】次に、電位Viaが高レベルに遷移し、CM
ISインバータ28の出力が低レベルに遷移する。次
に、電位Vibが高レベルに遷移し、これにより、ナンド
ゲート25は、nMISトランジスタN2がオン、pM
ISトランジスタP3がオフになるが、pMISトラン
ジスタP2がオン、nMISトランジスタN3がオフで
あるので、電位Vuは高レベルを維持し、pMISトラ
ンジスタP1は依然オフのままである。他方、ノアゲー
ト26は、pMISトランジスタP4がオフ、nMIS
トランジスタN4がオンとなり、電位Vdは低レベルに
遷移し、nMISトランジスタN1はオフになる。した
がって、pMISトランジスタP1とnMISトランジ
スタN1とが同時にオンになることはなく、出力回路2
0には貫通電流が流れない。
ISインバータ28の出力が低レベルに遷移する。次
に、電位Vibが高レベルに遷移し、これにより、ナンド
ゲート25は、nMISトランジスタN2がオン、pM
ISトランジスタP3がオフになるが、pMISトラン
ジスタP2がオン、nMISトランジスタN3がオフで
あるので、電位Vuは高レベルを維持し、pMISトラ
ンジスタP1は依然オフのままである。他方、ノアゲー
ト26は、pMISトランジスタP4がオフ、nMIS
トランジスタN4がオンとなり、電位Vdは低レベルに
遷移し、nMISトランジスタN1はオフになる。した
がって、pMISトランジスタP1とnMISトランジ
スタN1とが同時にオンになることはなく、出力回路2
0には貫通電流が流れない。
【0028】負荷容量Cに、周囲からのリーク電荷が流
れ込んでも、CMISインバータ28の出力が低レベル
であるので、この電荷が排除されて電位Voが低レベル
に維持される。なお、本発明には外にも種々の変形例が
含まれる。例えば、図3のバッファ回路の入力端にCM
ISインバータを1個接続すれば、図2のバッファ回路
の構成例となる。また、図3において、ナンドゲート2
5及びノアゲート26の替わりにそれぞれアンドゲート
及びオアゲートを用い、CMISインバータ28の入力
端をCMISインバータ271の出力端に接続する替わ
りにバッファ回路の入力端に接続すれば、図2のバッフ
ァ回路の他の構成例となる。
れ込んでも、CMISインバータ28の出力が低レベル
であるので、この電荷が排除されて電位Voが低レベル
に維持される。なお、本発明には外にも種々の変形例が
含まれる。例えば、図3のバッファ回路の入力端にCM
ISインバータを1個接続すれば、図2のバッファ回路
の構成例となる。また、図3において、ナンドゲート2
5及びノアゲート26の替わりにそれぞれアンドゲート
及びオアゲートを用い、CMISインバータ28の入力
端をCMISインバータ271の出力端に接続する替わ
りにバッファ回路の入力端に接続すれば、図2のバッフ
ァ回路の他の構成例となる。
【図1】本発明の一態様のバッファ回路及びその動作を
示す図である。
示す図である。
【図2】本発明の他の態様のバッファ回路及びその動作
を示す図である。
を示す図である。
【図3】図1(A)のバッファ回路の構成例を示す図で
ある。
ある。
【図4】図3の回路の動作を示すタイミングチャートで
ある。
ある。
【図5】従来のバッファ回路を示す図である。
10、11、24、271〜275、28 CMISイ
ンバータ 20 出力回路 21 立ち上がりエッジ検出回路 22 立ち下がりエッジ検出回路 23 非反転ゲート 25 ナンドゲート 26 ノアゲート 27 遅延回路 P1〜P5 pMISトランジスタ N1〜N5 nMISトランジスタ C 負荷容量
ンバータ 20 出力回路 21 立ち上がりエッジ検出回路 22 立ち下がりエッジ検出回路 23 非反転ゲート 25 ナンドゲート 26 ノアゲート 27 遅延回路 P1〜P5 pMISトランジスタ N1〜N5 nMISトランジスタ C 負荷容量
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/0948
Claims (7)
- 【請求項1】 入力信号の立ち上がりと立ち下がりの一
方のエッジを検出して第1パルスを生成する第1エッジ
検出回路と、 該入力信号の立ち上がりと立ち下がりの他方のエッジを
検出をして第2パルスを生成する第2エッジ検出回路
と、 第1a端が第1電源供給線に接続されゲートに該第1パ
ルスが供給されて該第1a端と第2a端との間がオンにさ
れる第1FETと、該第1電源供給線より電位が低い第
2電源供給線に第1b端が接続され第2b端が該第2a端
に接続されゲートに該第2パルスが供給されて該第1b
端と該第2b端との間がオンにされる第2FETとを含
む出力回路と、 該入力信号に応じて該第2a端の電位を維持するための
補助ゲートとを有し、該第1エッジ検出回路、該第2エ
ッジ検出回路及び該補助ゲートが該第1FET及び該第
2FETより小さいサイズのFETで構成されているこ
とを特徴とするバッファ回路。 - 【請求項2】 前記第1FETはpMISトランジスタ
であり、前記第2FETはnMISトランジスタであ
り、前記第1エッジ検出回路、前記第2エッジ検出回路
及び前記補助ゲートがCMIS回路で構成されているこ
とを特徴とする請求項1記載のバッファ回路。 - 【請求項3】 前記第1エッジ検出回路は、前記入力信
号の立ち上がりエッジを検出し前記第1パルスとして負
パルスを生成する立ち上がりエッジ検出回路であり、 前記第2エッジ検出回路は、該入力信号の立ち下がりエ
ッジを検出し前記第2パルスとして正パルスを生成する
立ち下がりエッジ検出回路であり、 前記補助ゲートは非反転ゲートであることを特徴とする
請求項2記載のバッファ回路。 - 【請求項4】 前記第1エッジ検出回路は、前記入力信
号の立ち下がりエッジを検出し前記第1パルスとして負
パルスを生成する立ち下がりエッジ検出回路であり、 前記第2エッジ検出回路は、該入力信号の立ち上がりエ
ッジを検出し前記第2パルスとして正パルスを生成する
立ち上がりエッジ検出回路であり、 前記補助ゲートは反転ゲートであることを特徴とする請
求項2記載のバッファ回路。 - 【請求項5】 前記第1エッジ検出回路は、前記入力信
号を遅延させて論理レベルを反転させる遅延回路と、該
入力信号と該遅延回路の出力との論理積を反転した信号
を前記第1パルスとして出力するナンドゲートとを有
し、 前記第2エッジ検出回路は、該遅延回路と、該入力信号
と該遅延回路の出力との論理和を反転した信号を前記第
2パルスとして出力するノアゲートとを有することを特
徴とする請求項3記載のバッファ回路。 - 【請求項6】 前記第1エッジ検出回路及び前記第2エ
ッジ検出回路の一方は、前記第1電源供給線の電位と記
第2電源供給線の電位との平均電位より低いしきい電位
で前記入力信号の立ち上がりエッジを検出し、該第1エ
ッジ検出回路及び該第2エッジ検出回路の他方は、該平
均電位より高いしきい電位で前記入力信号の立ち下がり
エッジを検出することを特徴とする請求項1記載のバッ
ファ回路。 - 【請求項7】 請求項1乃至6のいずれか1つに記載の
バッファ回路を有することを特徴とする半導体集積回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128653A JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128653A JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321768A true JPH08321768A (ja) | 1996-12-03 |
Family
ID=14990135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7128653A Withdrawn JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321768A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Tft−lcdの駆動のためのハイスルーレート増幅回路 |
US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
-
1995
- 1995-05-26 JP JP7128653A patent/JPH08321768A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
US7764085B2 (en) | 2002-07-19 | 2010-07-27 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Tft−lcdの駆動のためのハイスルーレート増幅回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |