JPH08321768A - バッファ回路及びこれを用いた半導体集積回路 - Google Patents
バッファ回路及びこれを用いた半導体集積回路Info
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- JPH08321768A JPH08321768A JP7128653A JP12865395A JPH08321768A JP H08321768 A JPH08321768 A JP H08321768A JP 7128653 A JP7128653 A JP 7128653A JP 12865395 A JP12865395 A JP 12865395A JP H08321768 A JPH08321768 A JP H08321768A
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Abstract
(57)【要約】
【目的】動作をより高速化する。
【構成】出力回路２０は、ｐＭＩＳトランジスタＰ１と
ｎＭＩＳトランジスタＮ１とが直列接続されており、ｐ
ＭＩＳトランジスタＰ１のゲートに、立ち上がりエッジ
検出回路２１からの負パルスが供給されて、ｐＭＩＳト
ランジスタＰ１がオンし、電源供給線ＶddからｐＭＩＳ
トランジスタＰ１を通って負荷Ｃへ電流が流れる。ま
た、ｎＭＩＳトランジスタＮ１のゲートに、立ち下がり
エッジ検出回路２２からの正パルスが供給されて、ｎＭ
ＩＳトランジスタＮ１がオンし、負荷ＣからｎＭＩＳト
ランジスタＮ１を通って電源供給線Ｖssへ電流が流れ
る。ｐＭＩＳトランジスタＰ１とｎＭＩＳトランジスタ
Ｎ１とは、一方がオンのとき他方がオフになっており、
出力回路２０に貫通電流が流れないので、動作が高速と
なる。トランジスタＰ１及びＮ１がオフのとき、非反転
ゲート２３の出力で出力電位が一定に維持される。
ｎＭＩＳトランジスタＮ１とが直列接続されており、ｐ
ＭＩＳトランジスタＰ１のゲートに、立ち上がりエッジ
検出回路２１からの負パルスが供給されて、ｐＭＩＳト
ランジスタＰ１がオンし、電源供給線ＶddからｐＭＩＳ
トランジスタＰ１を通って負荷Ｃへ電流が流れる。ま
た、ｎＭＩＳトランジスタＮ１のゲートに、立ち下がり
エッジ検出回路２２からの正パルスが供給されて、ｎＭ
ＩＳトランジスタＮ１がオンし、負荷ＣからｎＭＩＳト
ランジスタＮ１を通って電源供給線Ｖssへ電流が流れ
る。ｐＭＩＳトランジスタＰ１とｎＭＩＳトランジスタ
Ｎ１とは、一方がオンのとき他方がオフになっており、
出力回路２０に貫通電流が流れないので、動作が高速と
なる。トランジスタＰ１及びＮ１がオフのとき、非反転
ゲート２３の出力で出力電位が一定に維持される。
Description
【０００１】
【産業上の利用分野】本発明は、負荷駆動能力を増幅す
るためのバッファ回路及びこれを用いた半導体集積回路
に関する。
るためのバッファ回路及びこれを用いた半導体集積回路
に関する。
【０００２】
【従来の技術】ＣＭＩＳ（ＣＭＯＳを含む。）集積回路
は、低消費電力という利点を有するが、ＭＰＵの動作の
高速化に伴って、動作の高速化が要求されてきている。
図５に示すバッファ回路は、半導体集積回路内において
負荷駆動能力を増幅するためのものであり、ＣＭＩＳイ
ンバータ１０の前段に、ＣＭＩＳインバータ１０よりも
サイズの小さいＣＭＩＳインバータ１１が縦続接続され
ている。ＣＭＩＳインバータ１０の出力端は、例えば不
図示の多数のＦＥＴのゲートに接続されており、その全
負荷容量をＣで表している。
は、低消費電力という利点を有するが、ＭＰＵの動作の
高速化に伴って、動作の高速化が要求されてきている。
図５に示すバッファ回路は、半導体集積回路内において
負荷駆動能力を増幅するためのものであり、ＣＭＩＳイ
ンバータ１０の前段に、ＣＭＩＳインバータ１０よりも
サイズの小さいＣＭＩＳインバータ１１が縦続接続され
ている。ＣＭＩＳインバータ１０の出力端は、例えば不
図示の多数のＦＥＴのゲートに接続されており、その全
負荷容量をＣで表している。
【０００３】ＣＭＩＳインバータ１１の出力が高レベル
から低レベルに遷移すると、ｐＭＩＳトランジスタＰ１
がオン、ｎＭＩＳトランジスタＮ１がオフとなり、電源
供給線ＶddからｐＭＩＳトランジスタＰ１を通って負荷
容量Ｃへ電流が流れる。ＣＭＩＳインバータ１１の出力
が低レベルから高レベルに遷移すると、ｐＭＩＳトラン
ジスタＰ１がオフ、ｎＭＩＳトランジスタＮ１がオンと
なり、負荷容量ＣからｎＭＩＳトランジスタＮ１を通り
電源供給線（グランド線）Ｖssへ電流が流れる。
から低レベルに遷移すると、ｐＭＩＳトランジスタＰ１
がオン、ｎＭＩＳトランジスタＮ１がオフとなり、電源
供給線ＶddからｐＭＩＳトランジスタＰ１を通って負荷
容量Ｃへ電流が流れる。ＣＭＩＳインバータ１１の出力
が低レベルから高レベルに遷移すると、ｐＭＩＳトラン
ジスタＰ１がオフ、ｎＭＩＳトランジスタＮ１がオンと
なり、負荷容量ＣからｎＭＩＳトランジスタＮ１を通り
電源供給線（グランド線）Ｖssへ電流が流れる。
【０００４】
【発明が解決しようとする課題】ＣＭＩＳインバータ１
１の出力が高レベルと低レベルとの間で遷移する際の中
間電位の状態では、電源供給線ＶddからｐＭＩＳトラン
ジスタＰ１及びｎＭＩＳトランジスタＮ１を通って電源
供給線Ｖssへ貫通電流が流れ、ＣＭＩＳインバータ１０
の動作が遅くなる原因となっている。
１の出力が高レベルと低レベルとの間で遷移する際の中
間電位の状態では、電源供給線ＶddからｐＭＩＳトラン
ジスタＰ１及びｎＭＩＳトランジスタＮ１を通って電源
供給線Ｖssへ貫通電流が流れ、ＣＭＩＳインバータ１０
の動作が遅くなる原因となっている。
【０００５】本発明の目的は、このような問題点に鑑
み、動作をより高速化することが可能なバッファ回路及
びこれを用いた半導体集積回路を提供することにある。
み、動作をより高速化することが可能なバッファ回路及
びこれを用いた半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】第１発
明のバッファ回路では、入力信号の立ち上がりと立ち下
がりの一方のエッジを検出して第１パルスを生成する第
１エッジ検出回路と、該入力信号の立ち上がりと立ち下
がりの他方のエッジを検出をして第２パルスを生成する
第２エッジ検出回路と、第１a端が第１電源供給線に接
続されゲートに該第１パルスが供給されて該第１a端と
第２a端との間がオンにされる第１ＦＥＴと該第１電源
供給線より電位が低い第２電源供給線に第１b端が接続
され第２b端が該第２a端に接続されゲートに該第２パル
スが供給されて該第１b端と該第２b端との間がオンにさ
れる第２ＦＥＴとを含む出力回路と、該入力信号に応じ
て該第２a端の電位を維持するための補助ゲートとを有
し、該第１エッジ検出回路、該第２エッジ検出回路及び
該補助ゲートが該第１ＦＥＴ及び該第２ＦＥＴより小さ
いサイズのＦＥＴで構成されている。
明のバッファ回路では、入力信号の立ち上がりと立ち下
がりの一方のエッジを検出して第１パルスを生成する第
１エッジ検出回路と、該入力信号の立ち上がりと立ち下
がりの他方のエッジを検出をして第２パルスを生成する
第２エッジ検出回路と、第１a端が第１電源供給線に接
続されゲートに該第１パルスが供給されて該第１a端と
第２a端との間がオンにされる第１ＦＥＴと該第１電源
供給線より電位が低い第２電源供給線に第１b端が接続
され第２b端が該第２a端に接続されゲートに該第２パル
スが供給されて該第１b端と該第２b端との間がオンにさ
れる第２ＦＥＴとを含む出力回路と、該入力信号に応じ
て該第２a端の電位を維持するための補助ゲートとを有
し、該第１エッジ検出回路、該第２エッジ検出回路及び
該補助ゲートが該第１ＦＥＴ及び該第２ＦＥＴより小さ
いサイズのＦＥＴで構成されている。
【０００７】この第１発明では、入力信号が高レベルと
低レベルの一方から他方へ遷移すると、第１エッジ検出
回路からの第１パルスで出力回路の第１ＦＥＴがオンに
され、これにより、第１電源供給線から第１ＦＥＴを通
って負荷へ電流が流れる。この際、出力回路の第２ＦＥ
Ｔがオフであるので、第１ＦＥＴから第２ＦＥＴへの貫
通電流が流れず、出力回路の出力の立ち上がりが高速と
なる。負荷に蓄積された電荷がリークしても、補助ゲー
トの出力でリーク電荷が補われて出力電位が高レベルに
維持される。
低レベルの一方から他方へ遷移すると、第１エッジ検出
回路からの第１パルスで出力回路の第１ＦＥＴがオンに
され、これにより、第１電源供給線から第１ＦＥＴを通
って負荷へ電流が流れる。この際、出力回路の第２ＦＥ
Ｔがオフであるので、第１ＦＥＴから第２ＦＥＴへの貫
通電流が流れず、出力回路の出力の立ち上がりが高速と
なる。負荷に蓄積された電荷がリークしても、補助ゲー
トの出力でリーク電荷が補われて出力電位が高レベルに
維持される。
【０００８】また、入力信号が高レベルと低レベルの該
他方から該一方へ遷移すると、第２エッジ検出回路から
の第２パルスで出力回路の第２ＦＥＴがオンにされ、こ
れにより、負荷から第２ＦＥＴを通って第２電源供給線
へ電流が流れる。この際、出力回路の第１ＦＥＴがオフ
であるので、第１ＦＥＴから第２ＦＥＴへの貫通電流が
流れず、出力回路の出力の立ち下がりが高速となる。負
荷の周囲からのリーク電荷が負荷へ流れ込んでも、補助
ゲートの出力でこの電荷が排除されて出力電位が低レベ
ルに維持される。
他方から該一方へ遷移すると、第２エッジ検出回路から
の第２パルスで出力回路の第２ＦＥＴがオンにされ、こ
れにより、負荷から第２ＦＥＴを通って第２電源供給線
へ電流が流れる。この際、出力回路の第１ＦＥＴがオフ
であるので、第１ＦＥＴから第２ＦＥＴへの貫通電流が
流れず、出力回路の出力の立ち下がりが高速となる。負
荷の周囲からのリーク電荷が負荷へ流れ込んでも、補助
ゲートの出力でこの電荷が排除されて出力電位が低レベ
ルに維持される。
【０００９】第１発明の第１態様では、上記第１ＦＥＴ
はｐＭＩＳトランジスタであり、上記第２ＦＥＴはｎＭ
ＩＳトランジスタであり、上記第１エッジ検出回路、上
記第２エッジ検出回路及び上記補助ゲートがＣＭＩＳ回
路で構成されている。この第１態様によれば、バッファ
回路がＣＭＩＳ回路であるので、消費電力を低減するこ
とができる。
はｐＭＩＳトランジスタであり、上記第２ＦＥＴはｎＭ
ＩＳトランジスタであり、上記第１エッジ検出回路、上
記第２エッジ検出回路及び上記補助ゲートがＣＭＩＳ回
路で構成されている。この第１態様によれば、バッファ
回路がＣＭＩＳ回路であるので、消費電力を低減するこ
とができる。
【００１０】第１発明の第２態様では、例えば図１に示
す如く、上記第１エッジ検出回路は、入力信号Ｖiの立
ち上がりエッジを検出し上記第１パルスとして負パルス
を生成する立ち上がりエッジ検出回路２１であり、上記
第２エッジ検出回路は、入力信号Ｖiの立ち下がりエッ
ジを検出し上記第２パルスとして正パルスを生成する立
ち下がりエッジ検出回路２２であり、上記補助ゲートは
非反転ゲート２３である。
す如く、上記第１エッジ検出回路は、入力信号Ｖiの立
ち上がりエッジを検出し上記第１パルスとして負パルス
を生成する立ち上がりエッジ検出回路２１であり、上記
第２エッジ検出回路は、入力信号Ｖiの立ち下がりエッ
ジを検出し上記第２パルスとして正パルスを生成する立
ち下がりエッジ検出回路２２であり、上記補助ゲートは
非反転ゲート２３である。
【００１１】第１発明の第３態様では、例えば図２に示
す如く、上記第１エッジ検出回路は、入力信号Ｖiの立
ち下がりエッジを検出し上記第１パルスとして負パルス
を生成する立ち下がりエッジ検出回路２２であり、上記
第２エッジ検出回路は、入力信号Ｖiの立ち上がりエッ
ジを検出し上記第２パルスとして正パルスを生成する立
ち上がりエッジ検出回路２１であり、上記補助ゲートは
反転ゲート２４である。
す如く、上記第１エッジ検出回路は、入力信号Ｖiの立
ち下がりエッジを検出し上記第１パルスとして負パルス
を生成する立ち下がりエッジ検出回路２２であり、上記
第２エッジ検出回路は、入力信号Ｖiの立ち上がりエッ
ジを検出し上記第２パルスとして正パルスを生成する立
ち上がりエッジ検出回路２１であり、上記補助ゲートは
反転ゲート２４である。
【００１２】第１発明の第４態様では、例えば図３に示
す如く、上記第１エッジ検出回路は、入力信号Ｖiを遅
延させて論理レベルを反転させる遅延回路２７と、入力
信号Ｖiと遅延回路２７の出力との論理積を反転した信
号を上記第１パルスとして出力するナンドゲート２５と
を有し、上記第２エッジ検出回路は、遅延回路２７と、
入力信号Ｖiと該遅延回路の出力との論理和を反転した
信号を上記第２パルスとして出力するノアゲート２６と
を有する。
す如く、上記第１エッジ検出回路は、入力信号Ｖiを遅
延させて論理レベルを反転させる遅延回路２７と、入力
信号Ｖiと遅延回路２７の出力との論理積を反転した信
号を上記第１パルスとして出力するナンドゲート２５と
を有し、上記第２エッジ検出回路は、遅延回路２７と、
入力信号Ｖiと該遅延回路の出力との論理和を反転した
信号を上記第２パルスとして出力するノアゲート２６と
を有する。
【００１３】第１発明の第５態様では、上記第１エッジ
検出回路及び上記第２エッジ検出回路の一方は、上記第
１電源供給線の電位と記第２電源供給線の電位との平均
電位より低いしきい電位で上記入力信号の立ち上がりエ
ッジを検出し、該第１エッジ検出回路及び該第２エッジ
検出回路の他方は、該平均電位より高いしきい電位で該
入力信号の立ち下がりエッジを検出する。
検出回路及び上記第２エッジ検出回路の一方は、上記第
１電源供給線の電位と記第２電源供給線の電位との平均
電位より低いしきい電位で上記入力信号の立ち上がりエ
ッジを検出し、該第１エッジ検出回路及び該第２エッジ
検出回路の他方は、該平均電位より高いしきい電位で該
入力信号の立ち下がりエッジを検出する。
【００１４】この第５態様では、出力回路の出力の立ち
下がり及び立ち上がりをさらに高速化することが可能と
なる。なお、通常のインバータ又はこれを複数段縦続接
続した従来のバッファ回路では、ＦＥＴのしきい電位を
調整しても、出力の立ち下がり又は立ち上がりの一方し
か高速化することができない。第２発明の半導体集積回
路では、上記いずれかのバッファ回路を有する。
下がり及び立ち上がりをさらに高速化することが可能と
なる。なお、通常のインバータ又はこれを複数段縦続接
続した従来のバッファ回路では、ＦＥＴのしきい電位を
調整しても、出力の立ち下がり又は立ち上がりの一方し
か高速化することができない。第２発明の半導体集積回
路では、上記いずれかのバッファ回路を有する。
【００１５】このバッファ回路は、半導体集積回路内に
おいて、駆動能力が要求される回路、例えば、多数のフ
リップフロップのクロック入力端にクロックを供給する
クロックバッファ回路や、外部回路を駆動する出力バッ
ファ回路等として用いられ、半導体集積回路の高速動作
が可能になる。
おいて、駆動能力が要求される回路、例えば、多数のフ
リップフロップのクロック入力端にクロックを供給する
クロックバッファ回路や、外部回路を駆動する出力バッ
ファ回路等として用いられ、半導体集積回路の高速動作
が可能になる。
【００１６】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図３は、図１（Ａ）のバッファ回路の構成例を
示す。ナンドゲート２５は、ｐＭＩＳトランジスタＰ２
とｐＭＩＳトランジスタＰ３とが並列接続され、ｎＭＩ
ＳトランジスタＮ２とｎＭＩＳトランジスタＮ３とが直
列接続され、ｐＭＩＳトランジスタＰ２とｎＭＩＳトラ
ンジスタＮ３のゲートが互いに接続されてナンドゲート
２５の一方の入力端となり、ｐＭＩＳトランジスタＰ３
とｎＭＩＳトランジスタＮ２のゲートが互いに接続され
てナンドゲート２５の他方の入力端となり、ｐＭＩＳト
ランジスタＰ２、Ｐ３及びｎＭＩＳトランジスタＮ２の
ドレインが互いに接続されてナンドゲート２５の出力端
となっている。
明する。図３は、図１（Ａ）のバッファ回路の構成例を
示す。ナンドゲート２５は、ｐＭＩＳトランジスタＰ２
とｐＭＩＳトランジスタＰ３とが並列接続され、ｎＭＩ
ＳトランジスタＮ２とｎＭＩＳトランジスタＮ３とが直
列接続され、ｐＭＩＳトランジスタＰ２とｎＭＩＳトラ
ンジスタＮ３のゲートが互いに接続されてナンドゲート
２５の一方の入力端となり、ｐＭＩＳトランジスタＰ３
とｎＭＩＳトランジスタＮ２のゲートが互いに接続され
てナンドゲート２５の他方の入力端となり、ｐＭＩＳト
ランジスタＰ２、Ｐ３及びｎＭＩＳトランジスタＮ２の
ドレインが互いに接続されてナンドゲート２５の出力端
となっている。
【００１７】ノアゲート２６は、ｐＭＩＳトランジスタ
Ｐ４とｐＭＩＳトランジスタＰ５とが直列接続され、ｎ
ＭＩＳトランジスタＮ４とｎＭＩＳトランジスタＮ５と
が並列接続され、ｐＭＩＳトランジスタＰ５とｎＭＩＳ
トランジスタＮ５のゲートが互いに接続されてノアゲー
ト２６の一方の入力端となり、ｐＭＩＳトランジスタＰ
４とｎＭＩＳトランジスタＮ４のゲートが互いに接続さ
れてノアゲート２６の他方の入力端となり、ｐＭＩＳト
ランジスタＰ５、ｎＭＩＳトランジスタＮ４及びＮ５の
ドレインが互いに接続されてノアゲート２６の出力端と
なっている。
Ｐ４とｐＭＩＳトランジスタＰ５とが直列接続され、ｎ
ＭＩＳトランジスタＮ４とｎＭＩＳトランジスタＮ５と
が並列接続され、ｐＭＩＳトランジスタＰ５とｎＭＩＳ
トランジスタＮ５のゲートが互いに接続されてノアゲー
ト２６の一方の入力端となり、ｐＭＩＳトランジスタＰ
４とｎＭＩＳトランジスタＮ４のゲートが互いに接続さ
れてノアゲート２６の他方の入力端となり、ｐＭＩＳト
ランジスタＰ５、ｎＭＩＳトランジスタＮ４及びＮ５の
ドレインが互いに接続されてノアゲート２６の出力端と
なっている。
【００１８】ナンドゲート２５及びノアゲート２６の一
方の入力端には信号Ｖiが供給され、ナンドゲート２５
及びノアゲート２６の他方の入力端には信号Ｖiを遅延
回路２７で遅延させた信号Ｖibが供給される。ナンドゲ
ート２５及びノアゲート２６の出力はそれぞれ信号Ｖu
及びＶdとして出力回路２０のｐＭＩＳトランジスタＰ
１のゲート及びｎＭＩＳトランジスタＮ１のゲートに供
給される。
方の入力端には信号Ｖiが供給され、ナンドゲート２５
及びノアゲート２６の他方の入力端には信号Ｖiを遅延
回路２７で遅延させた信号Ｖibが供給される。ナンドゲ
ート２５及びノアゲート２６の出力はそれぞれ信号Ｖu
及びＶdとして出力回路２０のｐＭＩＳトランジスタＰ
１のゲート及びｎＭＩＳトランジスタＮ１のゲートに供
給される。
【００１９】遅延回路２７は、ＣＭＩＳインバータ２７
１〜２７５が縦続接続され、ＣＭＩＳインバータ２７１
の出力端がＣＭＩＳインバータ２８を介して出力回路２
０の出力端に接続されている。ＣＭＩＳインバータ２７
１及び出力回路２０の出力をそれぞれ信号Ｖia及び信号
Ｖoとする。ナンドゲート２５と遅延回路２７とで図１
の立ち上がりエッジ検出回路２１が構成され、ノアゲー
ト２６と遅延回路２７とで図１の立ち下がりエッジ検出
回路２２が構成され、ＣＭＩＳインバータ２７１とＣＭ
ＩＳインバータ２８とで図１の非反転ゲート２３が構成
されている。ナンドゲート２５、ノアゲート２６、遅延
回路２７及びＣＭＩＳインバータ２８のトランジスタサ
イズは出力回路２０のトランジスタサイズよりも小さ
い。
１〜２７５が縦続接続され、ＣＭＩＳインバータ２７１
の出力端がＣＭＩＳインバータ２８を介して出力回路２
０の出力端に接続されている。ＣＭＩＳインバータ２７
１及び出力回路２０の出力をそれぞれ信号Ｖia及び信号
Ｖoとする。ナンドゲート２５と遅延回路２７とで図１
の立ち上がりエッジ検出回路２１が構成され、ノアゲー
ト２６と遅延回路２７とで図１の立ち下がりエッジ検出
回路２２が構成され、ＣＭＩＳインバータ２７１とＣＭ
ＩＳインバータ２８とで図１の非反転ゲート２３が構成
されている。ナンドゲート２５、ノアゲート２６、遅延
回路２７及びＣＭＩＳインバータ２８のトランジスタサ
イズは出力回路２０のトランジスタサイズよりも小さ
い。
【００２０】次に、上記の如く構成されたバッファ回路
の動作を説明する。図３は、この回路の動作を示すタイ
ミングチャートである。最初、電位Ｖi及びＶoが低レベ
ル、電位Ｖia及びＶibが高レベルで、定常状態になって
いるとする。このとき、ナンドゲート２５は、ｐＭＩＳ
トランジスタＰ２及びｎＭＩＳトランジスタＮ２がオ
ン、ｐＭＩＳトランジスタＰ３及びｎＭＩＳトランジス
タＮ３がオフとなっており、電位Ｖuが高レベルでｐＭ
ＩＳトランジスタＰ１がオフになっている。ノアゲート
２６は、ｐＭＩＳトランジスタＰ５及びｎＭＩＳトラン
ジスタＮ４がオン、ｐＭＩＳトランジスタＰ４及びｎＭ
ＩＳトランジスタＮ５がオフとなっており、電位Ｖdが
低レベルでｎＭＩＳトランジスタＮ１がオフになってい
る。
の動作を説明する。図３は、この回路の動作を示すタイ
ミングチャートである。最初、電位Ｖi及びＶoが低レベ
ル、電位Ｖia及びＶibが高レベルで、定常状態になって
いるとする。このとき、ナンドゲート２５は、ｐＭＩＳ
トランジスタＰ２及びｎＭＩＳトランジスタＮ２がオ
ン、ｐＭＩＳトランジスタＰ３及びｎＭＩＳトランジス
タＮ３がオフとなっており、電位Ｖuが高レベルでｐＭ
ＩＳトランジスタＰ１がオフになっている。ノアゲート
２６は、ｐＭＩＳトランジスタＰ５及びｎＭＩＳトラン
ジスタＮ４がオン、ｐＭＩＳトランジスタＰ４及びｎＭ
ＩＳトランジスタＮ５がオフとなっており、電位Ｖdが
低レベルでｎＭＩＳトランジスタＮ１がオフになってい
る。
【００２１】この状態から、電位Ｖiが高レベルに遷移
すると、ナンドゲート２５は、ｎＭＩＳトランジスタＮ
３がオン、ｐＭＩＳトランジスタＰ２がオフとなり、電
位Ｖuが低レベルに遷移してｐＭＩＳトランジスタＰ１
がオンになる。他方、ノアゲート２６は、ｎＭＩＳトラ
ンジスタＮ５がオン、ｐＭＩＳトランジスタＰ５がオフ
となり、電位Ｖdは低レベルを維持し、ｎＭＩＳトラン
ジスタＮ１はオフのままである。したがって、電源供給
線ＶddからｐＭＩＳトランジスタＰ１を通って負荷容量
Ｃへ電流が流れ、ｐＭＩＳトランジスタＰ１からｎＭＩ
ＳトランジスタＮ１への貫通電流は流れない。
すると、ナンドゲート２５は、ｎＭＩＳトランジスタＮ
３がオン、ｐＭＩＳトランジスタＰ２がオフとなり、電
位Ｖuが低レベルに遷移してｐＭＩＳトランジスタＰ１
がオンになる。他方、ノアゲート２６は、ｎＭＩＳトラ
ンジスタＮ５がオン、ｐＭＩＳトランジスタＰ５がオフ
となり、電位Ｖdは低レベルを維持し、ｎＭＩＳトラン
ジスタＮ１はオフのままである。したがって、電源供給
線ＶddからｐＭＩＳトランジスタＰ１を通って負荷容量
Ｃへ電流が流れ、ｐＭＩＳトランジスタＰ１からｎＭＩ
ＳトランジスタＮ１への貫通電流は流れない。
【００２２】電位Ｖiが高レベルに遷移してｎＭＩＳト
ランジスタＮ３がオンになることにより電位Ｖuが低レ
ベルに遷移するので、ｎＭＩＳトランジスタＮ３の（ゲ
ート幅）／（ゲート長）を大きくしてｎＭＩＳトランジ
スタＮ３のしきい電圧を下げれば、電位Ｖuの立ち下が
り及び電位Ｖoの立ち上がりをより高速にすることがで
きる。
ランジスタＮ３がオンになることにより電位Ｖuが低レ
ベルに遷移するので、ｎＭＩＳトランジスタＮ３の（ゲ
ート幅）／（ゲート長）を大きくしてｎＭＩＳトランジ
スタＮ３のしきい電圧を下げれば、電位Ｖuの立ち下が
り及び電位Ｖoの立ち上がりをより高速にすることがで
きる。
【００２３】次に、電位Ｖiaが低レベルに遷移し、ＣＭ
ＩＳインバータ２８の出力が高レベルに遷移する。次
に、電位Ｖibが低レベルに遷移し、これにより、ナンド
ゲート２５は、ｎＭＩＳトランジスタＮ２がオフ、ｐＭ
ＩＳトランジスタＰ３がオンとなって、電位Ｖuが高レ
ベルに遷移し、ｐＭＩＳトランジスタＰ１がオフにな
る。他方、ノアゲート２６は、ｐＭＩＳトランジスタＰ
４がオン、ｎＭＩＳトランジスタＮ４がオフになるが、
ｐＭＩＳトランジスタＰ５がオフ、ｎＭＩＳトランジス
タＮ５がオンであるので、電位Ｖdは低レベルを維持
し、ｎＭＩＳトランジスタＮ１は依然オフのままであ
る。したがって、ｐＭＩＳトランジスタＰ１とｎＭＩＳ
トランジスタＮ１とが同時にオンになることはなく、出
力回路２０には貫通電流が流れない。
ＩＳインバータ２８の出力が高レベルに遷移する。次
に、電位Ｖibが低レベルに遷移し、これにより、ナンド
ゲート２５は、ｎＭＩＳトランジスタＮ２がオフ、ｐＭ
ＩＳトランジスタＰ３がオンとなって、電位Ｖuが高レ
ベルに遷移し、ｐＭＩＳトランジスタＰ１がオフにな
る。他方、ノアゲート２６は、ｐＭＩＳトランジスタＰ
４がオン、ｎＭＩＳトランジスタＮ４がオフになるが、
ｐＭＩＳトランジスタＰ５がオフ、ｎＭＩＳトランジス
タＮ５がオンであるので、電位Ｖdは低レベルを維持
し、ｎＭＩＳトランジスタＮ１は依然オフのままであ
る。したがって、ｐＭＩＳトランジスタＰ１とｎＭＩＳ
トランジスタＮ１とが同時にオンになることはなく、出
力回路２０には貫通電流が流れない。
【００２４】ナンドゲート２５、ノアゲート２６、遅延
回路２７及びＣＭＩＳインバータ２８のトランジスタサ
イズは出力回路２０のトランジスタサイズよりも小さい
ので、ナンドゲート２５、ノアゲート２６、遅延回路２
７及びＣＭＩＳインバータ２８の入力が中間電位の際に
これらに流れる貫通電流は無視できる。負荷容量Ｃに蓄
積された電荷がリークしても、ＣＭＩＳインバータ２８
の出力が高レベルであるので、リーク電荷が補われて電
位Ｖoが高レベルに維持される。
回路２７及びＣＭＩＳインバータ２８のトランジスタサ
イズは出力回路２０のトランジスタサイズよりも小さい
ので、ナンドゲート２５、ノアゲート２６、遅延回路２
７及びＣＭＩＳインバータ２８の入力が中間電位の際に
これらに流れる貫通電流は無視できる。負荷容量Ｃに蓄
積された電荷がリークしても、ＣＭＩＳインバータ２８
の出力が高レベルであるので、リーク電荷が補われて電
位Ｖoが高レベルに維持される。
【００２５】次に、電位Ｖiが低レベルに遷移すると、
ナンドゲート２５は、ｎＭＩＳトランジスタＮ３がオ
フ、ｐＭＩＳトランジスタＰ２がオンとなるが、ｐＭＩ
ＳトランジスタＰ３がオン、ｎＭＩＳトランジスタＮ２
がオフであるので、電位Ｖuは高レベルを維持し、ｐＭ
ＩＳトランジスタＰ１はオフのままである。他方、ノア
ゲート２６は、ｎＭＩＳトランジスタＮ５がオフ、ｐＭ
ＩＳトランジスタＰ５がオンとなり、電位Ｖdは高レベ
ルに遷移し、ｎＭＩＳトランジスタＮ１はオンになる。
したがって、負荷容量ＣからｎＭＩＳトランジスタＮ１
を通って電源供給線Ｖssへ電流が流れ、ｐＭＩＳトラン
ジスタＰ１からｎＭＩＳトランジスタＮ１への貫通電流
は流れない。
ナンドゲート２５は、ｎＭＩＳトランジスタＮ３がオ
フ、ｐＭＩＳトランジスタＰ２がオンとなるが、ｐＭＩ
ＳトランジスタＰ３がオン、ｎＭＩＳトランジスタＮ２
がオフであるので、電位Ｖuは高レベルを維持し、ｐＭ
ＩＳトランジスタＰ１はオフのままである。他方、ノア
ゲート２６は、ｎＭＩＳトランジスタＮ５がオフ、ｐＭ
ＩＳトランジスタＰ５がオンとなり、電位Ｖdは高レベ
ルに遷移し、ｎＭＩＳトランジスタＮ１はオンになる。
したがって、負荷容量ＣからｎＭＩＳトランジスタＮ１
を通って電源供給線Ｖssへ電流が流れ、ｐＭＩＳトラン
ジスタＰ１からｎＭＩＳトランジスタＮ１への貫通電流
は流れない。
【００２６】電位Ｖiが低レベルに遷移してｐＭＩＳト
ランジスタＰ５がオンとなることにより電位Ｖdが高レ
ベルに遷移するので、ｐＭＩＳトランジスタＰ５の（ゲ
ート幅）／（ゲート長）を大きくしてｐＭＩＳトランジ
スタＰ５のしきい電圧を上げれば、電位Ｖdの立ち上が
り及び電位Ｖoの立ち下がりをより高速にすることがで
きる。
ランジスタＰ５がオンとなることにより電位Ｖdが高レ
ベルに遷移するので、ｐＭＩＳトランジスタＰ５の（ゲ
ート幅）／（ゲート長）を大きくしてｐＭＩＳトランジ
スタＰ５のしきい電圧を上げれば、電位Ｖdの立ち上が
り及び電位Ｖoの立ち下がりをより高速にすることがで
きる。
【００２７】次に、電位Ｖiaが高レベルに遷移し、ＣＭ
ＩＳインバータ２８の出力が低レベルに遷移する。次
に、電位Ｖibが高レベルに遷移し、これにより、ナンド
ゲート２５は、ｎＭＩＳトランジスタＮ２がオン、ｐＭ
ＩＳトランジスタＰ３がオフになるが、ｐＭＩＳトラン
ジスタＰ２がオン、ｎＭＩＳトランジスタＮ３がオフで
あるので、電位Ｖuは高レベルを維持し、ｐＭＩＳトラ
ンジスタＰ１は依然オフのままである。他方、ノアゲー
ト２６は、ｐＭＩＳトランジスタＰ４がオフ、ｎＭＩＳ
トランジスタＮ４がオンとなり、電位Ｖdは低レベルに
遷移し、ｎＭＩＳトランジスタＮ１はオフになる。した
がって、ｐＭＩＳトランジスタＰ１とｎＭＩＳトランジ
スタＮ１とが同時にオンになることはなく、出力回路２
０には貫通電流が流れない。
ＩＳインバータ２８の出力が低レベルに遷移する。次
に、電位Ｖibが高レベルに遷移し、これにより、ナンド
ゲート２５は、ｎＭＩＳトランジスタＮ２がオン、ｐＭ
ＩＳトランジスタＰ３がオフになるが、ｐＭＩＳトラン
ジスタＰ２がオン、ｎＭＩＳトランジスタＮ３がオフで
あるので、電位Ｖuは高レベルを維持し、ｐＭＩＳトラ
ンジスタＰ１は依然オフのままである。他方、ノアゲー
ト２６は、ｐＭＩＳトランジスタＰ４がオフ、ｎＭＩＳ
トランジスタＮ４がオンとなり、電位Ｖdは低レベルに
遷移し、ｎＭＩＳトランジスタＮ１はオフになる。した
がって、ｐＭＩＳトランジスタＰ１とｎＭＩＳトランジ
スタＮ１とが同時にオンになることはなく、出力回路２
０には貫通電流が流れない。
【００２８】負荷容量Ｃに、周囲からのリーク電荷が流
れ込んでも、ＣＭＩＳインバータ２８の出力が低レベル
であるので、この電荷が排除されて電位Ｖoが低レベル
に維持される。なお、本発明には外にも種々の変形例が
含まれる。例えば、図３のバッファ回路の入力端にＣＭ
ＩＳインバータを１個接続すれば、図２のバッファ回路
の構成例となる。また、図３において、ナンドゲート２
５及びノアゲート２６の替わりにそれぞれアンドゲート
及びオアゲートを用い、ＣＭＩＳインバータ２８の入力
端をＣＭＩＳインバータ２７１の出力端に接続する替わ
りにバッファ回路の入力端に接続すれば、図２のバッフ
ァ回路の他の構成例となる。
れ込んでも、ＣＭＩＳインバータ２８の出力が低レベル
であるので、この電荷が排除されて電位Ｖoが低レベル
に維持される。なお、本発明には外にも種々の変形例が
含まれる。例えば、図３のバッファ回路の入力端にＣＭ
ＩＳインバータを１個接続すれば、図２のバッファ回路
の構成例となる。また、図３において、ナンドゲート２
５及びノアゲート２６の替わりにそれぞれアンドゲート
及びオアゲートを用い、ＣＭＩＳインバータ２８の入力
端をＣＭＩＳインバータ２７１の出力端に接続する替わ
りにバッファ回路の入力端に接続すれば、図２のバッフ
ァ回路の他の構成例となる。
【図１】本発明の一態様のバッファ回路及びその動作を
示す図である。
示す図である。
【図２】本発明の他の態様のバッファ回路及びその動作
を示す図である。
を示す図である。
【図３】図１（Ａ）のバッファ回路の構成例を示す図で
ある。
ある。
【図４】図３の回路の動作を示すタイミングチャートで
ある。
ある。
【図５】従来のバッファ回路を示す図である。
１０、１１、２４、２７１〜２７５、２８ ＣＭＩＳイ
ンバータ ２０ 出力回路 ２１ 立ち上がりエッジ検出回路 ２２ 立ち下がりエッジ検出回路 ２３ 非反転ゲート ２５ ナンドゲート ２６ ノアゲート ２７ 遅延回路 Ｐ１〜Ｐ５ ｐＭＩＳトランジスタ Ｎ１〜Ｎ５ ｎＭＩＳトランジスタ Ｃ 負荷容量
ンバータ ２０ 出力回路 ２１ 立ち上がりエッジ検出回路 ２２ 立ち下がりエッジ検出回路 ２３ 非反転ゲート ２５ ナンドゲート ２６ ノアゲート ２７ 遅延回路 Ｐ１〜Ｐ５ ｐＭＩＳトランジスタ Ｎ１〜Ｎ５ ｎＭＩＳトランジスタ Ｃ 負荷容量
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948
Claims (7)
- 【請求項１】 入力信号の立ち上がりと立ち下がりの一
方のエッジを検出して第１パルスを生成する第１エッジ
検出回路と、 該入力信号の立ち上がりと立ち下がりの他方のエッジを
検出をして第２パルスを生成する第２エッジ検出回路
と、 第１a端が第１電源供給線に接続されゲートに該第１パ
ルスが供給されて該第１a端と第２a端との間がオンにさ
れる第１ＦＥＴと、該第１電源供給線より電位が低い第
２電源供給線に第１b端が接続され第２b端が該第２a端
に接続されゲートに該第２パルスが供給されて該第１b
端と該第２b端との間がオンにされる第２ＦＥＴとを含
む出力回路と、 該入力信号に応じて該第２a端の電位を維持するための
補助ゲートとを有し、該第１エッジ検出回路、該第２エ
ッジ検出回路及び該補助ゲートが該第１ＦＥＴ及び該第
２ＦＥＴより小さいサイズのＦＥＴで構成されているこ
とを特徴とするバッファ回路。 - 【請求項２】 前記第１ＦＥＴはｐＭＩＳトランジスタ
であり、前記第２ＦＥＴはｎＭＩＳトランジスタであ
り、前記第１エッジ検出回路、前記第２エッジ検出回路
及び前記補助ゲートがＣＭＩＳ回路で構成されているこ
とを特徴とする請求項１記載のバッファ回路。 - 【請求項３】 前記第１エッジ検出回路は、前記入力信
号の立ち上がりエッジを検出し前記第１パルスとして負
パルスを生成する立ち上がりエッジ検出回路であり、 前記第２エッジ検出回路は、該入力信号の立ち下がりエ
ッジを検出し前記第２パルスとして正パルスを生成する
立ち下がりエッジ検出回路であり、 前記補助ゲートは非反転ゲートであることを特徴とする
請求項２記載のバッファ回路。 - 【請求項４】 前記第１エッジ検出回路は、前記入力信
号の立ち下がりエッジを検出し前記第１パルスとして負
パルスを生成する立ち下がりエッジ検出回路であり、 前記第２エッジ検出回路は、該入力信号の立ち上がりエ
ッジを検出し前記第２パルスとして正パルスを生成する
立ち上がりエッジ検出回路であり、 前記補助ゲートは反転ゲートであることを特徴とする請
求項２記載のバッファ回路。 - 【請求項５】 前記第１エッジ検出回路は、前記入力信
号を遅延させて論理レベルを反転させる遅延回路と、該
入力信号と該遅延回路の出力との論理積を反転した信号
を前記第１パルスとして出力するナンドゲートとを有
し、 前記第２エッジ検出回路は、該遅延回路と、該入力信号
と該遅延回路の出力との論理和を反転した信号を前記第
２パルスとして出力するノアゲートとを有することを特
徴とする請求項３記載のバッファ回路。 - 【請求項６】 前記第１エッジ検出回路及び前記第２エ
ッジ検出回路の一方は、前記第１電源供給線の電位と記
第２電源供給線の電位との平均電位より低いしきい電位
で前記入力信号の立ち上がりエッジを検出し、該第１エ
ッジ検出回路及び該第２エッジ検出回路の他方は、該平
均電位より高いしきい電位で前記入力信号の立ち下がり
エッジを検出することを特徴とする請求項１記載のバッ
ファ回路。 - 【請求項７】 請求項１乃至６のいずれか１つに記載の
バッファ回路を有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128653A JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128653A JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321768A true JPH08321768A (ja) | 1996-12-03 |
Family
ID=14990135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128653A Withdrawn JPH08321768A (ja) | 1995-05-26 | 1995-05-26 | バッファ回路及びこれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Ｔｆｔ−ｌｃｄの駆動のためのハイスルーレート増幅回路 |
| US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
-
1995
- 1995-05-26 JP JP7128653A patent/JPH08321768A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
| US7764085B2 (en) | 2002-07-19 | 2010-07-27 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
| JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Ｔｆｔ−ｌｃｄの駆動のためのハイスルーレート増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |