JP2861556B2 - デコード回路 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、CMOS集積回路のデコード回路に関する。
し、特に、CMOS集積回路のデコード回路に関する。
【0002】
【従来の技術】図3は、入力線が4本、出力線が4本の
従来のデコード回路を示す回路図である。
従来のデコード回路を示す回路図である。
【0003】従来のデコード回路は、入力信号(A0 〜
A3 )を入力バッファ(B0 〜B3 )を介して入力線
(a0 〜a3 )を駆動し、制御信号CLをバッファQ0
を介してチャージ制御線q0 を駆動し、電源(V0 〜V
3 )をソースとしチャージ制御線q0 をそれぞれゲート
入力とするP型MOSトランジスタ(P0 〜P3 )のそ
れぞれのドレインを出力線(d0 〜d3 )に接続し、G
ND(G0 〜G1 )をソースとしチャージ制御線q0 を
それぞれゲート入力とするN型MOSトランジスタ(N
0 〜N1 )のそれぞれのドレインを信号線(g0 〜
g1 )に接続し、N型MOSトランジスタT0 のゲート
入力に入力線a0 を、ソースに信号線g0 を、ドレイン
に出力線d0 を接続し、N型MOSトランジスタT1 の
ゲート入力に入力線a3 を、ソースに信号線g0 を、ド
レインに出力線d0 を接続し、N型MOSトランジスタ
T2 のゲート入力に入力線a1 を、ソースに信号線g0
を、ドレインに出力線d1 を接続し、N型MOSトラン
ジスタT3 のゲート入力に入力線a2 を、ソースに信号
線g1 を、ドレインに出力線d2 を接続し、N型MOS
トランジスタT4 のゲート入力に入力線a1 を、ソース
に信号線g1 を、ドレインに出力線d3 を接続し、出力
線(d0 〜d3 )をそれぞれ出力バッファ(R0 〜
R3 )を介して整形し出力信号(D0 〜D3 )として出
力としている回路である。
A3 )を入力バッファ(B0 〜B3 )を介して入力線
(a0 〜a3 )を駆動し、制御信号CLをバッファQ0
を介してチャージ制御線q0 を駆動し、電源(V0 〜V
3 )をソースとしチャージ制御線q0 をそれぞれゲート
入力とするP型MOSトランジスタ(P0 〜P3 )のそ
れぞれのドレインを出力線(d0 〜d3 )に接続し、G
ND(G0 〜G1 )をソースとしチャージ制御線q0 を
それぞれゲート入力とするN型MOSトランジスタ(N
0 〜N1 )のそれぞれのドレインを信号線(g0 〜
g1 )に接続し、N型MOSトランジスタT0 のゲート
入力に入力線a0 を、ソースに信号線g0 を、ドレイン
に出力線d0 を接続し、N型MOSトランジスタT1 の
ゲート入力に入力線a3 を、ソースに信号線g0 を、ド
レインに出力線d0 を接続し、N型MOSトランジスタ
T2 のゲート入力に入力線a1 を、ソースに信号線g0
を、ドレインに出力線d1 を接続し、N型MOSトラン
ジスタT3 のゲート入力に入力線a2 を、ソースに信号
線g1 を、ドレインに出力線d2 を接続し、N型MOS
トランジスタT4 のゲート入力に入力線a1 を、ソース
に信号線g1 を、ドレインに出力線d3 を接続し、出力
線(d0 〜d3 )をそれぞれ出力バッファ(R0 〜
R3 )を介して整形し出力信号(D0 〜D3 )として出
力としている回路である。
【0004】制御信号CLが“ロウ”レベルのときにN
型MOSトランジスタ(N0 〜N1 )は非導通状態に、
P型MOSトランジスタ(P0 〜P3 )は導通状態にな
り、出力線(d0 〜d3 )を“ハイ”レベルにチャージ
し、制御信号CLが“ハイ”レベルになるとN型MOS
トランジスタ(N0 〜N1 )は導通状態に、P型MOS
トランジスタ(P0 〜P3 )は非導通状態になり、N型
MOSトランジスタ(T0 〜T4 )のソース側が“ロ
ウ”レベルになり、入力線(a0 〜a3 )のうち“ハ
イ”レベル状態である入力線をゲート入力としているN
型MOSトランジスタのみ導通状態になり、出力線を
“ロウ”レベルにディスチャージし、出力線の信号をバ
ッファ(R0 〜R3 )を介して波形を整形し入力信号
(A0 〜A3 )のレベルに対応した出力を出力信号(D
0 〜D3 )から出力していた。
型MOSトランジスタ(N0 〜N1 )は非導通状態に、
P型MOSトランジスタ(P0 〜P3 )は導通状態にな
り、出力線(d0 〜d3 )を“ハイ”レベルにチャージ
し、制御信号CLが“ハイ”レベルになるとN型MOS
トランジスタ(N0 〜N1 )は導通状態に、P型MOS
トランジスタ(P0 〜P3 )は非導通状態になり、N型
MOSトランジスタ(T0 〜T4 )のソース側が“ロ
ウ”レベルになり、入力線(a0 〜a3 )のうち“ハ
イ”レベル状態である入力線をゲート入力としているN
型MOSトランジスタのみ導通状態になり、出力線を
“ロウ”レベルにディスチャージし、出力線の信号をバ
ッファ(R0 〜R3 )を介して波形を整形し入力信号
(A0 〜A3 )のレベルに対応した出力を出力信号(D
0 〜D3 )から出力していた。
【0005】
【発明が解決しようとする課題】上述した従来のデコー
ド回路は、入力線や出力線の本数等が多くなって回路規
模が大きく複雑になったときには、各信号線の負荷容量
が大きくなって所定の動作速度確保するためには負荷容
量の大きい信号線を駆動するために各バッファの駆動能
力を大きくしなければならず、回路面積が非常に増加す
るという課題があった。
ド回路は、入力線や出力線の本数等が多くなって回路規
模が大きく複雑になったときには、各信号線の負荷容量
が大きくなって所定の動作速度確保するためには負荷容
量の大きい信号線を駆動するために各バッファの駆動能
力を大きくしなければならず、回路面積が非常に増加す
るという課題があった。
【0006】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なデコー
ド回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なデコー
ド回路を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るデコード回路は、複数の入力信号線と
複数の入力信号線に対応して所定の信号を出力する複数
の出力信号線と入力信号線と出力信号線を制御する制御
信号と、この制御信号が第1のレベルのときには出力信
号線の全てを第2のレベルにチャージする回路と、前記
制御信号が第2のレベルのときには信号線を第1のレベ
ルにディスチャージする回路と、入力信号線に対応して
所定の出力が得られるように入力信号線をゲート入力と
しディスチャージされる信号線をソースに接続し出力信
号線をドレインに接続した複数のMOSトランジスタ
と、制御信号線が第1のレベルのときには第2のレベル
の状態になり制御信号線が第2のレベルのときには第1
のレベルの状態になる補助信号線と、この補助信号線と
出力信号線の間に所定の容量値を持つような回路とを備
えて構成される。
に、本発明に係るデコード回路は、複数の入力信号線と
複数の入力信号線に対応して所定の信号を出力する複数
の出力信号線と入力信号線と出力信号線を制御する制御
信号と、この制御信号が第1のレベルのときには出力信
号線の全てを第2のレベルにチャージする回路と、前記
制御信号が第2のレベルのときには信号線を第1のレベ
ルにディスチャージする回路と、入力信号線に対応して
所定の出力が得られるように入力信号線をゲート入力と
しディスチャージされる信号線をソースに接続し出力信
号線をドレインに接続した複数のMOSトランジスタ
と、制御信号線が第1のレベルのときには第2のレベル
の状態になり制御信号線が第2のレベルのときには第1
のレベルの状態になる補助信号線と、この補助信号線と
出力信号線の間に所定の容量値を持つような回路とを備
えて構成される。
【0008】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照しながら具体的に説明する。
て図面を参照しながら具体的に説明する。
【0009】図1は本発明による第1の実施例を示す回
路構成図である。本発明は、入力線が4本、出力線が4
本のデコード回路である。
路構成図である。本発明は、入力線が4本、出力線が4
本のデコード回路である。
【0010】 図1を参照するに、本発明による第1の
実施例は、入力信号(A0〜A3)を入力バッファ(B0
〜B3)を介して入力線(a0〜a3)を駆動し、制御信
号CLをバッファQ0を介してチャージ制御線q0を駆動
し、電源(V0〜V3)をソースとし、チャージ制御線q
0をそれぞれゲート入力とするP型MOSトランジスタ
(P0〜P3)のそれぞれのドレインを出力線(d0〜
d3)に接続し、GND(G0〜G1)をソースとしてチ
ャージ制御線q0をそれぞれゲート入力とするN型MO
Sトランジスタ(N0〜N1)のそれぞれのドレインを信
号線(g0〜g1)に接続し、N型MOSトランジスタT
0のゲート入力に入力線a0を、ソースに信号線g0を、
ドレインに出力線d0を接続し、N型MOSトランジス
タT1のゲート入力に入力線a3を、ソースに信号線g0
を、ドレインに出力線d0を接続し、N型MOSトラン
ジスタT2のゲート入力に入力線a1を、ソースに信号線
g0を、ドレインに出力線d1を接続し、N型MOSトラ
ンジスタT3のゲート入力に入力線a2を、ソースに信号
線g1を、ドレインに出力線d2を接続し、N型MOSト
ランジスタT4のゲート入力に入力線a1を、ソースに信
号線g1を、ドレインに出力線d3を接続し、制御信号C
Lをインバータゲート(I0〜I2)を介して補助信号線
(i0〜i2)を駆動し、補助信号線(i0〜i2)と出力
線(d0〜d3)との間に容量(C0〜C11)を付けるよ
うに補助信号線の設計を行ない、出力線(d0〜d3)を
それぞれバッファ(R0〜R3)を介して整形し出力信号
(D0〜D3)として出力している回路である。
実施例は、入力信号(A0〜A3)を入力バッファ(B0
〜B3)を介して入力線(a0〜a3)を駆動し、制御信
号CLをバッファQ0を介してチャージ制御線q0を駆動
し、電源(V0〜V3)をソースとし、チャージ制御線q
0をそれぞれゲート入力とするP型MOSトランジスタ
(P0〜P3)のそれぞれのドレインを出力線(d0〜
d3)に接続し、GND(G0〜G1)をソースとしてチ
ャージ制御線q0をそれぞれゲート入力とするN型MO
Sトランジスタ(N0〜N1)のそれぞれのドレインを信
号線(g0〜g1)に接続し、N型MOSトランジスタT
0のゲート入力に入力線a0を、ソースに信号線g0を、
ドレインに出力線d0を接続し、N型MOSトランジス
タT1のゲート入力に入力線a3を、ソースに信号線g0
を、ドレインに出力線d0を接続し、N型MOSトラン
ジスタT2のゲート入力に入力線a1を、ソースに信号線
g0を、ドレインに出力線d1を接続し、N型MOSトラ
ンジスタT3のゲート入力に入力線a2を、ソースに信号
線g1を、ドレインに出力線d2を接続し、N型MOSト
ランジスタT4のゲート入力に入力線a1を、ソースに信
号線g1を、ドレインに出力線d3を接続し、制御信号C
Lをインバータゲート(I0〜I2)を介して補助信号線
(i0〜i2)を駆動し、補助信号線(i0〜i2)と出力
線(d0〜d3)との間に容量(C0〜C11)を付けるよ
うに補助信号線の設計を行ない、出力線(d0〜d3)を
それぞれバッファ(R0〜R3)を介して整形し出力信号
(D0〜D3)として出力している回路である。
【0011】 制御信号CLが“ロウ”レベルのときに
N型MOSトランジスタ(N0〜N 1 )は非導通状態に、
P型MOSトランジスタ(P0〜P3)は導通状態にな
り、出力線(d0〜d3)を“ハイ”レベルにチャージす
るが、補助信号線(i0〜i2)も“ハイ”レベルになり
補助信号線(i0〜i2)と出力線(d0〜d3)の間の容
量(C0〜C11)により出力線(d0〜d3)をより短い
時間で“ハイ”レベルにチャージすることができ、制御
信号CLが“ハイ”レベルになるとN型MOSトランジ
スタ(N0〜N 1 )は導通状態に、P型MOSトランジス
タ(P0〜P3)は非導通状態になり、信号線(g0〜
g1)を“ロウ”レベルにディスチャージし、N型MO
Sトランジスタ(T0〜T4)のソース側が“ロウ”レベ
ルになり、入力線(a0〜a3)のうち“ハイ”レベル状
態である入力線をゲート入力としているN型MOSトラ
ンジスタのみ導通状態になり、出力線を“ロウ”レベル
にディスチャージするが、補助信号線(i0〜i2)も
“ロウ”レベルになり補助信号線(i0〜i2)と出力線
(d0〜d3)の間の容量(C0〜C11)により出力線
(d0〜d3)をより短い時間で“ロウ”レベルにディス
チャージすることができ、N型MOSトランジスタ(T
0〜T4)のなかで導通状態のものが1つも接続されてい
ない出力線は“ロウ”レベルにならないように容量(C
0〜C11)を設計しておけば、本発明に係るデコード回
路の第1の実施例はより短い時間で動作することができ
る。
N型MOSトランジスタ(N0〜N 1 )は非導通状態に、
P型MOSトランジスタ(P0〜P3)は導通状態にな
り、出力線(d0〜d3)を“ハイ”レベルにチャージす
るが、補助信号線(i0〜i2)も“ハイ”レベルになり
補助信号線(i0〜i2)と出力線(d0〜d3)の間の容
量(C0〜C11)により出力線(d0〜d3)をより短い
時間で“ハイ”レベルにチャージすることができ、制御
信号CLが“ハイ”レベルになるとN型MOSトランジ
スタ(N0〜N 1 )は導通状態に、P型MOSトランジス
タ(P0〜P3)は非導通状態になり、信号線(g0〜
g1)を“ロウ”レベルにディスチャージし、N型MO
Sトランジスタ(T0〜T4)のソース側が“ロウ”レベ
ルになり、入力線(a0〜a3)のうち“ハイ”レベル状
態である入力線をゲート入力としているN型MOSトラ
ンジスタのみ導通状態になり、出力線を“ロウ”レベル
にディスチャージするが、補助信号線(i0〜i2)も
“ロウ”レベルになり補助信号線(i0〜i2)と出力線
(d0〜d3)の間の容量(C0〜C11)により出力線
(d0〜d3)をより短い時間で“ロウ”レベルにディス
チャージすることができ、N型MOSトランジスタ(T
0〜T4)のなかで導通状態のものが1つも接続されてい
ない出力線は“ロウ”レベルにならないように容量(C
0〜C11)を設計しておけば、本発明に係るデコード回
路の第1の実施例はより短い時間で動作することができ
る。
【0012】図2は、本発明による第2の実施例を示す
回路構成図である。本発明は入力線が4本、出力線が4
本のデコード回路である。
回路構成図である。本発明は入力線が4本、出力線が4
本のデコード回路である。
【0013】 図2を参照するに、本発明による第2の
実施例は、入力信号(A0〜A3)をNANDゲート(H
0〜H3)の一方の入力とし、もう一方の入力として制御
信号CLを入力してNANDゲート(H0〜H3)により
入力線(a0〜a3)を駆動し、制御信号CLをバッファ
Q1を介してチャージ制御線q1を駆動し、電源(V0〜
V3)をソースとしてチャージ制御線q1をそれぞれゲー
ト入力とするP型MOSトランジスタ(P0〜P3)のそ
れぞれのドレインを出力線(d0〜d3)に接続し、制御
信号CLをバッファQ0を介してチャージ制御線q0を駆
動し、GND(G0〜G3)をソースとしチャージ制御線
q0をそれぞれゲート入力とするN型MOSトランジス
タ(N0〜N3)のそれぞれのドレインを信号線(s0〜
s3)に接続し、N型MOSトランジスタT0のゲート入
力に入力線a0を、ソースに信号線s0を、ドレインに信
号線s4を接続し、N型MOSトランジスタT1のゲート
入力に入力線a3を、ソースに信号線s4を、ドレインに
出力線d0を接続し、N型MOSトランジスタT2のゲー
ト入力に入力線a1を、ソースに信号線s1を、ドレイン
に出力線d1を接続し、N型MOSトランジスタT3のゲ
ート入力に入力線a2を、ソースに信号線s2を、ドレイ
ンに出力線d2を接続し、N型MOSトランジスタT4の
ゲート入力に入力線a1を、ソースに信号線s3を、ドレ
インに出力線d3を接続し、制御信号CLをインバータ
ゲート(I0〜I1)を介して補助信号線(i0〜i1)を
駆動し補助信号線(i0〜i1)と出力線(d0〜d3)と
の間に容量(C0〜C7)を付けるように補助信号線の設
計を行ない、出力線(d0〜d3)を出力バッファ(R0
〜R3)を介して整形し出力信号(D0〜D3)として出
力している回路である。
実施例は、入力信号(A0〜A3)をNANDゲート(H
0〜H3)の一方の入力とし、もう一方の入力として制御
信号CLを入力してNANDゲート(H0〜H3)により
入力線(a0〜a3)を駆動し、制御信号CLをバッファ
Q1を介してチャージ制御線q1を駆動し、電源(V0〜
V3)をソースとしてチャージ制御線q1をそれぞれゲー
ト入力とするP型MOSトランジスタ(P0〜P3)のそ
れぞれのドレインを出力線(d0〜d3)に接続し、制御
信号CLをバッファQ0を介してチャージ制御線q0を駆
動し、GND(G0〜G3)をソースとしチャージ制御線
q0をそれぞれゲート入力とするN型MOSトランジス
タ(N0〜N3)のそれぞれのドレインを信号線(s0〜
s3)に接続し、N型MOSトランジスタT0のゲート入
力に入力線a0を、ソースに信号線s0を、ドレインに信
号線s4を接続し、N型MOSトランジスタT1のゲート
入力に入力線a3を、ソースに信号線s4を、ドレインに
出力線d0を接続し、N型MOSトランジスタT2のゲー
ト入力に入力線a1を、ソースに信号線s1を、ドレイン
に出力線d1を接続し、N型MOSトランジスタT3のゲ
ート入力に入力線a2を、ソースに信号線s2を、ドレイ
ンに出力線d2を接続し、N型MOSトランジスタT4の
ゲート入力に入力線a1を、ソースに信号線s3を、ドレ
インに出力線d3を接続し、制御信号CLをインバータ
ゲート(I0〜I1)を介して補助信号線(i0〜i1)を
駆動し補助信号線(i0〜i1)と出力線(d0〜d3)と
の間に容量(C0〜C7)を付けるように補助信号線の設
計を行ない、出力線(d0〜d3)を出力バッファ(R0
〜R3)を介して整形し出力信号(D0〜D3)として出
力している回路である。
【0014】制御信号CLが“ロウ”レベルのときに
は、N型MOSトランジスタ(n0 〜N3)は非導通状態
に、P型MOSトランジスタ(P0 〜P3 )は導通状態
になり、NANDゲート(H0 〜H3 )の出力は入力信
号(A0 〜A3 )のレベルに関係なく“ハイ”レベルに
なり、出力線(d0 〜d3 )、信号線(s0 〜s4 )を
“ハイ”レベルにチャージするが、補助信号線(i0 〜
i0 )も“ハイ”レベルにより補助信号線(i0 〜
i1 )と出力線(d0 〜d3 )の間の容量(C0 〜
C7 )により出力線(d0 〜d3 )、信号線(s0 〜s
4 )をより短い時間で“ハイ”レベルにチャージするこ
とができ、制御信号CLが“ハイ”レベルになるとN型
MOSトランジスタ(N0 〜N3 )は導通状態に、P型
MOSトランジスタ(P0 〜P3 )は非導通状態にな
り、信号線(s0 〜s3 )を“ロウ”レベルにディスチ
ャージし、ある出力線に接続されている全てのN型MO
Sトランジスタの入力線が“ハイ”レベル状態であれ
ば、その出力線を“ロウ”レベルにディスチャージする
が、補助信号線(i0 〜i1 )も“ロウ”レベルにな
り、補助信号線(i0 〜i1 )と出力線(d0 〜d3 )
の間の容量(C0 〜C7 )により出力線(d0 〜d3 )
をより短い時間で“ロウ”レベルにディスチャージする
ことができ、N型MOSトランジスタ(T0 〜T4 )の
なかで導通状態のものが1つでも接続されていない出力
線は“ロウ”レベルにならないように容量(C0 〜
C7 )を設計しておけば、本発明に係るデコード回路は
第2の実施例より短い時間で動作することができる。
は、N型MOSトランジスタ(n0 〜N3)は非導通状態
に、P型MOSトランジスタ(P0 〜P3 )は導通状態
になり、NANDゲート(H0 〜H3 )の出力は入力信
号(A0 〜A3 )のレベルに関係なく“ハイ”レベルに
なり、出力線(d0 〜d3 )、信号線(s0 〜s4 )を
“ハイ”レベルにチャージするが、補助信号線(i0 〜
i0 )も“ハイ”レベルにより補助信号線(i0 〜
i1 )と出力線(d0 〜d3 )の間の容量(C0 〜
C7 )により出力線(d0 〜d3 )、信号線(s0 〜s
4 )をより短い時間で“ハイ”レベルにチャージするこ
とができ、制御信号CLが“ハイ”レベルになるとN型
MOSトランジスタ(N0 〜N3 )は導通状態に、P型
MOSトランジスタ(P0 〜P3 )は非導通状態にな
り、信号線(s0 〜s3 )を“ロウ”レベルにディスチ
ャージし、ある出力線に接続されている全てのN型MO
Sトランジスタの入力線が“ハイ”レベル状態であれ
ば、その出力線を“ロウ”レベルにディスチャージする
が、補助信号線(i0 〜i1 )も“ロウ”レベルにな
り、補助信号線(i0 〜i1 )と出力線(d0 〜d3 )
の間の容量(C0 〜C7 )により出力線(d0 〜d3 )
をより短い時間で“ロウ”レベルにディスチャージする
ことができ、N型MOSトランジスタ(T0 〜T4 )の
なかで導通状態のものが1つでも接続されていない出力
線は“ロウ”レベルにならないように容量(C0 〜
C7 )を設計しておけば、本発明に係るデコード回路は
第2の実施例より短い時間で動作することができる。
【0015】
【発明の効果】以上説明したように、本発明によれば、
入力信号線や出力信号線の本数が増加し回路規模が大き
く複雑になっても、駆動用のバッファをそれほど大きく
する必要がなく、動作速度の速いデコード回路を設計で
きるという効果が得られる。
入力信号線や出力信号線の本数が増加し回路規模が大き
く複雑になっても、駆動用のバッファをそれほど大きく
する必要がなく、動作速度の速いデコード回路を設計で
きるという効果が得られる。
【図1】本発明による第1の実施例を示す回路構成図で
ある。
ある。
【図2】本発明による第2の実施例を示す回路構成図で
ある。
ある。
【図3】従来におけるデコード回路の一例を示す回路図
である。
である。
A0 〜A3 …入力信号 a0 〜a3 …入力線 B0 〜B3 …入力バッファ C0 〜C11…容量 CL…制御信号 D0 〜D3 …出力信号 d0 〜d3 …出力線 G0 〜G3 …GND g0 〜g1 …信号線 H0 〜H3 …NANDゲート I0 〜I2 …インバータゲート N0 〜N3 …N型MOSトランジスタ P0 〜P3 …P型MOSトランジスタ Q0 〜Q1 …バッファ q0 〜q1 …チャージ制御線 R0 〜R3 …出力バッファ T0 〜T4 …N型MOSトランジスタ s0 〜s4 …信号線 V0 〜V3 …電源
Claims (2)
- 【請求項1】 複数の入力信号線と該入力信号線に対応
して所定の信号を出力する複数の出力信号線と、 前記出力信号線を制御する制御信号と、 該制御信号が第1のレベルのときには前記出力信号線の
全てを第2のレベルにチャージする回路と、 前記制御信号が第2のレベルのときには信号線を第1の
レベルにディスチャージする回路と、 前記入力信号線に対応して所定の出力が得られるように
前記入力信号線をゲート入力とし前記ディスチャージさ
れる信号線をソースに接続し前記出力信号線をドレイン
に接続した複数のMOSトランジスタとを有するデコー
ド回路であって、 前記制御信号が第1のレベルのときには第2のレベルの
状態になり、前記制御信号が第2のレベルのときには第
1のレベルの状態になる補助信号線を有し、 該補助信号線と前記出力信号線の間に所定の容量値を持
つような回路を具備することを特徴とするデコード回
路。 - 【請求項2】 複数の入力信号線と該入力信号線に対応
して所定の信号を出力する複数の出力信号線と、 前記入力信号線と前記出力信号線を制御する制御信号
と、 該制御信号が第1のレベルのときには前記出力信号線の
全てを第2のレベルにチャージする回路と、 前記制御信号が第2のレベルのときには信号線を第1の
レベルにディスチャージする回路と、 前記入力信号線に対応して所定の出力が得られるように
前記入力信号線をゲート入力とし前記ディスチャージさ
れる信号線と前記出力信号線の間にソース及びドレイン
を直列に接続した複数のMOSトランジスタとを有する
デコード回路であって、 前記制御信号が第1のレベルのときには第2のレベルの
状態になり、前記制御信号が第2のレベルのときには第
1のレベルの状態になる補助信号線を有し、 該補助信号線と前記出力信号線及び前記複数のトランジ
スタを直列に接続した信号線の間に所定の容量値を持つ
ような回路を具備することを特徴とするデコード回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3333651A JP2861556B2 (ja) | 1991-12-17 | 1991-12-17 | デコード回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3333651A JP2861556B2 (ja) | 1991-12-17 | 1991-12-17 | デコード回路 |
Publications (2)
Publication Number | Publication Date |
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JPH05167433A JPH05167433A (ja) | 1993-07-02 |
JP2861556B2 true JP2861556B2 (ja) | 1999-02-24 |
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ID=18268446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3333651A Expired - Fee Related JP2861556B2 (ja) | 1991-12-17 | 1991-12-17 | デコード回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2861556B2 (ja) |
-
1991
- 1991-12-17 JP JP3333651A patent/JP2861556B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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JPH05167433A (ja) | 1993-07-02 |
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