JP3171518B2 - Bimos回路 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明はバイポーラトランジスタ
とMOSトランジスタとを備えているBIMOS回路に
関する。
とMOSトランジスタとを備えているBIMOS回路に
関する。
【0002】
【従来の技術】一般にバイポーラトランジスタとMOS
トランジスタとを備えているBIMOS回路は、バイポ
ーラトランジスタによる高い負荷駆動能力と、MOSト
ランジスタをCMOS構成にすることによる低消費電力
性と、MOSトランジスタによる高集積性とを有してお
り、これにより消費電力が少なくて動作速度の速いLS
Iを低コストで実現することができ、DRAMやSRA
MなどのメモリLSI、ゲートアレイなどの論理LSI
に幅広く用いられている。
トランジスタとを備えているBIMOS回路は、バイポ
ーラトランジスタによる高い負荷駆動能力と、MOSト
ランジスタをCMOS構成にすることによる低消費電力
性と、MOSトランジスタによる高集積性とを有してお
り、これにより消費電力が少なくて動作速度の速いLS
Iを低コストで実現することができ、DRAMやSRA
MなどのメモリLSI、ゲートアレイなどの論理LSI
に幅広く用いられている。
【0003】このようなBIMOS回路の従来の構成を
図6に示すインバータ回路を例にとって説明する。この
インバータ回路はPチャネルMOSトランジスタM1
と、NチャネルMOSトランジスタM2と、NPN型の
バイポーラトランジスタQ1と、NチャネルMOSトラ
ンジスタM3とを備えている。
図6に示すインバータ回路を例にとって説明する。この
インバータ回路はPチャネルMOSトランジスタM1
と、NチャネルMOSトランジスタM2と、NPN型の
バイポーラトランジスタQ1と、NチャネルMOSトラ
ンジスタM3とを備えている。
【0004】トランジスタM1とM2はCMOSインバ
ータを形成しており、各々のゲートに入力端子VINが接
続され、トランジスタM1のソースに駆動電源VCCが接
続され、トランジスタM2のソースに接地電源VSSが接
続されている。そして、トランジスタM1とM2のドレ
インはノードNA において共通接続され、このノードN
A はトランジスタQ1のベースに接続されている。
ータを形成しており、各々のゲートに入力端子VINが接
続され、トランジスタM1のソースに駆動電源VCCが接
続され、トランジスタM2のソースに接地電源VSSが接
続されている。そして、トランジスタM1とM2のドレ
インはノードNA において共通接続され、このノードN
A はトランジスタQ1のベースに接続されている。
【0005】一方、トランジスタQ1のコレクタは駆動
電源VCCに接続され、エミッタは出力端子Vout に接続
されている。又トランジスタM3のソ−スは接地電源V
ssに、ゲ−トは入力端子VINに、ドレインは出力端子V
out に各々接続されている。
電源VCCに接続され、エミッタは出力端子Vout に接続
されている。又トランジスタM3のソ−スは接地電源V
ssに、ゲ−トは入力端子VINに、ドレインは出力端子V
out に各々接続されている。
【0006】このように構成されたインバータ回路にお
いては、出力端子Vout に接続される配線や次段のゲー
トの入力容量などの負荷容量(図示せず)を充電する場
合はトランジスタM1とトランジスタQ1を用い、上記
負荷容量を放電するのにトランジスタM3を用いてい
る。以下、これについて説明する。
いては、出力端子Vout に接続される配線や次段のゲー
トの入力容量などの負荷容量(図示せず)を充電する場
合はトランジスタM1とトランジスタQ1を用い、上記
負荷容量を放電するのにトランジスタM3を用いてい
る。以下、これについて説明する。
【0007】入力端子VINの電位がロウレベル(接地電
位VSSレベル、例えば零V)になると、PチャネルMO
SトランジスタM1が導通し、NチャネルMOSトラン
ジスタM2およびM3が非導通となる。この結果ノード
NA の電位は電源電圧VCCに充電されるため、バイポー
ラトランジスタQ1のベース電位も上昇し、ベース・エ
ミッタ間電位がバイポーラトランジスタQ1の順方向立
上り電圧VF (約0.7V)を超えると、バイポーラト
ランジスタQ1が導通し、コレクタからエミッタに電流
が流れる。このときトランジスタM3は非導通であるた
め、出力端子Vout に接続されている負荷容量は充電さ
れる。出力端子Vout の電位がVCC−VF よりも高くな
ると、バイポーラトランジスタQ1のベース・エミッタ
間電圧はVF よりも小さくなるため、バイポーラトラン
ジスタQ1は非導通となる。
位VSSレベル、例えば零V)になると、PチャネルMO
SトランジスタM1が導通し、NチャネルMOSトラン
ジスタM2およびM3が非導通となる。この結果ノード
NA の電位は電源電圧VCCに充電されるため、バイポー
ラトランジスタQ1のベース電位も上昇し、ベース・エ
ミッタ間電位がバイポーラトランジスタQ1の順方向立
上り電圧VF (約0.7V)を超えると、バイポーラト
ランジスタQ1が導通し、コレクタからエミッタに電流
が流れる。このときトランジスタM3は非導通であるた
め、出力端子Vout に接続されている負荷容量は充電さ
れる。出力端子Vout の電位がVCC−VF よりも高くな
ると、バイポーラトランジスタQ1のベース・エミッタ
間電圧はVF よりも小さくなるため、バイポーラトラン
ジスタQ1は非導通となる。
【0008】一方、入力端子VINがハイレベル(VCC−
VF )になると、PチャネルMOSトランジスタM1は
非導通となり、NチャネルMOSトランジスタM2およ
びM3は導通するので、ノードNA の電位は零Vにな
る。この結果、バイポーラトランジスタQ1は非導通と
なる。しかし、このとき、トランジスタM3は導通して
いるので、出力端子Vout に接続されている負荷容量は
放電され、その電位は零Vになる。
VF )になると、PチャネルMOSトランジスタM1は
非導通となり、NチャネルMOSトランジスタM2およ
びM3は導通するので、ノードNA の電位は零Vにな
る。この結果、バイポーラトランジスタQ1は非導通と
なる。しかし、このとき、トランジスタM3は導通して
いるので、出力端子Vout に接続されている負荷容量は
放電され、その電位は零Vになる。
【0009】ところで、図6に示すインバータ回路の上
述の動作は、PチャネルMOSトランジスタのしきい値
電圧VTPの絶対値|VTP|がバイポーラトランジスタQ
1の順方向立上り電圧VF よりも大きい場合を前提とし
ていた。一般にMOSトランジスタが微細化されると、
耐圧が低下するため、駆動電源電圧も低くする必要があ
る。例えば、MOSトランジスタのゲート長が0.35
μmでは駆動電源電圧が3.3V、ゲート長が0.25
μmでは2.5V、ゲート長が0.15μmでは1.5
V程度となることが予想される。したがって、これに伴
い、しきい値電圧の絶対値を下げる必要がある。MOS
トランジスタのしきい値電圧はイオン注入によって容易
に調整することができるが、バイポーラトランジスタの
順方向立上り電圧VF はPN接合の障壁によって決定さ
れるため、その調整は容易ではない。したがって微細な
トランジスタを用いたBIMOS回路においてはMOS
トランジスタのしきい値電圧の絶対値がバイポーラトラ
ンジスタの順方向立上り電圧よりも小さくなる可能性が
あることになる。
述の動作は、PチャネルMOSトランジスタのしきい値
電圧VTPの絶対値|VTP|がバイポーラトランジスタQ
1の順方向立上り電圧VF よりも大きい場合を前提とし
ていた。一般にMOSトランジスタが微細化されると、
耐圧が低下するため、駆動電源電圧も低くする必要があ
る。例えば、MOSトランジスタのゲート長が0.35
μmでは駆動電源電圧が3.3V、ゲート長が0.25
μmでは2.5V、ゲート長が0.15μmでは1.5
V程度となることが予想される。したがって、これに伴
い、しきい値電圧の絶対値を下げる必要がある。MOS
トランジスタのしきい値電圧はイオン注入によって容易
に調整することができるが、バイポーラトランジスタの
順方向立上り電圧VF はPN接合の障壁によって決定さ
れるため、その調整は容易ではない。したがって微細な
トランジスタを用いたBIMOS回路においてはMOS
トランジスタのしきい値電圧の絶対値がバイポーラトラ
ンジスタの順方向立上り電圧よりも小さくなる可能性が
あることになる。
【0010】図6に示すインバータ回路において、MO
SトランジスタM1のしきい値電圧の絶対値|VTP|が
バイポーラトランジスタQ1の順方向立上り電圧VF よ
りも小さい場合の動作波形を図7に示す。ここで入力端
子VINの信号の振幅をVCC−VF としているのは、出力
の振幅VCC−VF であるBIMOSのインバータ回路を
縦続接続した場合を想定しているからである。
SトランジスタM1のしきい値電圧の絶対値|VTP|が
バイポーラトランジスタQ1の順方向立上り電圧VF よ
りも小さい場合の動作波形を図7に示す。ここで入力端
子VINの信号の振幅をVCC−VF としているのは、出力
の振幅VCC−VF であるBIMOSのインバータ回路を
縦続接続した場合を想定しているからである。
【0011】今、入力電位VINが零VからVCC−VF に
変化した場合を考える。上記に述べたように|VTP|が
VF より大きい場合、ノードNA の電位はVCCから零V
になり、出力端子Vout の電位もVCC−VF から零Vに
なる。ところが、|VTP|がVF より小さいと、入力端
子VINの電位がVCC−VF のときMOSトランジスタM
1は非導通とならない。このときMOSトランジスタM
2も導通しているため、MOSトランジスタM1のソー
ス(電位VCC)からMOSトランジスタM2のソース
(電位零V)に貫通電流が流れる。また、この貫通電流
によってノードNA の電位が零Vより高くなる。この時
のノードNA の電位は図7に示すV1のレベルとなる。
この電位V1がVF よりも大きくなると、バイポーラト
ランジスタQ1は導通する。このとき、MOSトランジ
スタM3も導通しているため、バイポーラトランジスタ
Q1のコレクタ(電位VCC)からMOSトランジスタM
3のソース(電位零V)に貫通電流が流れ、これにより
出力端子Vout の電位は零Vにならない(図7の期間T
1参照)。
変化した場合を考える。上記に述べたように|VTP|が
VF より大きい場合、ノードNA の電位はVCCから零V
になり、出力端子Vout の電位もVCC−VF から零Vに
なる。ところが、|VTP|がVF より小さいと、入力端
子VINの電位がVCC−VF のときMOSトランジスタM
1は非導通とならない。このときMOSトランジスタM
2も導通しているため、MOSトランジスタM1のソー
ス(電位VCC)からMOSトランジスタM2のソース
(電位零V)に貫通電流が流れる。また、この貫通電流
によってノードNA の電位が零Vより高くなる。この時
のノードNA の電位は図7に示すV1のレベルとなる。
この電位V1がVF よりも大きくなると、バイポーラト
ランジスタQ1は導通する。このとき、MOSトランジ
スタM3も導通しているため、バイポーラトランジスタ
Q1のコレクタ(電位VCC)からMOSトランジスタM
3のソース(電位零V)に貫通電流が流れ、これにより
出力端子Vout の電位は零Vにならない(図7の期間T
1参照)。
【0012】
【発明が解決しようとする課題】上述のように、従来の
BIMOS型のインバータ回路において、PチャネルM
OSトランジスタM1のしきい値電圧の絶対値がバイポ
ーラトランジスタQ1の順方向立上り電圧より小さい
と、貫通電流による消費電流の増大や各ノードが中間電
位になることによる回路の誤動作といった信頼性の問題
がある。また、このような問題を起きないようにするた
めにPチャネルMOSトランジスタM1のしきい値電圧
の絶対値を大きくすると、MOSトランジスタの駆動能
力が低下するため、動作速度が遅くなるという問題があ
る。
BIMOS型のインバータ回路において、PチャネルM
OSトランジスタM1のしきい値電圧の絶対値がバイポ
ーラトランジスタQ1の順方向立上り電圧より小さい
と、貫通電流による消費電流の増大や各ノードが中間電
位になることによる回路の誤動作といった信頼性の問題
がある。また、このような問題を起きないようにするた
めにPチャネルMOSトランジスタM1のしきい値電圧
の絶対値を大きくすると、MOSトランジスタの駆動能
力が低下するため、動作速度が遅くなるという問題があ
る。
【0013】本発明は上記事情を考慮してなされたので
あって、バイポーラトランジスタを駆動するMOSトラ
ンジスタのしきい値電圧の絶対値がバイポーラトランジ
スタの順方向立上り電圧よりも小さい場合でも貫通電流
が生じるのを可及的に防止することのできるBIMOS
回路を提供することを目的とする。
あって、バイポーラトランジスタを駆動するMOSトラ
ンジスタのしきい値電圧の絶対値がバイポーラトランジ
スタの順方向立上り電圧よりも小さい場合でも貫通電流
が生じるのを可及的に防止することのできるBIMOS
回路を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明によるBIMOS
回路は、ソースが入力端子に接続され、ゲートが駆動電
源に接続された第1のNチャネルMOSトランジスタ
と、ソースが駆動電源に接続され、ゲートが第1のノー
ドを介して第1のNチャネルMOSトランジスタのドレ
インに接続された第1のPチャネルMOSトランジスタ
と、ソースが接地電源に接続され、ドレインが第2のノ
ードを介して第1のPチャネルMOSトランジスタのド
レインに接続された第2のNチャネルMOSトランジス
タと、コレクタが駆動電源に接続され、ベースが第2の
ノードに接続され、エミッタが出力端子に接続されたN
PN型のバイポーラトランジスタと、ソースが接地電源
に接続され、ドレインが出力端子に接続された第3のN
チャネルMOSトランジスタと、ソースが駆動電源に接
続され、ゲートが出力端子に接続され、ドレインが第1
のノードに接続された第2のPチャネルMOSトランジ
スタと、を備え、第2のNチャネルMOSトランジスタ
のゲートは入力端子または第1のノードのいずれかに接
続され、第3のNチャネルMOSトランジスタのゲート
は入力端子または第1のノードのいずれかに接続されて
いることを特徴とする。
回路は、ソースが入力端子に接続され、ゲートが駆動電
源に接続された第1のNチャネルMOSトランジスタ
と、ソースが駆動電源に接続され、ゲートが第1のノー
ドを介して第1のNチャネルMOSトランジスタのドレ
インに接続された第1のPチャネルMOSトランジスタ
と、ソースが接地電源に接続され、ドレインが第2のノ
ードを介して第1のPチャネルMOSトランジスタのド
レインに接続された第2のNチャネルMOSトランジス
タと、コレクタが駆動電源に接続され、ベースが第2の
ノードに接続され、エミッタが出力端子に接続されたN
PN型のバイポーラトランジスタと、ソースが接地電源
に接続され、ドレインが出力端子に接続された第3のN
チャネルMOSトランジスタと、ソースが駆動電源に接
続され、ゲートが出力端子に接続され、ドレインが第1
のノードに接続された第2のPチャネルMOSトランジ
スタと、を備え、第2のNチャネルMOSトランジスタ
のゲートは入力端子または第1のノードのいずれかに接
続され、第3のNチャネルMOSトランジスタのゲート
は入力端子または第1のノードのいずれかに接続されて
いることを特徴とする。
【0015】
【作用】このように構成された本発明のBIMOS回路
によれば、バイポーラトランジスタを駆動する第1のP
チャネルMOSトランジスタのゲートと入力端子との間
にトランスファゲートとなる第1のNチャネルMOSト
ランジスタが設けられているとともに入力端子の電位が
VCC−VF となった場合、すなわち、出力端子が0Vと
なった場合に第1のノードすなわち第1のPチャネルM
OSトランジスタのゲートがVCCとなるようにする第2
のPチャネルMOSトランジスタが設けられている。こ
れにより、第1のPチャネルMOSトランジスタのしき
い値電圧の絶対値がバイポーラトランジスタの順方向立
上り電圧よりも低い場合でも第1のPチャネルMOSト
ランジスタのソースから第2のNチャネルMOSトラン
ジスタのソースへ貫通電流が流れることを防止すること
ができる。
によれば、バイポーラトランジスタを駆動する第1のP
チャネルMOSトランジスタのゲートと入力端子との間
にトランスファゲートとなる第1のNチャネルMOSト
ランジスタが設けられているとともに入力端子の電位が
VCC−VF となった場合、すなわち、出力端子が0Vと
なった場合に第1のノードすなわち第1のPチャネルM
OSトランジスタのゲートがVCCとなるようにする第2
のPチャネルMOSトランジスタが設けられている。こ
れにより、第1のPチャネルMOSトランジスタのしき
い値電圧の絶対値がバイポーラトランジスタの順方向立
上り電圧よりも低い場合でも第1のPチャネルMOSト
ランジスタのソースから第2のNチャネルMOSトラン
ジスタのソースへ貫通電流が流れることを防止すること
ができる。
【0016】
【実施例】本発明によるBIMOS回路の第1の実施例
の構成を図1に示す。この実施例のBIMOS回路はイ
ンバータであって、図6に示す従来のインバータ回路に
おいて、NチャネルMOSトランジスタM4と、Pチャ
ネルMOSトランジスタM5とを新たに設けたものであ
る。NチャネルMOSトランジスタM4のソースは入力
端子VINに接続され、ゲートは駆動電源VCCに接続さ
れ、ドレインはノードNB を介してPチャネルMOSト
ランジスタM1のゲートに接続されている。又、Pチャ
ネルMOSトランジスタM5のソースは駆動電源VCCに
接続され、ゲートは出力端子Vout に接続され、ドレイ
ンはノードNB に接続されている。
の構成を図1に示す。この実施例のBIMOS回路はイ
ンバータであって、図6に示す従来のインバータ回路に
おいて、NチャネルMOSトランジスタM4と、Pチャ
ネルMOSトランジスタM5とを新たに設けたものであ
る。NチャネルMOSトランジスタM4のソースは入力
端子VINに接続され、ゲートは駆動電源VCCに接続さ
れ、ドレインはノードNB を介してPチャネルMOSト
ランジスタM1のゲートに接続されている。又、Pチャ
ネルMOSトランジスタM5のソースは駆動電源VCCに
接続され、ゲートは出力端子Vout に接続され、ドレイ
ンはノードNB に接続されている。
【0017】次に上記第1の実施例の動作を図2に示す
動作波形を参照して説明する。入力端子VINの電位がロ
ウレベル(=0V)のとき、MOSトランジシスタM4
は導通し、ノードNB の電位は入力端子VINの電位に等
しくなって0Vとなる(図2の時刻t1参照)。この結
果MOSトランジスタM1は導通し、MOSトランジス
タM2は非導通となるため、ノードNA の電位は駆動電
源電位VCCとなり(図2の時刻t1参照)、これにより
バイポーラトランジスタQ1は導通する。一方このとき
MOSトランジスタM3は非導通であるので出力端子V
out の電位はVCC−VF まで充電される(ここでVF は
バイポーラトランジタの順方向立上り電圧である)。
又、MOSトランジスタM5のゲートは出力端子Vout
に接続されているため、このトランジスタM5のしきい
値電圧の絶対値がVF 以上であれば、トランジスタM5
は非導通となる。
動作波形を参照して説明する。入力端子VINの電位がロ
ウレベル(=0V)のとき、MOSトランジシスタM4
は導通し、ノードNB の電位は入力端子VINの電位に等
しくなって0Vとなる(図2の時刻t1参照)。この結
果MOSトランジスタM1は導通し、MOSトランジス
タM2は非導通となるため、ノードNA の電位は駆動電
源電位VCCとなり(図2の時刻t1参照)、これにより
バイポーラトランジスタQ1は導通する。一方このとき
MOSトランジスタM3は非導通であるので出力端子V
out の電位はVCC−VF まで充電される(ここでVF は
バイポーラトランジタの順方向立上り電圧である)。
又、MOSトランジスタM5のゲートは出力端子Vout
に接続されているため、このトランジスタM5のしきい
値電圧の絶対値がVF 以上であれば、トランジスタM5
は非導通となる。
【0018】次に入力端子VINがロウレベルからハイレ
ベル(=VCC−VF )に変化した場合を考える。今MO
SトランジスタM4のしきい値電圧をVTNとするとノー
ドNB の電位はVTN≧VF のときにVCC−VTNに、VTN
≦VF のときVCC−VF になる。いずれにしもてMOS
トランジスタM2は導通するため、ノードNA の電位は
下がり、バイポーラトランジスタQ1は非導通になる。
一方、MOSトランジスタM3は導通するため、出力は
0Vになる。そうするとMOSトランジスタM5が導通
し、ノードNB の電位はVCCになり、MOSトランジス
タM1は非導通となる(図2の時刻t2参照)。
ベル(=VCC−VF )に変化した場合を考える。今MO
SトランジスタM4のしきい値電圧をVTNとするとノー
ドNB の電位はVTN≧VF のときにVCC−VTNに、VTN
≦VF のときVCC−VF になる。いずれにしもてMOS
トランジスタM2は導通するため、ノードNA の電位は
下がり、バイポーラトランジスタQ1は非導通になる。
一方、MOSトランジスタM3は導通するため、出力は
0Vになる。そうするとMOSトランジスタM5が導通
し、ノードNB の電位はVCCになり、MOSトランジス
タM1は非導通となる(図2の時刻t2参照)。
【0019】以上説明したように入力端子VINの電位が
VCC−VF のとき、ノードNB の電位は最終的にVCCと
なるため、MOSトランジスタM1はそのしきい値電圧
の絶対値がVF より小さくても非導通のままであり、M
OSトランジスタM1のソースからMOSトランジスタ
M2のソースに貫通電流は流れない。したがってノード
NA の電位は0Vになり、バイポーラトランジスタQ1
のコレクタからMOSトランジスタM3のソースに貫通
電流は流れない。又、MOSトランジスタM1のしきい
値電圧の絶対値を他のMOSトランジスタのしきい値電
圧の絶対値より小さくすることができるため、駆動能力
を高くすることが可能となり、高速な動作を行うことが
できる。
VCC−VF のとき、ノードNB の電位は最終的にVCCと
なるため、MOSトランジスタM1はそのしきい値電圧
の絶対値がVF より小さくても非導通のままであり、M
OSトランジスタM1のソースからMOSトランジスタ
M2のソースに貫通電流は流れない。したがってノード
NA の電位は0Vになり、バイポーラトランジスタQ1
のコレクタからMOSトランジスタM3のソースに貫通
電流は流れない。又、MOSトランジスタM1のしきい
値電圧の絶対値を他のMOSトランジスタのしきい値電
圧の絶対値より小さくすることができるため、駆動能力
を高くすることが可能となり、高速な動作を行うことが
できる。
【0020】次に本発明によるBIMOS回路の第2の
実施例の構成を図3に示す。この実施例のBIMOS回
路は図1に示す第1の実施例のBIMOS回路におい
て、NチャネルMOSトランジスタM2のゲートを入力
端子VINに接続する代わりにノードNB に接続したもの
である。この第2の実施例も第1の実施例と同様の動作
を行うので第1の実施例と同様の効果を有することは云
うまでもない。
実施例の構成を図3に示す。この実施例のBIMOS回
路は図1に示す第1の実施例のBIMOS回路におい
て、NチャネルMOSトランジスタM2のゲートを入力
端子VINに接続する代わりにノードNB に接続したもの
である。この第2の実施例も第1の実施例と同様の動作
を行うので第1の実施例と同様の効果を有することは云
うまでもない。
【0021】次に本発明によるBIMOS回路の第3の
実施例の構成を図4に示す。この実施例のBIMOS回
路は図1に示す第1の実施例のBIMOS回路におい
て、出力端子Vout の電位を放電するためのNャネルM
OSトランジスタM3のゲートを入力端子VINに接続す
る代わりにノードNB に接続したものである。この第3
の実施例も第1の実施例と同様の動作を行うので第1の
実施例と同様の効果を有することは云うまでもない。
実施例の構成を図4に示す。この実施例のBIMOS回
路は図1に示す第1の実施例のBIMOS回路におい
て、出力端子Vout の電位を放電するためのNャネルM
OSトランジスタM3のゲートを入力端子VINに接続す
る代わりにノードNB に接続したものである。この第3
の実施例も第1の実施例と同様の動作を行うので第1の
実施例と同様の効果を有することは云うまでもない。
【0022】次に本発明によるBIMOS回路の第4の
実施例の構成を図5に示す。この第4の実施例のBIM
OS回路は図2に示す第2の実施例のBIMOS回路に
おいて、NチャネルMOSトランジスタM3のゲートを
入力端子VINに接続する代わりにノードNB に接続した
ものである。この第4の実施例も第2の実施例と同様の
動作を行うので第2の実施例と同様の効果を有すること
は云うまでもない。
実施例の構成を図5に示す。この第4の実施例のBIM
OS回路は図2に示す第2の実施例のBIMOS回路に
おいて、NチャネルMOSトランジスタM3のゲートを
入力端子VINに接続する代わりにノードNB に接続した
ものである。この第4の実施例も第2の実施例と同様の
動作を行うので第2の実施例と同様の効果を有すること
は云うまでもない。
【0023】
【発明の効果】以上述べたように本発明によれば、バイ
ポーラトランジスタのしきい値電圧の絶対値が、バイポ
ーラトランジスタの順方向立上り電圧よりも小さい場合
でも貫通電流が生じるのを可及的に防止することができ
る。
ポーラトランジスタのしきい値電圧の絶対値が、バイポ
ーラトランジスタの順方向立上り電圧よりも小さい場合
でも貫通電流が生じるのを可及的に防止することができ
る。
【図1】本発明の第1の実施例の構成を示す回路図。
【図2】第1の実施例の回路の動作を示す波形図。
【図3】本発明の第2の実施例の構成を示す回路図。
【図4】本発明の第3の実施例の構成を示す回路図。
【図5】本発明の第4の実施例の構成を示す回路図。
【図6】従来のBIMOS回路の構成を示す回路図。
【図7】従来のBIMOS回路の動作を示す波形図。
M1 PチャネルMOSトランジスタ M2 NチャネルMOSトランジスタ M3 NチャネルMOSトランジスタ M4 NチャネルMOSトランジスタ M5 PチャネルMOSトランジスタ NA ノード NB ノード VIN 入力端子 Vout 出力端子 Q1 バイポーラトランジスタ
Claims (1)
- 【請求項1】ソースが入力端子に接続され、ゲートが駆
動電源に接続された第1のNチャネルMOSトランジス
タと、ソースが駆動電源に接続され、ゲートが第1のノ
ードを介して前記第1のNチャネルMOSトランジスタ
のドレインに接続された第1のPチャネルMOSトラン
ジスタと、ソースが接地電源に接続され、ドレインが第
2のノードを介して前記第1のPチャネルMOSトラン
ジスタのドレインに接続された第2のNチャネルMOS
トランジスタと、コレクタが駆動電源に接続され、ベー
スが前記第2のノードに接続され、エミッタが出力端子
に接続されたNPN型のバイポーラトランジスタと、ソ
ースが接地電源に接続され、ドレインが前記出力端子に
接続された第3のNチャネルMOSトランジスタと、ソ
ースが駆動電源に接続され、ゲートが前記出力端子に接
続され、ドレインが前記第1のノードに接続された第2
のPチャネルMOSトランジスタと、を備え、 前記第2のNチャネルMOSトランジスタのゲートは前
記入力端子または前記第1のノードのいずれかに接続さ
れ、前記第3のNチャネルMOSトランジスタのゲート
は前記入力端子または前記第1のノードのいずれかに接
続されていることを特徴とするBIMOS回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29696693A JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Bimos回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29696693A JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Bimos回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07154238A JPH07154238A (ja) | 1995-06-16 |
JP3171518B2 true JP3171518B2 (ja) | 2001-05-28 |
Family
ID=17840510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29696693A Expired - Fee Related JP3171518B2 (ja) | 1993-11-26 | 1993-11-26 | Bimos回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3171518B2 (ja) |
-
1993
- 1993-11-26 JP JP29696693A patent/JP3171518B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07154238A (ja) | 1995-06-16 |
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