JPH09116422A

JPH09116422A - 半導体論理回路

Info

Publication number: JPH09116422A
Application number: JP7274043A
Authority: JP
Inventors: Kazuo Kanetani; 一男金谷; Hiroaki Nanbu; 博昭南部; Su Yamazaki; 枢山崎; Takeshi Kusunoki; 武志楠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-23
Filing date: 1995-10-23
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】ダイナミック論理回路の判定・評価期間におけ
る応答時間の短縮化と、フローティング時間の短縮化を
図ることにある。【解決手段】１つないし複数の入力信号Ａ及びプリチャ
ージ期間または判定期間を決める制御信号φ１の各々を
入力とするダイナミック論理回路１と、ダイナミック論
理回路１の制御信号φ１を入力とし、第１のＭＯＳトラ
ンジスタのドレイン側とソース側の各々を出力とし、ド
レイン側またはソース側が上記ダイナミック論理回路１
の出力Ｚ１に接続されている第１のフローティング防止
回路Ｆ１と、ダイナミック論理回路１の出力Ｚ１を入力
とし、第２のＭＯＳトランジスタのドレイン側を出力と
し、該出力が上記第１のＭＯＳトランジスタのソース側
またはドレイン側と接続されている第２のフローティン
グ防止回路Ｆ２とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック論理回路
に係り、判定期間における応答時間の短縮化と、フロー
ティング時間の短縮化を図った半導体論理回路に関する
ものである。

【０００２】

【従来の技術】容量にプリチャージした電荷を放電する
回路を備えた論理回路を、ダイナミック論理回路と呼ん
でいる。図２(ａ)及び(ｂ)は、従来のダイナミック論理
回路の構成図である。これらのダイナミック論理回路の
動作については、例えば、”CMOS VLSI設計の原理”(富
沢・松山監訳、丸善)の１３８頁〜１４４頁に記載され
ている。図２(ａ)は基本形のダイナミックCMOS(相補形
電界効果トランジスタ)ゲートであり、ｐ形MOSトランジ
スタMP3を介して第１電源(電位)VDDから出力ノードＺ１
にプリチャージされる。さらに、第２電源VSSに接続さ
れたｎ形トランジスタMN3を介して出力ノードＺ１から
条件的に放電されるようなｎ形論理回路を含む構成にな
っている。(ｂ)はラッチ形であり、基本形の出力ノード
Z1にCMOSインバータとｐ形MOSトランジスタMP2で構成さ
れた回路が接続されている。これらのダイナミック論理
回路の利点は、ｎ形論理回路に入力される信号A(１、或
いは複数)に１本あたり１個のトランジスタしか使用さ
れていないため、入力の容量性負荷が小さくなる点であ
る。これに対して、通常のCMOSゲートは、入力信号１本
当り２個、つまりｐ形MOSトランジスタとn形MOSトラン
ジスタの２個（のゲート）が接続されている。

【０００３】

【発明が解決しようとする課題】しかし、図２(ａ)の基
本形では、出力ノードZ1が電源電位に接続されずにフロ
ーティングとなるケースがあり、一方、図２(ｂ)のラッ
チ形では、電源電位にトランジスタを介して接続される
のでフローティングは防止されるが、トランジスタによ
る浮遊容量が追加されるため、それによる動作速度が遅
くなることが知られている。図３(ａ)の従来回路の動作
説明図を用いて、更に詳しく述べる。制御信号φが低電
位の時はプリチャージ期間であり、入力Aの電位に関係
無く出力Z1は、ｐ形MOSトランジスタMP3によってプリチ
ャージされるため、高電位である。制御信号φ1が低電
位から高電位になると、P形MOSトランジスタMP3が非導
通状態となり、判定期間（評価期間、応答期間）とな
る。この時、図２(ａ)の基本形では、入力Aが高電位の
場合(ケース１)にはｎ形論理回路およびn形MOSトランジ
スタMN3が導通であるため、出力Z1に蓄積された電荷は
高速に放電され、遅延時間あるいはフローティングに対
しては何等問題無い。しかし、入力Aが低電位の場合(ケ
ース２)には、ｎ形論理回路が非導通となり、出力Z1に
蓄積された電荷は放電されず、高電位のままフローティ
ング状態となる。このフローティング期間は、ノイズ耐
性が弱いことが知られている。従って、この状態の期間
を少なくすることが望ましい。一方、図２(ｂ)のラッチ
形では、入力Aが低電位の場合(ケース２)、図３（ａ）
の（ケース２）破線で示すように基本形と同様、出力Z1
は高電位のままであるが、ｐ形MOSトランジスタMP2が導
通状態にあるため、フローティング状態にならない。し
かし、入力Aが高電位の場合(ケース１)には、図３
（ａ）の（ケース１）破線で示すように、基本形と同
様、出力Z1は放電されるがｐ形MOSトランジスタMP2が導
通状態にあることにより、基本形より速度が遅くなる。
この回路形式で高速化するためには、ｐ形MOSトランジ
スタMP2を小さく(弱く)して、オン抵抗を大きくする必
要があるが、しかしながらｐ形MOSトランジスタMP2を小
さくすればする程、ノイズ耐性が弱くなってしまう。本
発明の目的は、このような従来の課題を解決し、判定期
間における応答時間の短縮化と、フローティング時間の
短縮化を図ることが可能な半導体論理回路を提供するこ
とにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体論理回路は、１つないし複数の入力
信号Ａ及びプリチャージ期間または判定期間を決める制
御信号φ１の各々を入力とするダイナミック論理回路１
と、該ダイナミック論理回路１の制御信号φ１を入力と
し、第１のＭＯＳトランジスタのドレイン側とソース側
の各々を出力とし、ドレイン側またはソース側が上記ダ
イナミック論理回路１の出力Ｚ１に接続されている第１
のフローティング防止回路Ｆ１と、上記ダイナミック論
理回路１の出力Ｚ１を入力とし、第２のＭＯＳトランジ
スタのドレイン側を出力とし、該出力が上記第１のＭＯ
Ｓトランジスタのソース側またはドレイン側と接続され
ている第２のフローティング防止回路Ｆ２とで構成する
ことを特徴としている。ここで、ダイナミック論理回路
1と第２のフローティング防止回路F2は、図２（ｂ）に
示す従来のラッチ形ダイナミック論理回路であって、本
発明はこの回路に新たにフローティング防止回路F1を追
加したものである。

【０００５】

【発明の実施の形態】本発明においては、ダイナミック
論理回路1がプリチャージ期間から判定期間に変わった
後、一定時間(少なくとも出力Z1に蓄積された電荷が高
速に放電されるまでの時間)遅れて第１のフローティン
グ防止回路F1が作動する様に制御される。また、第２の
フローティング防止回路F2は出力Z1が高電位時に作動
し、低電位時に作動しない様に制御される。この結果、
入力信号Aが高電位の場合、出力Z1に蓄積された電荷が
高速に放電されて低電位となる。また、入力信号Aが低
電位の場合、出力Z1は高電位のままであるが、この時、
前記一定時間は第１のフローティング防止回路F1が作動
しないためフローティングであるが、その後は第１、及
び第２のフローティング防止回路F1、F2が共に作動する
ためフローティングではなくなる。これにより、ダイナ
ミック論理回路の判定期間における応答時間を短縮する
ことができるとともに、フローティング時間も短縮する
ことができるので、高速化と信頼性を向上することがで
きる。

【０００６】

【実施例】図１は、本発明の第１の実施例を示す半導体
論理回路の回路構成図である。ダイナミック論理回路1
は、図２(ａ)で示した基本形のダイナミックCMOSゲート
1である。また、第１のフローティング防止回路F1は、
インバータ３段(奇数段であればよい)の遅延回路DLと、
該遅延回路DLの出力φ2をゲートで受ける第１のｐ形MOS
トランジスタMP1から成り、遅延回路DLの入力(第１端
子)には制御信号φ1が接続され、ｐ形MOSトランジスタM
P1のドレイン(第２端子)にはダイナミック論理回路1の
出力Z1が接続されている。また、第２のフローティング
防止回路F2は、インバータN1と、該インバータN1の出力
Z2をゲートで受ける第２のｐ形MOSトランジスタMP2から
成り、インバータN1の入力(第５端子)はダイナミック論
理回路1の出力Z1に接続され、ｐ形MOSトランジスタMP2
のソースは第１の電源VDDに接続され、ドレイン(第４端
子)はｐ形MOSトランジスタMP1のソース(第３端子)に接
続された構成になっている。

【０００７】図３(ｂ)は、本発明の回路の動作説明図で
ある。制御信号φ1が低電位の時(プリチャージ期間)、
入力Aの電位に関係無く、出力Z1はダイナミック論理回
路1のｐ形MOSトランジスタMP3を介してプリチャージさ
れるため、高電位である。制御信号φ1が低電位から高
電位(判定、評価期間)になると、遅延回路DLの出力φ2
は遅延時間td1遅れて高電位から低電位になり、ｐ形MOS
トランジスタMP1は非導通から導通にかわる。次に、判
定期間のうち、遅延時間td1の期間と、残りの時間td2の
期間について述べる。まず、遅延時間td1の期間では、
入力Aが高電位の場合(ケース１)、ｎ形論理回路およびn
形MOSトランジスタMN3が導通状態であり、かつ、ｐ形MO
SトランジスタMP1が非導通であることにより、出力Z1に
蓄積されている電荷は第２電源VSSを通して高速に放電
される。また、入力Aが低電位の場合(ケース２)には、
ｎ形論理回路が非導通であり、かつ、ｐ形MOSトランジ
スタMP1が非導通であることにより、出力Z1に蓄積され
ている電荷は充放電されず高電位のままであり、フロー
ティング状態である。

【０００８】次に、残りの時間td2の期間では、制御信
号φ1が高電位(判定、評価期間)で、遅延回路ＤＬの出
力φ２が低電位であるためｐ形MOSトランジスタMP1が導
通状態であるが、入力信号Aが高電位の場合(ケース
１)、出力Z1が低電位で出力Z2が高電位のため、ｐ形MOS
トランジスタMP2が非導通であり、出力Z1は低電位に保
たれる。また、ｔｄ２の期間では、前述の如くｐ形トラ
ンジスタMP1が導通であり、かつ、入力信号Aが低電位の
場合(ケース２)には、出力Z1が高電位で出力Z2が低電位
のためｐ形トランジスタMP2が導通であることにより、
出力Z1は第１の電源電位VDDに接続されるため、高電位
に接続されることになりフローテイング状態ではなくな
る。結局、図３（ａ）から明らかなように、本実施例で
は、図３（ａ）に示すようにｐ形MOSトランジスタMP2の
非導通状態をｔd１の時間のみとし、残りのｔｄ２の時
間は導通状態にした。これにより応答時間は速くなり、
フローティング時間はtd1のみの時間となったので、本
実施例によれば、ダイナミック論理回路の判定期間にお
ける応答時間の短縮化と、フローティング時間の短縮化
を図ることができる。

【０００９】図４(ａ)及び(ｂ)は、第１の実施例に適用
される他のダイナミック論理回路の回路構成図である。
これらは、従来から知られている回路であり、図４(ａ)
は図１に示したダイナミック論理回路1の貫通防止用ｎ
形MOSトランジスタMN3が削除されている回路である。従
って、この回路を用いる場合、プリチャージ期間中は入
力信号Aを低電位に保つように制御しないと、貫通電流
が流れる。また、図４(ｂ)は、入力信号Aを入力とするC
MOSインバータ(或いはNAND回路、或いはｎ形論理回路)N
2と、制御信号φ1を入力とするCMOSインバータN3で構成
され、CMOSインバータN3のｎ形MOSトランジスタMN5のソ
ースがインバータN2の出力に接続され、CMOSインバータ
N3の出力がダイナミック論理回路1の出力Z1となってい
る。この回路は、図１に示すダイナミック論理回路1と
同じ動作を行なう。すなわち、図１のダイナミック論理
回路1のｐ形MOSトランジスタMP3とn形MOSトランジスタM
N3からなるCMOSが、図４（ｂ）のｐ形MOSトランジスタM
P5とn形MOSトランジスタMN5からなるCMOSに相当し、図
１のn形論理回路が、図４（ｂ）のｐ形MOSトランジスタ
MP4とn形MOSトランジスタMN4からなるCMOSに相当する。

【００１０】図５は、第１の実施例に適用される他の第
１のフローティング防止回路F1を示す図である。この回
路は、インバータ２段(偶数段であればよい)の遅延回路
DLと、該遅延回路DLの出力φ2をゲートで受ける第１の
ｎ形MOSトランジスタMN1で構成されている。このよう
に、図１に示す第１のフローティング防止回路F1にｎ形
MOSトランジスタを使用した場合には、遅延回路DLのイ
ンバータは偶数段にする必要がある。また、図３(ｂ)の
動作説明図に示す信号φ2のみの極性を反転して考える
必要がある。以上、図１、図４、図５に示すダイナミッ
ク論理回路1、及び第１のフローティング防止回路F1、
及び第２のフローティング防止回路F2を、各々組み合わ
せた回路構成とすることで、第１の実施例と同様の効果
を得ることができる。

【００１１】次に、図６に本発明の第２の実施例を示す
半導体論理回路の回路構成図である。本実施例は、ダイ
ナミック論理回路1がｐ形論理回路を含むダイナミック
論理回路である場合である。この場合には、ダイナミッ
ク論理回路1、及び第１のフローティング防止回路F1、
及び第２のフローティング防止回路F2の接続関係は、図
１に示す第１の実施例とほぼ同様であるが、次の点が異
なっている。すなわち、ｐ形MOSトランジスタMP1及びMP
2のかわりにｎ形MOSトランジスタMN1及びMN2を使用し、
n形MOSトランジスタMN2のソースが第２の電源VSSに接続
されていることである。また、n形MOSトランジスタMN1
のゲートを駆動している遅延回路DLの出力φ2の極性
は、制御信号φ1の極性と逆である必要があるため、遅
延回路DLのインバータ段数は奇数段である必要がある。
本実施例の回路動作は、図３(ｂ)に示す動作説明図の各
信号の極性を反転させて考える必要がある。また、プリ
チャージ及び判定期間の充放電関係を第１の実施例の場
合と逆にして考える必要がある。例えば、図６の制御信
号φ1はプリチャージ期間でハイレベル、評価期間でロ
ーレベルとなり、第1のフローティング防止回路F1の信
号φ2は逆にプリチャージ期間でローレベル、評価期間
でハイレベルとなる。

【００１２】図７(ａ)及び(ｂ)は、第２の実施例に適用
される他のダイナミック論理回路を示す図である。これ
らは、従来から知られている回路であり、図７(ａ)は図
６に示したダイナミック論理回路1の貫通防止用ｐ形MOS
トランジスタMP3が削除されている回路である。従っ
て、この回路を使用する場合、プリチャージ期間中は入
力信号Aを高電位に保つように制御しないと、貫通電流
が流れる。また図７(ｂ)は、入力信号Aを入力とするCMO
Sインバータ(或いはNOR回路、或いはｐ形論理回路)N4
と、制御信号φ1を入力とするCMOSインバータN5で構成
され、該CMOSインバータN5のｐ形MOSトランジスタMP7の
ソースが該インバータN4の出力に接続され、該CMOSイン
バータN5の出力がダイナミック論理回路1の出力Z1とな
っている。この回路は、図６に示したダイナミック論理
回路1と同じ動作を行なう。

【００１３】図８は、第２の実施例に適用される他の第
１のフローテイング防止回路F1を示す図である。この回
路は、インバータ２段(偶数段であればよい)の遅延回路
DLと、該遅延回路DLの出力φ2をゲートで受ける第１の
ｐ形トランジスタMP1で構成されている。図６に示す第
１のフローティング防止回路F1にｎ形MOSトランジスタ
ではなくｐ形MOSトランジスタを使用する場合には、図
８に示すように、遅延回路DLのインバータの数を偶数に
してその出力φ2にｐ形MOSトランジスタMP1を接続す
る。以上、図６、図７、図８に示すダイナミック論理回
路1、及び第１のフローティング防止回路F1、及び第２
のフローティング防止回路F2を、各々組み合わせた回路
構成とすることで、第１の実施例と同様の効果を得るこ
とができる。

【００１４】図９は、本発明の第３の実施例を示す半導
体論理回路の回路構成図である。本実施例は、入力信号
Aを入力とするCMOSインバータ(或いはNAND回路)N6と、
前記制御信号φ1を入力とするCMOSインバータN7から成
り、該CMOSインバータN7のｎ形MOSトランジスタMN9のソ
ースが、該インバータN6の出力に接続されているダイナ
ミック論理回路1と、前記制御信号φ1を入力とする遅延
回路DLの出力φ2をゲートで受けるｐ形MOSトランジスタ
MP10から成る第３のフローティング防止回路F3とで構成
され、該ｐ形トランジスタMP10のソースがダイナミック
論理回路1の出力Z1に接続され、ドレインが該インバー
タN6の出力に接続されている。このように、図４（ｂ）
に示すダイナミック論理回路1を使用した場合には、図
９に示すような簡単な構成の第３のフローティング防止
回路1を付加するのみで、図１の半導体論理回路と同一
の効果が得られる。

【００１５】まず、このダイナミック論理回路1の動作
を説明する。この回路は従来から知られている回路であ
り、基本的には図３(ａ)に示す従来回路の動作説明図の
実線で示す動作と同じである。すなわち、制御信号φ1
が高電位(判定、評価期間)で入力信号Aが低電位の場合
(ケース２)、出力Z1はｐ形MOSトランジスタMP8、及びｎ
形MOSトランジスタMN9を介してVDD電位に充電されてい
るが、ｎ形MOSトランジスタMN9をソースフォロワとして
用いているため、ノイズ耐性が弱い。すなわち、ｎ形MO
SトランジスタMN9のしきい値電圧をVthとすると、出力Z
1は(VDD-Vth)電位まで容易に低下し、出力Z1は充電する
能力も弱く、再びVDD電位になるのに長い時間を要す
る。この問題を解決するために、第３のフローティング
防止回路F3を設けている。これにより、図３(ｂ)に示す
ように、応答期間を短縮し、フローティング期間をtd1
のみに短縮している。この場合、制御信号φ1が低電位
から高電位(プリチャージ期間から評価期間)に変わる
と、遅延回路DLの遅延時間分遅れてｐ形MOSトランジス
タMP10が導通となる。ｐ形MOSトランジスタMP10は、ソ
ース接地で用いられているため、出力Z1は容易にVDD電
位に充電されるため、前記の様にノイズ耐性が弱いとい
う問題が無くなる。

【００１６】図１０は、本発明の第４の実施例を示す半
導体論理回路の回路構成図である。本実施例は、図９の
回路構成において、ダイナミック論理回路1を図７
（ｂ）に示す回路に置き替え、第３のフローティング防
止回路F３のｐ形MOSトランジスタMP10をn形MOSトランジ
スタMN13で構成し、第４のフローティング防止回路とし
たものである。入力信号Aを入力とするCMOSインバータ
(或いはNOR回路)N8と、前記制御信号φ1を入力とするCM
OSインバータN9から成り、該CMOSインバータN9のｐ形MO
SトランジスタMP12のソースが、該インバータN8の出力
に接続されているダイナミック論理回路1と、前記制御
信号φ1を入力とする遅延回路DLの出力φ2をゲートで受
けるｎ形MOSトランジスタMN13から成る第４のフローテ
ィング防止回路F4とで構成され、該ｎ形MOSトランジス
タMN13のソースがダイナミック論理回路1の出力Z1に接
続され、ドレインが該インバータN8の出力に接続されて
いる。本実施例の回路動作は、図３(ｂ)に示す動作説明
図の各信号の極性を反転させて考える必要がある。ま
た、プリチャージ及び判定（評価）期間の充放電関係を
第１の実施例の場合と逆にして考える必要がある。例え
ば、図１０の制御信号φ1はプリチャージ期間でハイレ
ベル、判定（評価）期間でローレベルとなり、第1のフ
ローティング防止回路F1の信号φ2は逆にプリチャージ
期間でローレベル、判定（評価）期間でハイレベルとな
る。

【００１７】このダイナミック論理回路1も従来から知
られている回路であり、基本的には図３(ａ)に示す従来
回路の動作説明図の実線で示す信号の極性を反転した動
作と同じである。また、第３の実施例と同様の問題があ
る。すなわち、制御信号φ1が低電位(判定、評価期間)
で入力信号Aが高電位の場合(ケース２)、出力Z1はｎ形M
OSトランジスタMN11、及びｐ形MOSトランジスタMP12を
介してVSS電位に放電されているが、ｐ形MOSトランジス
タMP12がソースフォロワとして用いられているため、ノ
イズ耐性が弱い。すなわち、ｐ形MOSトランジスタMP12
のしきい値電圧をVthとすると、出力Z1は(VSS+Vth)電位
まで容易に上昇し、再びVSS電位に下がるまで長い時間
を要する。この問題を解決するために第４のフローティ
ング防止回路F4を設けている。これにより、図３(ｂ)に
示すように、応答期間を短縮し、フローティング期間を
td1のみに短縮している。この場合、制御信号φ1が高電
位から低電位(プリチャージ期間から評価期間)に変わる
と、遅延回路DLの遅延時間分遅れてｎ形MOSトランジス
タMN13が導通となる。ｎ形MOSトランジスタMN13は、ソ
ース接地で用いられるため、出力Z1は容易にVSS電位に
放電され、ノイズ耐性が弱いという問題が無くなる。

【００１８】図１１は、本発明の第５の実施例を示す半
導体論理回路の回路構成図であり、図１２は、本発明の
第６の実施例を示す半導体論理回路の回路構成図であ
る。以下、制御信号φ1で複数の本発明回路を駆動する
場合について述べる。まず、図１の第１の実施例を複数
個駆動する場合を図１１により説明する。本実施例は、
簡単化のため４つのドライバDR1〜DR4を駆動するケース
を示している。ここでドライバDR1〜DR4とは、図１に示
すダイナミック論理回路1と第1のフローティング防止回
路F1から遅延回路DLを除いた回路と第2のフローティン
グ防止回路F2が含まれる。制御信号φ1はドライバDR1〜
DR4に共通に入力され、入力信号A〜DはドライバDR1〜DR
4に各々一本ずつ入力されている。また、制御信号φ1を
入力とする遅延回路DLは一つであり、その出力信号φ2
はドライバDR1〜DR4のｐ形MOSトランジスタMP1のゲート
に共通に入力されている。この様に、同じ制御信号φ1
で複数の本発明回路を駆動する場合には、遅延回路DLを
共通化して一つにできるため、消費電力とレイアウト面
積をあまり増加させないで、第１の実施例と同様の効果
を得ることができる。次に、図９の第３の実施例を複数
個駆動する場合を、図１２に示している。ここで、ドラ
イバDR1〜DR4とは、図９に示すダイナミック論理回路１
と第３のフローティング防止回路F3から遅延回路DLを除
いた回路が含まれる。図１２に示すように、本実施例も
上記同様、同じ制御信号φ1で複数の本発明回路を駆動
する場合は、遅延回路DLを共通化して一つにできるた
め、第１の実施例と同様の効果を得ることができる。な
お、第２、第４の実施例を複数個駆動する場合も同様で
あることは明らかである。

【００１９】

【発明の効果】以上のように、本発明によれば、ダイナ
ミック論理回路の判定(評価)期間における応答時間の短
縮化と、フローティング時間の短縮化を図ることができ
るので、論理回路の動作の高速化と信頼性を向上するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体論理回路の
回路構成図である。

【図２】従来例のダイナミック論理回路を示す回路構成
図である。

【図３】本発明および従来の論理回路の動作説明図であ
る。

【図４】第１の実施例に適用される他のダイナミック論
理回路を示す図である。

【図５】第１の実施例に適用される他のフローティング
防止回路を示す図である。

【図６】本発明の第２の実施例を示す半導体論理回路の
回路構成図である。

【図７】第２の実施例に適用される他のダイナミック論
理回路を示す図である。

【図８】第２の実施例に適用される他のフローティング
防止回路を示す図である。

【図９】本発明の第３の実施例を示す半導体論理回路の
回路構成図である。

【図１０】本発明の第４の実施例を示す半導体論理回路
の回路構成図である。

【図１１】本発明の第５の実施例を示す半導体論理回路
の回路構成図である。

【図１２】本発明の第６の実施例を示す半導体論理回路
の回路構成図である。

【符号の説明】

φ1〜φ…制御信号、A…入力信号、1…ダイナミック論
理回路、DL…遅延回路、F1〜F2…第１および第２のフロ
ーティング防止回路、MN3…ｎ形MOSトランジスタ、MP1
〜MP3…p形MOSトランジスタ、N1〜N9…インバータ、Z1
…出力、MP4〜MP12…ｐ形MOSトランジスタ、MN4〜MN9,M
N11〜MN13…n形MOSトランジスタ、VDD…電源電位(ハイ
レベル)、VSS…電源電位(ローレベル)、F3,F4…第３お
よび第４のフローティング防止回路、DR…ドライバ回
路、Z11〜Z14,Z21〜Z24…出力、B,C,D…入力信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者楠武志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】１つないし複数の入力信号Ａ及びプリチャ
ージ期間または判定期間を決める制御信号φ１の各々を
入力とするダイナミック論理回路１と、該ダイナミック論理回路１の制御信号φ１を入力とし、
第１のＭＯＳトランジスタのドレイン側とソース側の各
々を出力とし、ドレイン側またはソース側が上記ダイナ
ミック論理回路１の出力Ｚ１に接続されている第１のフ
ローティング防止回路Ｆ１と、上記ダイナミック論理回路１の出力Ｚ１を入力とし、第
２のＭＯＳトランジスタのドレイン側を出力とし、該出
力が上記第１のＭＯＳトランジスタのソース側またはド
レイン側と接続されている第２のフローティング防止回
路Ｆ２とで構成することを特徴とする半導体論理回路。
【請求項２】前記ダイナミック論理回路１は、入力信号
Ａを入力とするｎ形論理回路を含むダイナミック論理回
路であることを特徴とする請求項１に記載の半導体論理
回路。
【請求項３】前記ダイナミック論理回路１は、入力信号
Ａを入力とするＣＭＯＳインバータＮ２と、制御信号φ
1を入力とするＣＭＯＳインバータＮ３で構成され、該
ＣＭＯＳインバータＮ３を構成するＮ形ＭＯＳトランジ
スタＭＮ５のソースが上記ＣＭＯＳインバータＮ２の出
力に接続され、かつ該ＣＭＯＳインバータＮ３の出力が
ダイナミック論理回路１の出力であることを特徴とする
請求項１に記載の半導体論理回路。
【請求項４】前記第１のフローティング防止回路Ｆ１
は、前記制御信号φ１を入力とする遅延回路ＤＬと、該
遅延回路ＤＬの出力φ２をゲートで受ける第１のｐまた
はｎ形ＭＯＳトランジスタＭＰ１またはＭＮ１で構成さ
れており、該第１のｐまたはｎ形ＭＯＳトランジスタＭ
Ｐ１のドレインまたはＭＮ１のソースがダイナミック論
理回路１の出力Ｚ１に接続され、ＭＰ１のソースまたは
ＭＮ１のドレインが第２のフローティング防止回路Ｆ２
の出力端子に接続されていることを特徴とする請求項１
〜３の１つに記載の半導体論理回路。
【請求項５】前記第２のフローティング防止回路Ｆ２
は、ＣＭＯＳインバータＮ１と、該ＣＭＯＳインバータ
Ｎ１の出力Ｚ２をゲートで受ける第２のｐ形トランジス
タＭＰ２で構成されており、該ＣＭＯＳインバータＮ１
の入力がダイナミック論理回路１の出力Ｚ１に接続さ
れ、該第２のｐ形トランジスタＭＰ２のドレインが第１
のフローティング防止回路Ｆ１の第１のｐまたはｎ形MO
SトランジスタＭＰ１のソースまたはＭＮ１のドレイン
に接続され、ＭＰ２のソースが第１の電源ＶＤＤに接続
されていることを特徴とする請求項１〜４の１つに記載
の半導体論理回路。
【請求項６】前記ダイナミック論理回路１は、入力信号
Ａを入力とするｐ形論理回路を含むダイナミック論理回
路であることを特徴とする請求項１に記載の半導体論理
回路。
【請求項７】前記ダイナミック論理回路１は、入力信号
Ａを入力とするＣＭＯＳインバータＮ４と、制御信号φ
を入力とするＣＭＯＳインバータＮ５で構成され、該Ｃ
ＭＯＳインバータＮ５のｐ形トランジスタＭＰ７のソー
スが該インバータＮ４の出力に接続され、該ＣＭＯＳイ
ンバータＮ５の出力がダイナミック論理回路１の出力で
あることを特徴とする請求項１に記載の半導体論理回
路。
【請求項８】前記第１のフローティング防止回路Ｆ１
は、前記制御信号φ１を入力とする遅延回路ＤＬと、該
遅延回路ＤＬの出力φ２をゲートで受ける第１のｎまた
はｐ形ＭＯＳトランジスタＭＮ１またはＭＰ１で構成さ
れており、該第１のｎまたはｐ形ＭＯＳトランジスタＭ
Ｎ１のドレインまたはＭＰ１のソースがダイナミック論
理回路1の出力端子に接続され、ＭＮ１のソースまたは
ＭＰ１のドレインが第２のフローティング防止回路Ｆ２
の出力端子に接続されていることを特徴とする請求項６
〜７の１つに記載の半導体論理回路。
【請求項９】前記第２のフローティング防止回路Ｆ２
は、ＣＭＯＳインバータＮ１と、該ＣＭＯＳインバータ
Ｎ１の出力Ｚ２をゲートで受ける第２のｎ形ＭＯＳトラ
ンジスタＭＮ２で構成されており、該ＣＭＯＳインバー
タＮ１の入力がダイナミック論理回路１の出力Ｚ１に接
続され、該第２のｎ形ＭＯＳトランジスタＭＮ２のドレ
インが第１のフローティング防止回路Ｆ１の第１のｎま
たはｐ形ＭＯＳトランジスタＭＮ１またはＭＰ１のソー
スまたはドレインに接続され、ＭＮ２のソースが第２の
電源ＶＳＳに接続されていることを特徴とする請求項６
〜８の１つに記載の半導体論理回路。
【請求項１０】１ないし複数の入力信号Ａを入力とする
ＣＭＯＳインバータＮ６と、制御信号φ１を入力とする
ＣＭＯＳインバータＮ７から成り、該ＣＭＯＳインバー
タＮ７のｎ形ＭＯＳトランジスタＭＮ９のソースが、該
ＣＭＯＳインバータＮ６の出力に接続されているダイナ
ミック論理回路１と、前記制御信号φ１を入力とする遅
延回路ＤＬの出力φ２をゲートで受けるｐ形トランジス
タＭＰ１０から成る第３のフローティング防止回路Ｆ３
とで構成され、該ｐ形ＭＯＳトランジスタＭＰ１０のソ
ースがダイナミック論理回路１の出力Ｚ１に接続され、
ドレインが該ＣＭＯＳインバータＮ６の出力に接続され
ていることを特徴とする半導体論理回路。
【請求項１１】１ないし複数の入力信号Ａを入力とする
ＣＭＯＳインバータＮ８と、制御信号φ１を入力とすＣ
ＭＯＳインバータＮ９から成り、該ＣＭＯＳインバータ
Ｎ９のｐ形ＭＯＳトランジスタＭＰ１２のソースが、該
ＣＭＯＳインバータＮ８の出力に接続されているダイナ
ミック論理回路１と、前記制御信号φ１を入力とする遅
延回路ＤＬの出力φ２をゲートで受けるｎ形ＭＯＳトラ
ンジスタＭＮ１３から成る第４のフローティング防止回
路Ｆ４とで構成され、該ｎ形ＭＯＳトランジスタＭＮ１
３のソースがダイナミック論理回路１の出力Ｚ１に接続
され、ドレインが該ＣＭＯＳインバータＮ８の出力に接
続されていることを特徴とする半導体論理回路。
【請求項１２】前記半導体体論理回路を複数個設けると
ともに、該複数の半導体論理回路の遅延回路ＤＬを共通
化して一個設け、制御信号φ１と該共通化した遅延回路
ＤＬの出力φ２で該複数の半導体論理回路を共通に駆動
することを特徴とする請求項１〜１１の１つに記載の半
導体論理回路。