JPH0513712A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH0513712A JPH0513712A JP3189359A JP18935991A JPH0513712A JP H0513712 A JPH0513712 A JP H0513712A JP 3189359 A JP3189359 A JP 3189359A JP 18935991 A JP18935991 A JP 18935991A JP H0513712 A JPH0513712 A JP H0513712A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセル部にセルフアラインドコンタクト
を用いる半導体メモリにおいて、配線を形成するために
行われるエッチングによる半導体基板の損傷などの問題
を生じることなく、実用的な選択比のエッチング装置を
用いて配線を形成するためのパターニングを行うことを
可能とする。 【構成】 フィールド絶縁膜２により互いに分離された
メモリセル部と周辺回路部とにわたって配線Ｇが延在
し、メモリセル部における配線Ｇ上にのみこの配線Ｇと
同一形状のスペーサ用SiＯ2 膜４が形成されている。こ
の配線Ｇのうちのスペーサ用SiＯ2 膜４が形成されてい
る部分とスペーサ用SiＯ2 膜４が形成されていない部分
との接続部は、フィールド絶縁膜２上に位置するように
する。
を用いる半導体メモリにおいて、配線を形成するために
行われるエッチングによる半導体基板の損傷などの問題
を生じることなく、実用的な選択比のエッチング装置を
用いて配線を形成するためのパターニングを行うことを
可能とする。 【構成】 フィールド絶縁膜２により互いに分離された
メモリセル部と周辺回路部とにわたって配線Ｇが延在
し、メモリセル部における配線Ｇ上にのみこの配線Ｇと
同一形状のスペーサ用SiＯ2 膜４が形成されている。こ
の配線Ｇのうちのスペーサ用SiＯ2 膜４が形成されてい
る部分とスペーサ用SiＯ2 膜４が形成されていない部分
との接続部は、フィールド絶縁膜２上に位置するように
する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ及びそ
の製造方法に関し、例えばＭＯＳダイナミックＲＡＭに
適用して好適なものである。
の製造方法に関し、例えばＭＯＳダイナミックＲＡＭに
適用して好適なものである。
【０００２】
【従来の技術】近年、高集積のＭＯＳダイナミックＲＡ
Ｍにおいては、メモリセル部のコンタクト方式としてい
わゆるセルフアラインドコンタクト（self-aligned con
tact，ＳＡＣ）が多く用いられるようになってきてい
る。ところが、メモリセル部にＳＡＣを用いる場合、上
層配線との電気的絶縁のために下層配線上に厚いスペー
サ用SiＯ2 膜が残されることから、このスペーサ用SiＯ
2 膜にコンタクトホールを形成し、このコンタクトホー
ルを通じて下層配線に例えばアルミニウム（Al）配線を
コンタクトさせる時にこのコンタクトホール部における
Al配線のステップカバレッジが悪くなり、段切れなどを
生じてしまうという問題がある。
Ｍにおいては、メモリセル部のコンタクト方式としてい
わゆるセルフアラインドコンタクト（self-aligned con
tact，ＳＡＣ）が多く用いられるようになってきてい
る。ところが、メモリセル部にＳＡＣを用いる場合、上
層配線との電気的絶縁のために下層配線上に厚いスペー
サ用SiＯ2 膜が残されることから、このスペーサ用SiＯ
2 膜にコンタクトホールを形成し、このコンタクトホー
ルを通じて下層配線に例えばアルミニウム（Al）配線を
コンタクトさせる時にこのコンタクトホール部における
Al配線のステップカバレッジが悪くなり、段切れなどを
生じてしまうという問題がある。
【０００３】この問題を回避するために、本発明者は、
スペーサ用SiＯ2 膜を全面に形成した後にこれを選択的
にエッチング除去してメモリセル部の上にのみこのスペ
ーサ用SiＯ2 膜を残すとともに、Al配線を下層配線にコ
ンタクトさせる必要がある部分のスペーサ用SiＯ2 膜を
あらかじめ選択的に除去する方法を提案した（特願平２
−１１４３６６号）。
スペーサ用SiＯ2 膜を全面に形成した後にこれを選択的
にエッチング除去してメモリセル部の上にのみこのスペ
ーサ用SiＯ2 膜を残すとともに、Al配線を下層配線にコ
ンタクトさせる必要がある部分のスペーサ用SiＯ2 膜を
あらかじめ選択的に除去する方法を提案した（特願平２
−１１４３６６号）。
【０００４】
【発明が解決しようとする課題】この方法は上記問題の
解決には有効であるが、この方法には次のような問題が
ある。すなわち、スペーサ用SiＯ2 膜及び下層配線形成
用の導体膜のパターニングを反応性イオンエッチング
（ＲＩＥ）法により行う場合においては、スペーサ用Si
Ｏ2 膜と下層配線形成用の導体膜との選択比を必ずしも
十分に大きくすることができないため、スペーサ用SiＯ
2 膜をエッチングする際には、このエッチング時にマス
クとして用いられるレジストパターンにもスペーサ用Si
Ｏ2 膜にも覆われていない部分の下層配線形成用の導体
膜がエッチングされて膜厚が減少してしまう。そして、
その後にこの下層配線形成用の導体膜をエッチングした
場合、膜厚が減少した部分のこの下層配線形成用の導体
膜の下地がエッチングされる。このため、このエッチン
グされた部分の下地が半導体基板である場合には、その
損傷などが生じてしまうという問題があった。
解決には有効であるが、この方法には次のような問題が
ある。すなわち、スペーサ用SiＯ2 膜及び下層配線形成
用の導体膜のパターニングを反応性イオンエッチング
（ＲＩＥ）法により行う場合においては、スペーサ用Si
Ｏ2 膜と下層配線形成用の導体膜との選択比を必ずしも
十分に大きくすることができないため、スペーサ用SiＯ
2 膜をエッチングする際には、このエッチング時にマス
クとして用いられるレジストパターンにもスペーサ用Si
Ｏ2 膜にも覆われていない部分の下層配線形成用の導体
膜がエッチングされて膜厚が減少してしまう。そして、
その後にこの下層配線形成用の導体膜をエッチングした
場合、膜厚が減少した部分のこの下層配線形成用の導体
膜の下地がエッチングされる。このため、このエッチン
グされた部分の下地が半導体基板である場合には、その
損傷などが生じてしまうという問題があった。
【０００５】従って、この発明の目的は、エッチングに
よる半導体基板の損傷などの問題を生じることなく、実
用的な選択比のエッチング装置を用いて配線を形成する
ためのパターニングを行うことができる半導体メモリ及
びその製造方法を提供することにある。
よる半導体基板の損傷などの問題を生じることなく、実
用的な選択比のエッチング装置を用いて配線を形成する
ためのパターニングを行うことができる半導体メモリ及
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、フィールド絶縁膜（２）により互いに
分離されたメモリセル部と周辺回路部とを有し、メモリ
セル部にセルフアラインドコンタクトを用いる半導体メ
モリにおいて、メモリセル部と周辺回路部とにわたって
配線（Ｇ）が延在し、メモリセル部における配線（Ｇ）
上には配線（Ｇ）と同一形状の絶縁膜（４）が形成さ
れ、配線（Ｇ）のうちのその上に絶縁膜（４）が形成さ
れている部分と絶縁膜（４）が形成されていない部分と
の接続部がフィールド絶縁膜（２）上に位置するもので
ある。
に、この発明は、フィールド絶縁膜（２）により互いに
分離されたメモリセル部と周辺回路部とを有し、メモリ
セル部にセルフアラインドコンタクトを用いる半導体メ
モリにおいて、メモリセル部と周辺回路部とにわたって
配線（Ｇ）が延在し、メモリセル部における配線（Ｇ）
上には配線（Ｇ）と同一形状の絶縁膜（４）が形成さ
れ、配線（Ｇ）のうちのその上に絶縁膜（４）が形成さ
れている部分と絶縁膜（４）が形成されていない部分と
の接続部がフィールド絶縁膜（２）上に位置するもので
ある。
【０００７】この発明は、フィールド絶縁膜（２）によ
り互いに分離されたメモリセル部と周辺回路部とを有
し、メモリセル部にセルフアラインドコンタクトを用い
る半導体メモリの製造方法において、フィールド絶縁膜
（２）が選択的に形成された半導体基板（１）上に配線
形成用の導体膜（５）及び絶縁膜（４）を順次形成し、
メモリセル部を覆い、かつその一端部がフィールド絶縁
膜（２）上に位置する第１のレジストパターン（６）を
マスクとして絶縁膜（４）をエッチングし、第１のレジ
ストパターン（６）を除去した後、周辺回路部を覆い、
かつメモリセル部において配線（Ｇ）に対応した形状を
有する第２のレジストパターン（７）をマスクとして絶
縁膜（４）及び導体膜（５）をエッチングし、第２のレ
ジストパターン（７）を除去した後、メモリセル部を覆
い、かつ周辺回路部において配線（Ｇ）に対応した形状
を有する第３のレジストパターン（８）をマスクとして
導体膜（５）をエッチングし、その後、第３のレジスト
パターン（８）を除去するようにしたものである。
り互いに分離されたメモリセル部と周辺回路部とを有
し、メモリセル部にセルフアラインドコンタクトを用い
る半導体メモリの製造方法において、フィールド絶縁膜
（２）が選択的に形成された半導体基板（１）上に配線
形成用の導体膜（５）及び絶縁膜（４）を順次形成し、
メモリセル部を覆い、かつその一端部がフィールド絶縁
膜（２）上に位置する第１のレジストパターン（６）を
マスクとして絶縁膜（４）をエッチングし、第１のレジ
ストパターン（６）を除去した後、周辺回路部を覆い、
かつメモリセル部において配線（Ｇ）に対応した形状を
有する第２のレジストパターン（７）をマスクとして絶
縁膜（４）及び導体膜（５）をエッチングし、第２のレ
ジストパターン（７）を除去した後、メモリセル部を覆
い、かつ周辺回路部において配線（Ｇ）に対応した形状
を有する第３のレジストパターン（８）をマスクとして
導体膜（５）をエッチングし、その後、第３のレジスト
パターン（８）を除去するようにしたものである。
【０００８】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、配線（Ｇ）のうちのその上に絶縁膜（４）
が形成されている部分と絶縁膜（４）が形成されていな
い部分との接続部がフィールド絶縁膜（２）上に位置す
るので、絶縁膜（４）及び配線（Ｇ）形成用の導体膜の
パターニング時において絶縁膜（４）をエッチングする
際に、このエッチングの際にマスクとして用いられるレ
ジストパターンにも絶縁膜（４）にも覆われていない部
分の配線形成用の導体膜がエッチングされて膜厚が減少
し、これによりその後にこの配線形成用の導体膜をエッ
チングする際にこの導体膜の下地がエッチングされて
も、この下地は厚いフィールド絶縁膜であるので、エッ
チングによる半導体基板の損傷などの問題は何ら生じな
い。これによって、実用的な選択比のエッチング装置を
用いて配線を形成するためのパターニングを行うことが
できる。
リによれば、配線（Ｇ）のうちのその上に絶縁膜（４）
が形成されている部分と絶縁膜（４）が形成されていな
い部分との接続部がフィールド絶縁膜（２）上に位置す
るので、絶縁膜（４）及び配線（Ｇ）形成用の導体膜の
パターニング時において絶縁膜（４）をエッチングする
際に、このエッチングの際にマスクとして用いられるレ
ジストパターンにも絶縁膜（４）にも覆われていない部
分の配線形成用の導体膜がエッチングされて膜厚が減少
し、これによりその後にこの配線形成用の導体膜をエッ
チングする際にこの導体膜の下地がエッチングされて
も、この下地は厚いフィールド絶縁膜であるので、エッ
チングによる半導体基板の損傷などの問題は何ら生じな
い。これによって、実用的な選択比のエッチング装置を
用いて配線を形成するためのパターニングを行うことが
できる。
【０００９】また、上述のように構成されたこの発明の
半導体メモリの製造方法によれば、配線（Ｇ）のうちの
その上に絶縁膜（４）が形成されている部分と絶縁膜
（４）が形成されていない部分との接続部がフィールド
絶縁膜（２）上に位置するようにすることができるの
で、上述と同様に、エッチングによる半導体基板の損傷
などの問題を生じることなく、実用的な選択比のエッチ
ング装置を用いて配線を形成するためのパターニングを
行うことができる。
半導体メモリの製造方法によれば、配線（Ｇ）のうちの
その上に絶縁膜（４）が形成されている部分と絶縁膜
（４）が形成されていない部分との接続部がフィールド
絶縁膜（２）上に位置するようにすることができるの
で、上述と同様に、エッチングによる半導体基板の損傷
などの問題を生じることなく、実用的な選択比のエッチ
ング装置を用いて配線を形成するためのパターニングを
行うことができる。
【００１０】
【実施例】以下、この発明をＭＯＳダイナミックＲＡＭ
に適用した一実施例について図面を参照しながら説明す
る。この実施例によるＭＯＳダイナミックＲＡＭにおい
ては、メモリセル部にＳＡＣを用い、周辺回路部におい
てはＳＡＣを用いない。図１はこの実施例によるＭＯＳ
ダイナミックＲＡＭのメモリセル部と周辺回路部との境
界部を示す平面図であり、図２は図１の２−２線に沿っ
ての断面図である。
に適用した一実施例について図面を参照しながら説明す
る。この実施例によるＭＯＳダイナミックＲＡＭにおい
ては、メモリセル部にＳＡＣを用い、周辺回路部におい
てはＳＡＣを用いない。図１はこの実施例によるＭＯＳ
ダイナミックＲＡＭのメモリセル部と周辺回路部との境
界部を示す平面図であり、図２は図１の２−２線に沿っ
ての断面図である。
【００１１】図１及び図２において、符号１は例えばｐ
型シリコン（Si）基板のような半導体基板、２は例えば
SiＯ2 膜のようなフィールド絶縁膜、３は例えばSiＯ2
膜のようなゲート絶縁膜を示す。図１及び図２に示すよ
うに、メモリセル部と周辺回路部とはフィールド絶縁膜
２により互いに分離されている。そして、このフィール
ド絶縁膜２上を通って、メモリセル部と周辺回路部とに
わたってゲート配線Ｇが延在している。このゲート配線
Ｇは、例えば不純物がドープされた多結晶Si膜や、この
多結晶Si膜上に高融点金属シリサイド膜を重ねたポリサ
イド膜などにより形成される。
型シリコン（Si）基板のような半導体基板、２は例えば
SiＯ2 膜のようなフィールド絶縁膜、３は例えばSiＯ2
膜のようなゲート絶縁膜を示す。図１及び図２に示すよ
うに、メモリセル部と周辺回路部とはフィールド絶縁膜
２により互いに分離されている。そして、このフィール
ド絶縁膜２上を通って、メモリセル部と周辺回路部とに
わたってゲート配線Ｇが延在している。このゲート配線
Ｇは、例えば不純物がドープされた多結晶Si膜や、この
多結晶Si膜上に高融点金属シリサイド膜を重ねたポリサ
イド膜などにより形成される。
【００１２】この実施例においては、メモリセル部にお
けるゲート配線Ｇ上には、ＳＡＣの厚いスペーサ用SiＯ
2 膜４がこのゲート配線Ｇと同一形状に形成されてい
る。一方、周辺回路部におけるこのゲート配線Ｇ上に
は、スペーサ用SiＯ2 膜４は形成されていない。そし
て、ゲート配線Ｇのうちのその上にスペーサ用SiＯ2 膜
４が形成されている部分とその上にスペーサ用SiＯ2 膜
４が形成されていない部分との接続部は、メモリセル部
と周辺回路部とを分離するフィールド絶縁膜２上に位置
している。
けるゲート配線Ｇ上には、ＳＡＣの厚いスペーサ用SiＯ
2 膜４がこのゲート配線Ｇと同一形状に形成されてい
る。一方、周辺回路部におけるこのゲート配線Ｇ上に
は、スペーサ用SiＯ2 膜４は形成されていない。そし
て、ゲート配線Ｇのうちのその上にスペーサ用SiＯ2 膜
４が形成されている部分とその上にスペーサ用SiＯ2 膜
４が形成されていない部分との接続部は、メモリセル部
と周辺回路部とを分離するフィールド絶縁膜２上に位置
している。
【００１３】この実施例において、メモリセル部と周辺
回路部とを分離するフィールド絶縁膜２の幅Ｗは、Ｗ≧
ａ＋Δｘを満足するような値に選ばれる。ここで、ａ
（図１参照）は上記接続部の長さであり、Δｘは後述の
レジストパターン６、７、８を形成するための３回のリ
ソグラフィー工程における３回分のマスク合わせずれで
ある。
回路部とを分離するフィールド絶縁膜２の幅Ｗは、Ｗ≧
ａ＋Δｘを満足するような値に選ばれる。ここで、ａ
（図１参照）は上記接続部の長さであり、Δｘは後述の
レジストパターン６、７、８を形成するための３回のリ
ソグラフィー工程における３回分のマスク合わせずれで
ある。
【００１４】次に、上述のように構成されたこの実施例
によるＭＯＳダイナミックＲＡＭの製造方法について説
明する。図３及び図４（図３の４−４線に沿っての断面
図）に示すように、まず、半導体基板１の表面を選択的
に熱酸化してフィールド絶縁膜２を形成した後、このフ
ィールド絶縁膜２に囲まれた活性領域の表面に熱酸化法
によりゲート絶縁膜３を形成する。
によるＭＯＳダイナミックＲＡＭの製造方法について説
明する。図３及び図４（図３の４−４線に沿っての断面
図）に示すように、まず、半導体基板１の表面を選択的
に熱酸化してフィールド絶縁膜２を形成した後、このフ
ィールド絶縁膜２に囲まれた活性領域の表面に熱酸化法
によりゲート絶縁膜３を形成する。
【００１５】次に、ゲート配線形成用の材料として例え
ば多結晶Si膜５をＣＶＤ法により全面に形成した後、こ
の多結晶Si膜５の全面にＳＡＣの厚いスペーサ用SiＯ2
膜４を形成する。次に、このスペーサ用SiＯ2 膜４上
に、メモリセル部及び接続部のほぼ半分を覆うレジスト
パターン６をリソグラフィーにより形成する。次に、こ
のレジストパターン６をマスクとしてスペーサ用SiＯ2
膜４を例えばウエットエッチング法によりエッチングす
る。これによって、図５及び図６（図５の６−６線に沿
っての断面図）に示すように、周辺回路部の上のスペー
サ用SiＯ2 膜４は除去され、メモリセル部及び接続部の
ほぼ半分の上だけにスペーサ用SiＯ2 膜４が残される。
ば多結晶Si膜５をＣＶＤ法により全面に形成した後、こ
の多結晶Si膜５の全面にＳＡＣの厚いスペーサ用SiＯ2
膜４を形成する。次に、このスペーサ用SiＯ2 膜４上
に、メモリセル部及び接続部のほぼ半分を覆うレジスト
パターン６をリソグラフィーにより形成する。次に、こ
のレジストパターン６をマスクとしてスペーサ用SiＯ2
膜４を例えばウエットエッチング法によりエッチングす
る。これによって、図５及び図６（図５の６−６線に沿
っての断面図）に示すように、周辺回路部の上のスペー
サ用SiＯ2 膜４は除去され、メモリセル部及び接続部の
ほぼ半分の上だけにスペーサ用SiＯ2 膜４が残される。
【００１６】次に、レジストパターン６を除去した後、
スペーサ用SiＯ2 膜４が形成されていない周辺回路部を
完全に覆い、かつメモリセル部においてゲート配線Ｇ
（ワード線）に対応した形状を有するレジストパターン
７をリソグラフィーにより形成する。次に、このレジス
トパターン７をマスクとしてスペーサ用SiＯ2 膜４及び
ゲート配線形成用の多結晶Si膜５をＲＩＥ法により順次
エッチングする。これによって、図７及び図８（図７の
８−８線に沿っての断面図）に示すように、メモリセル
部から接続部の中央部にかけて延在するゲート配線Ｇが
形成されるとともに、その上にこのゲート配線Ｇと同一
形状を有するスペーサ用SiＯ2 膜４が形成される。
スペーサ用SiＯ2 膜４が形成されていない周辺回路部を
完全に覆い、かつメモリセル部においてゲート配線Ｇ
（ワード線）に対応した形状を有するレジストパターン
７をリソグラフィーにより形成する。次に、このレジス
トパターン７をマスクとしてスペーサ用SiＯ2 膜４及び
ゲート配線形成用の多結晶Si膜５をＲＩＥ法により順次
エッチングする。これによって、図７及び図８（図７の
８−８線に沿っての断面図）に示すように、メモリセル
部から接続部の中央部にかけて延在するゲート配線Ｇが
形成されるとともに、その上にこのゲート配線Ｇと同一
形状を有するスペーサ用SiＯ2 膜４が形成される。
【００１７】このＲＩＥ法によるスペーサ用SiＯ2 膜４
のエッチングの際には、通常の条件では多結晶Si膜５と
の選択比を十分に大きくとることができないことによ
り、スペーサ用SiＯ2 膜４にもレジストパターン７にも
覆われていない部分（図５において点描を付した部分）
の多結晶Si膜５は、図８において一点鎖線で示すように
ある深さだけエッチングされてこの部分の膜厚が減少す
る。次に、メモリセル部を完全に覆い、かつ周辺回路部
においてゲート配線Ｇに対応した形状を有するレジスト
パターン８をリソグラフィーにより形成する。
のエッチングの際には、通常の条件では多結晶Si膜５と
の選択比を十分に大きくとることができないことによ
り、スペーサ用SiＯ2 膜４にもレジストパターン７にも
覆われていない部分（図５において点描を付した部分）
の多結晶Si膜５は、図８において一点鎖線で示すように
ある深さだけエッチングされてこの部分の膜厚が減少す
る。次に、メモリセル部を完全に覆い、かつ周辺回路部
においてゲート配線Ｇに対応した形状を有するレジスト
パターン８をリソグラフィーにより形成する。
【００１８】次に、このレジストパターン８をマスクと
して周辺回路部の上の多結晶Si膜５をＲＩＥ法によりエ
ッチングする。これによって、図１及び図２に示すよう
に、周辺回路部にもゲート配線Ｇが形成される。このＲ
ＩＥ法による多結晶Si膜５のエッチングの際には、上述
のＲＩＥ法によるエッチングの際に膜厚が減少した部分
の多結晶Si膜５の下地がエッチングされる。しかし、こ
の部分の下地は十分な厚さを有するフィールド絶縁膜２
であるので、このようにエッチングされても何ら問題は
生じない。この後、レジストパターン８を除去し、ＭＯ
ＳダイナミックＲＡＭの製造方法に従って以降の工程を
進める。
して周辺回路部の上の多結晶Si膜５をＲＩＥ法によりエ
ッチングする。これによって、図１及び図２に示すよう
に、周辺回路部にもゲート配線Ｇが形成される。このＲ
ＩＥ法による多結晶Si膜５のエッチングの際には、上述
のＲＩＥ法によるエッチングの際に膜厚が減少した部分
の多結晶Si膜５の下地がエッチングされる。しかし、こ
の部分の下地は十分な厚さを有するフィールド絶縁膜２
であるので、このようにエッチングされても何ら問題は
生じない。この後、レジストパターン８を除去し、ＭＯ
ＳダイナミックＲＡＭの製造方法に従って以降の工程を
進める。
【００１９】図９はこの実施例によるＭＯＳダイナミッ
クＲＡＭのメモリセル部の構成例を示す平面図であり、
図１０は図９の１０−１０線に沿っての断面図である。
図９及び図１０において、ＷＬ1 、ＷＬ2 、ＷＬ3 、Ｗ
Ｌ4 はワード線（ゲート配線）を示す。これらのワード
線ＷＬ1 、ＷＬ2 、ＷＬ3 、ＷＬ4 の上には、これらと
同一形状のスペーサ用SiＯ2 膜４が形成されている。符
号９はSiＯ2 から成るサイドウォールスペーサを示す。
クＲＡＭのメモリセル部の構成例を示す平面図であり、
図１０は図９の１０−１０線に沿っての断面図である。
図９及び図１０において、ＷＬ1 、ＷＬ2 、ＷＬ3 、Ｗ
Ｌ4 はワード線（ゲート配線）を示す。これらのワード
線ＷＬ1 、ＷＬ2 、ＷＬ3 、ＷＬ4 の上には、これらと
同一形状のスペーサ用SiＯ2 膜４が形成されている。符
号９はSiＯ2 から成るサイドウォールスペーサを示す。
【００２０】半導体基板１中には、ソース領域またはド
レイン領域として用いられる例えばｎ+ 型の拡散層１
０、１１、１２が形成されている。そして、ワード線Ｗ
Ｌ2 とその両側の拡散層１０、１１とにより、メモリセ
ルのアクセストランジスタとしてのｎチャネルＭＯＳト
ランジスタが形成されている。同様に、ワード線ＷＬ3
とその両側の拡散層１１、１２とにより、隣接するメモ
リセルのアクセストランジスタとしてのｎチャネルＭＯ
Ｓトランジスタが形成されている。
レイン領域として用いられる例えばｎ+ 型の拡散層１
０、１１、１２が形成されている。そして、ワード線Ｗ
Ｌ2 とその両側の拡散層１０、１１とにより、メモリセ
ルのアクセストランジスタとしてのｎチャネルＭＯＳト
ランジスタが形成されている。同様に、ワード線ＷＬ3
とその両側の拡散層１１、１２とにより、隣接するメモ
リセルのアクセストランジスタとしてのｎチャネルＭＯ
Ｓトランジスタが形成されている。
【００２１】符号１３は例えば多結晶Si膜から成る下部
電極（電荷蓄積ノード）、１４は例えばSiＯ2 膜やSiＯ
2 膜とSi3 Ｎ4 膜との複合膜から成る誘電体膜、１５は
例えば多結晶Si膜から成る上部電極（セルプレート）を
示す。そして、これらの上部電極１５、誘電体膜１４及
び下部電極１３により、スタックトキャパシタが形成さ
れている。ここで、一つのメモリセルのスタックトキャ
パシタの下部電極１３はコンタクトホールＣ1 を通じて
拡散層１０にコンタクトしており、隣接するメモリセル
のスタックトキャパシタの下部電極１３はコンタクトホ
ールＣ2 を通じて拡散層１２にコンタクトしている。こ
の場合、拡散層１０、１２に対する下部電極１３のコン
タクトがＳＡＣとなっている。符号１６は層間絶縁膜を
示す。また、ＢＬはビット線を示す。このビット線ＢＬ
は、層間絶縁膜１６に形成されたコンタクトホールＣ3
を通じて拡散層１１にコンタクトしている。
電極（電荷蓄積ノード）、１４は例えばSiＯ2 膜やSiＯ
2 膜とSi3 Ｎ4 膜との複合膜から成る誘電体膜、１５は
例えば多結晶Si膜から成る上部電極（セルプレート）を
示す。そして、これらの上部電極１５、誘電体膜１４及
び下部電極１３により、スタックトキャパシタが形成さ
れている。ここで、一つのメモリセルのスタックトキャ
パシタの下部電極１３はコンタクトホールＣ1 を通じて
拡散層１０にコンタクトしており、隣接するメモリセル
のスタックトキャパシタの下部電極１３はコンタクトホ
ールＣ2 を通じて拡散層１２にコンタクトしている。こ
の場合、拡散層１０、１２に対する下部電極１３のコン
タクトがＳＡＣとなっている。符号１６は層間絶縁膜を
示す。また、ＢＬはビット線を示す。このビット線ＢＬ
は、層間絶縁膜１６に形成されたコンタクトホールＣ3
を通じて拡散層１１にコンタクトしている。
【００２２】以上のように、この実施例によれば、メモ
リセル部と周辺回路部とにわたって延在するゲート配線
Ｇのうちのその上にスペーサ用SiＯ2膜４が形成されて
いるメモリセル部上の部分とスペーサ用SiＯ2膜４が形
成されていない周辺回路部上の部分との接続部が、メモ
リセル部と周辺回路部とを分離するフィールド絶縁膜２
上に位置しているので、スペーサ用SiＯ2 膜４及び多結
晶Si膜５のパターニング時においてスペーサ用SiＯ2 膜
４をエッチングする際にこのスペーサ用SiＯ2 膜４にも
レジストパターン７にも覆われていない部分の多結晶Si
膜５がエッチングされて膜厚が減少し、これによりその
後に多結晶Si膜５をエッチングする際にこの膜厚が減少
した部分の多結晶Si膜５の下地がエッチングされても、
この下地は厚いフィールド絶縁膜２であることから、こ
のＲＩＥによる半導体基板１の損傷などの問題は生じな
い。これによって、実用的な選択比のエッチング装置を
用いてゲート配線Ｇを形成するためのパターニングを行
うことができる。
リセル部と周辺回路部とにわたって延在するゲート配線
Ｇのうちのその上にスペーサ用SiＯ2膜４が形成されて
いるメモリセル部上の部分とスペーサ用SiＯ2膜４が形
成されていない周辺回路部上の部分との接続部が、メモ
リセル部と周辺回路部とを分離するフィールド絶縁膜２
上に位置しているので、スペーサ用SiＯ2 膜４及び多結
晶Si膜５のパターニング時においてスペーサ用SiＯ2 膜
４をエッチングする際にこのスペーサ用SiＯ2 膜４にも
レジストパターン７にも覆われていない部分の多結晶Si
膜５がエッチングされて膜厚が減少し、これによりその
後に多結晶Si膜５をエッチングする際にこの膜厚が減少
した部分の多結晶Si膜５の下地がエッチングされても、
この下地は厚いフィールド絶縁膜２であることから、こ
のＲＩＥによる半導体基板１の損傷などの問題は生じな
い。これによって、実用的な選択比のエッチング装置を
用いてゲート配線Ｇを形成するためのパターニングを行
うことができる。
【００２３】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、ＭＯ
ＳダイナミックＲＡＭにこの発明を適用した場合につい
て説明したが、この発明は、メモリセル部にＳＡＣを用
いる各種の半導体メモリに適用することが可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、ＭＯ
ＳダイナミックＲＡＭにこの発明を適用した場合につい
て説明したが、この発明は、メモリセル部にＳＡＣを用
いる各種の半導体メモリに適用することが可能である。
【００２４】
【発明の効果】以上述べたように、この発明によれば、
エッチングによる半導体基板の損傷などの問題を生じる
ことなく、実用的な選択比のエッチング装置を用いて配
線を形成するためのパターニングを行うことができる。
エッチングによる半導体基板の損傷などの問題を生じる
ことなく、実用的な選択比のエッチング装置を用いて配
線を形成するためのパターニングを行うことができる。
【図１】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭのメモリセル部と周辺回路部との境界部を示す平
面図である。
ＲＡＭのメモリセル部と周辺回路部との境界部を示す平
面図である。
【図２】図１の２−２線に沿っての断面図である。
【図３】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭの製造方法を説明するための平面図である。
ＲＡＭの製造方法を説明するための平面図である。
【図４】図３の４−４線に沿っての断面図である。
【図５】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭの製造方法を説明するための平面図である。
ＲＡＭの製造方法を説明するための平面図である。
【図６】図５の６−６線に沿っての断面図である。
【図７】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭの製造方法を説明するための平面図である。
ＲＡＭの製造方法を説明するための平面図である。
【図８】図７の８−８線に沿っての断面図である。
【図９】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭのメモリセル部の構成例を示す平面図である。
ＲＡＭのメモリセル部の構成例を示す平面図である。
【図１０】図９の１０−１０線に沿っての断面図であ
る。
る。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
Ｇ ゲート配線
４ スペーサ用SiＯ2 膜
５ 多結晶Si膜
６、７、８ レジストパターン
Claims (2)
- 【請求項１】 フィールド絶縁膜により互いに分離され
たメモリセル部と周辺回路部とを有し、上記メモリセル
部にセルフアラインドコンタクトを用いる半導体メモリ
において、 上記メモリセル部と上記周辺回路部とにわたって配線が
延在し、 上記メモリセル部における上記配線上には上記配線と同
一形状の絶縁膜が形成され、 上記配線のうちのその上に上記絶縁膜が形成されている
部分と上記絶縁膜が形成されていない部分との接続部が
上記フィールド絶縁膜上に位置することを特徴とする半
導体メモリ。 - 【請求項２】 フィールド絶縁膜により互いに分離され
たメモリセル部と周辺回路部とを有し、上記メモリセル
部にセルフアラインドコンタクトを用いる半導体メモリ
の製造方法において、 上記フィールド絶縁膜が選択的に形成された半導体基板
上に配線形成用の導体膜及び絶縁膜を順次形成し、 上記メモリセル部を覆い、かつその一端部が上記フィー
ルド絶縁膜上に位置する第１のレジストパターンをマス
クとして上記絶縁膜をエッチングし、 上記第１のレジストパターンを除去した後、上記周辺回
路部を覆い、かつ上記メモリセル部において上記配線に
対応した形状を有する第２のレジストパターンをマスク
として上記絶縁膜及び上記導体膜をエッチングし、 上記第２のレジストパターンを除去した後、上記メモリ
セル部を覆い、かつ上記周辺回路部において上記配線に
対応した形状を有する第３のレジストパターンをマスク
として上記導体膜をエッチングし、 その後、上記第３のレジストパターンを除去するように
したことを特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189359A JPH0513712A (ja) | 1991-07-03 | 1991-07-03 | 半導体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189359A JPH0513712A (ja) | 1991-07-03 | 1991-07-03 | 半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513712A true JPH0513712A (ja) | 1993-01-22 |
Family
ID=16240007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189359A Pending JPH0513712A (ja) | 1991-07-03 | 1991-07-03 | 半導体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851777B2 (en) * | 2002-12-24 | 2005-02-08 | Lexmark International, Inc. | Method and apparatus for sensing and maintaining a gap between an ink jet printhead and a print medium |
-
1991
- 1991-07-03 JP JP3189359A patent/JPH0513712A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851777B2 (en) * | 2002-12-24 | 2005-02-08 | Lexmark International, Inc. | Method and apparatus for sensing and maintaining a gap between an ink jet printhead and a print medium |
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