KR0141949B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법

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KR0141949B1
KR0141949B1 KR1019940036434A KR19940036434A KR0141949B1 KR 0141949 B1 KR0141949 B1 KR 0141949B1 KR 1019940036434 A KR1019940036434 A KR 1019940036434A KR 19940036434 A KR19940036434 A KR 19940036434A KR 0141949 B1 KR0141949 B1 KR 0141949B1
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전영권
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문정환
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 소스,드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄하시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전 층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층, 제1캡층 및 제2캡층 식각 후 결과물 전면에 보호막과 층간절연막을 순차 적층시키는 공정과, 상기 층간 절연막을 선택적으로 식각하여 하부의 보호막의 소정영역을 노출시키는 공정과, 상기 보호막의 노출된 소정영역을 식각하여 제1도전층, 제1캡층 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성되며, 상기와 같이 상기 캡층 및 비트라인의 측면에는 측벽 스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함으로써 콘택마스크의 정력오차에 영향을 받지 않음과 동시에 절연특성을 개선하여 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
제1도는 종래의 기술에 의한 스택형 캐패시터의 레이아웃도.
제2도는 제1도의 단면(AA')도.
제3도는 제2도를 SEM으로 찍은 사진.
제4도는 본 발명에 의한 제1실시예의 반도체소자의 제조방법을 도시한 단면도.
제5도는 본 발명에 의한 제2실시예의 반도체소자의 제조방법을 도시한 단면도.
제6도는 본 발명에 의한 제3실시예의 반도체소자의 제조방법을 도시한 단면도.
제7도는 본 발명에 의한 제4실시예의 반도체소자의 제조방법을 도시한 단면도.
제8도는 본 발명에 의한 제5실시예의 반도체소자의 제조방법을 도시한 단면도.
제9도는 본 발명에 의한 제6실시예의 반도체소자의 제조방법을 도시한 단면도.
제10도는 본 발명에 의한 제7실시예의 반도체소자의 제조방법을 도시한 단면도.
제11도는 본 발명에 의한 제8실시예의 반도체소자의 제조방법을 도시한 단면도.
제12도는 본 발명에 의한 제9실시예의 반도체소자의 제조방법을 도시한 단면도.
제13도는 본 발명에 의한 제10실시예의 반도체소자의 제조방법을 도시한 단면도.
제14도는 본 발명에 의한 제11실시예의 반도체소자의 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 콘택산화막 22 : 제1도전층
23 : 제1캡층 24 : 제2캡층
25 : 보호막 26 : 층간절연막
27 : 사진식각마스크 28 : 측벽스페이서
29 : 제2도전층 30 : 보조산화막
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 인접된 도전층 사이의 절연특성을 개선함으로써 집적도를 개선하기 위한 반도체소자의 제조방법에 관한 것이다.
반도체소자 중 디램(DRAM)은 주로 하나의 셀 선택트랜지스터와 하나의 캐패시터를 기본셀로 하는 메모리 소자로서, 상기 셀 선택 트랜지스터의 게이트는 워드라인에 연결되고 드레인은 비트라인에 연결되며, 소스는 일측이 접지된 상기 캐패시터와 연결되어 상기 캐패시터에 축척된 전하의 유무에 따라 정보의 기억이 이루어지며, 1970년대 개발된 이래 최근에는 256메가 디램의 개발에 이르기까지, 정보의 대용량화와 고속화에 적합하도록 고집적을 위한 연구가 활발히 이루어지고 있다.
그리고 이러한 연구는 주로 유전체막을 이루는 물질을 개발하거나 또는 캐패시터의 형태를 변형시키는 등 크게 두 가지 방법이 사용되고 있는데, 상기 캐패시터의 형태를 변형시키는 방법으로는 대표적인 예로, 트랜치형(trench type) 캐패시터와 스택형(stack type) 캐패시터를 들 수 있으며, 이를 개략적으로 설명하면 다음과 같다.
먼저 전자의 트랜치형은, 반도체기판 상에 수직방향으로 홈을 형성하고 그 홈의 측면을 유효면적으로 사용함으로써 캐패시턴스를 증가시키는 것으로 작은 셀 면적에 비해 큰 캐패시턴스를 얻을 수 있는데, 어느 정도의 캐패시턴스 증가는 가능하나 상기 홈 면적이 제한적이므로 단순한 트렌치 구조만을 256메가 이상급에 적용하기에는 캐패시턴스가 충분하지 못하다.
반면 후자의 스택형의 경우, 제1도에 도시한 바와 같이 트랜지스터의 소스/드레인 영역에 연결되어 쓰거나 읽는 신호를 전달하는 비트라인(BL)이 워드라인(WL)과 교차되어 배열되며, 제2도를 참조하여 그 구조를 살펴보면 반도체기판(1)의 소정영역상에 활성영역과 비활성영역을 정의하기 위해 형성된 필드산화막(20)과, 상기 활성영역에 도전물질을 증착시키고 패터닝(patterning)하여 형성된 게이트 전극(4)과, 상기 게이트 전극(4)을 마스크(mask)로 하여 상기 반도체 기판상에 불순물을 주입시켜 형성된 소스/드레인(source/drain) 영역(2)과, 상기 게이트 전극(4)을 절연시키기 위한 게이트 산화막(5)과, 콘택홀을 통해 상기 소스/드레인 연역과 연결되도록 도전물질을 증착시킨 후 패터닝한 스토리지 전극(storage electrode)(6)와, 상기 스토리지 전극(6) 위에 형성된 유전체막과, 상기 유전체막 위에 도전물질을 증착시켜 형성된 플레이트 전극(plate electrode)(7)와, 상기 플레이트 전극(7) 위에 형성된 콘택산화막(8)과, 상기 콘택산화막(8) 위에 형성된 비트라인(9)과, 상기 비트라인(9)과 금속배선층(12)을 절연시키기 위한 층간절연막(10) 및 금속배선층(12)으로 구성된다.
이때 상기 소스/드레인 영역(2)과 비트라인(9)은 상기 콘택 산화막을 식각하여 콘택홀(contact hole)을 형성할 때 상기 비트라인(9)의 단차피복성을 개선하기 위하여 콘택홀의 상무를 하부보다 넓게 가공하는 경사콘택홀을 형성하며, 또한 상기 비트라인(9) 상부의 금속배선층 역시 실리콘 기판 또는 게이트 전극 사이의 콘택홀 형성시 상기와 같이 경사 콘택홀로 형성함으로써 제2도 및 제3도에 도시한 바와 같이 B부분에서 상기 비트라인 사이가 금속배선층을 격리시키기 위한 층간절연막의 두께가 얇게되며, 콘택 마스크의 오정렬이나 집적도가 증가하여 소자가 축소화됨으로 인해 상기 비트라인과 금속배선층 사이의 합선(short)될 가능성이 크므로 소자의 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명의 제1목적은, 상기와 같은 문제점을 해결하기 위하여 비트라인 상부에는 캡층을 형성하고, 상기 캡층 및 비트라인의 측면에는 측벽 스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함과 동시에 절연특성을 개선할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
본 발명의 제2목적은 캡층의 측면에 보호막과 동일한 물질로 측벽스페이를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시킬 수 있는 반도체소자의 제조방법을 제공하는 것이다.
본 발명의 제3목적은 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
본 발명의 제4목적은 이방성식각 및 등방성식각을 연속실시하여 콘택홀과 측벽스페이서를 형성함으로써 제조공정을 줄일 수 있는 반도체소자의 제조방법을 제공하는 것이다.
상기 제1목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은, 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층, 제1캡층 및 제2캡층 식각 후 결과물 전면에 보호막과 층간절연막을 순차 적층시키는 공정과, 상기 층간 절연막을 선택적으로 식각하여 하부의 보호막의 소정영역을 노출시키는 공정과, 상기 보호막의 노출된 소정영역을 식각하여 제1도전층, 제1캡층 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀형성 후 결과를 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
상기 제2목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄하시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서 형성 후 결과물 전면에 보호막 및 층간절연막을 순차적으로 적층시키는 공정과, 상기 층간절연막 및 보호막을 선택적으로 식각한 후 결과물 전면을 에치백하여 층간절연막을 식각함과 동시에 상기 측벽스페이서를 마스크로하여 콘택산화막을 식각함으로써 콘택홀을 형성하는 공정과, 상기 콘택홀형성 후 결과를 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
상기 제3목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층과, 제1 및 제2캡층의 식각 후 결과물 전면에 층간절연막을 형성하는 공정과, 상기 층간절연막을 선택적으로 식각하여 상기 식각된 제1도전층과, 제1 및 제2캡층의 일측면과 그 사이의 콘택산화막을 노출시키는 공정과, 상기 층간절연막을 소정의 깊이까지 에치백함과 층간절연막, 제1 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 이차 식각함으로써 콘택홀을 형성하는 공정과 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
상기 제4목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 소정 마스크를 적용하여 식각한 후 결과물 전면에 상기 제1도전층을 상부구조물과 절연시키기 위한 층간절연막을 형성하는 공정과, 상기 층간절연막 및 콘택산화막을 일차 식각하는 공저오가, 상기 일차 식각된 층간절연막과 콘택산화막을 상기 식각된 제1도전층이 노출되도록 이차 식각하는 공정과, 상기 식각된 층간절연막과, 제1도전층 및 콘택산화막의 일측면에 측벽스페이서를 형성함과 동시에 콘택홀을 형성하는 공정과, 상기 콘택홀 형성후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
제4도는 본 발명의 제1실시예로서, 이를 참조하여 설명하면 다음과 같다.
(a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판 전면에 불순물이 도핑되어 있는 BPSG(Boro-Phospho Silicate Glass)를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 비트라인용 제1도전층(22)과, 제1 및 제2캡층(23,24)을 순차적으로 적층시키고, 상기 제2캡층(24) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각마스크를 형성하고 이를 적용하여 상기 제1도전층(22)과 제1 및 제2캡층(23, 24)를 식각한다.
이때 상기 제1도전층(22)은 다결정실리콘막과 WSi와 W와 같은 고융점 금속실리사이드나 금속물질을 증착시켜 형성하며, 도시하지는 않았으나 상기 제1 및 제2캡층(23, 24)과 함께 식각한 후 제1 및 제2캡층보다 안쪽으로 들어가도록 언더컷(under cut)함으로써 격리특성을 더욱 개선할 수 있으며, 상기 제1캡층(23)은 산화막으로, 제2캡층(24)은 질화물이나 실리콘 또는 폴리이미드와 같은 상기 콘택산화막에 대해 식각선택성이 있는 물질을 이루어지며, 또한 상기 산화막으로 이루어진 제1캡층(23)의 표면을 질화시키거나 시릴화시킨 표면변화층으로도 형성할 수 있다.
(b)도 및 (c)도에서는 상기 제1도전층(22)과 제1 및 제2캡층(23, 24) 식각 후 결과물 전면에 보호막(25)과 층간절연막(26)을 순차적으로 적층시킨다.
이때 상기 보호막(25)은 상기 층간절연막에 대해 식각선택성이 있는 물질로서 질화막이나 실리콘막 또는 폴리이미드막 중 어느 하나를 사용하며, 도시하지는 않았으나 NH3, H2등의 가스를 이용하여 급속열처리하거나 SiH4, SiH2Cl2등의 가스를 이용하여 표면을 시릴화 또는 질화시킨 표면변화층을 포함하여 구성할 수도 있으며, 상기 층간절연막은 불순물이 도핑되지 않은 산화막을 사용한다.
(d)도 및 (e)도에서는 상기 층간절연막(26) 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성하고, 이를 적용하여 상기 층간절연막(26)의 일부를 HF를 이용한 등방성 습식식각법으로 제거하여 상기 보호막(25)의 소정영역을 노출시킨다.
이때 상기 보호막(25)은 상기 층간절연막의 식각에 대해 식각선택성을 가지므로 식각저지층으로 작용한다.
(f)도 및 (g)도에서는 상기 사진식각마스크를 습식 및 건식식각법으로 제거하고, 상기 식각된 층간절연막(26)을 마스크로 하여 상기 보호막(25)의 노출된 부분을 건식식각하여 상기 공정에서 식각된 제1도전층과 제1 및 제2캡층의 일측면에는 보호막으로 이루어진 측벽스페이서(28)를 형성함과 동시에 하부의 콘택산화막(21)을 노출시킨다.
이때 보호막(25)의 식각시 상기 제2캡층(24)을 보호하기 위해 제2캡층에 대해 식각선택성이 있는 식각방법을 사용하여야 하는데, 예를 들어 제2캡층이 실리콘막이고 보호막(25)이 질화막일때는 CH4또는 CHF3등의 가스를 사용하여 이방성건식식각한다.
(h)도 및 (i)도에서는 상기 식각된 보호막(25) 및 측벽스페이서(28)를 마스크로 하여 상기 층간절연막(26) 및 콘택산화막(21)을 동시에 에치백(etch back)하여 반도체기판 또는 게이트 전극등이 하층 도전층을 선택적으로 노출시켜 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제5도는 본 발명의 제2실시예로서, 콘택홀 형성 후 제2캡층을 제거함으로써 산화막과 다른 이종재료에 의한 응력발생을 감소시키는 것으로, (a)도의 콘택산화막(21) 형성으로부터 (f)도의 사진식각마크크 제거공정까지는 제1실시예와 동일하므로 제4도의 (a)도에서 (f)도의 설명을 참조하며, 후속공정은 다음과 같다.
(g)도에서는 상기 보호막(25)을 식각저지층으로 이용하여 상기 층간절연막(26)을 상기 보호막에 대해 식각선택성이 있는 건식식각법으로 에치백하여 상기 보호막(25)의 노출면적을 확대하고, (h)도에서는 상기 보호막(25)을 전면 에치백하여 제2캡층(23)을 노출시킴과 동시에 상기 식각된 제1도전층(22)과, 제1캡층(23)의 측면에 보호막으로된 측벽스페이서(28)를 형성하며, 상기 측벽스페이서(28)를 마스크로 적용하여 상기 콘택산화막(21)을 식각하여 반도체기판 또는 게이트 전극을 노출시킴으로써 콘택홀을 형성한다.
(i)도에서는 상기 잔여 보호막과, 층간절연막 및 콘택산화막에 대해 선택성이 있는 습식 또는 건식식각법으로 상기 제2캡층을 제거하는데 예를 들어 상기 제2캡층이 실리콘막일 경우 HNO3를 포함하는 습식식각법이나 SF6,Cl2, HBr 등의 가스를 사용하는 건식식각법을 적용한다.
이어서 상기 제2캡층 제거 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제6도는 본 발명의 제3실시예로서, 일차로 제1도전층과 제1 및 제2캡층의 측면에 보호막과 동일한 물질로 측벽스페이서를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시키는 것으로, (a)도 및 (b)도는 제1실시예와 동일하므로, 제4도의 (a)도 및 (b)도를 참조하고, 후속공정은 다음과 같다.
(c)도 및 (d)도에서는 상기 콘택산화막(21)을 식각저지막으로 하여 보호막 전면을 에치백함으로써 상기 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 측면에 측벽스페이서(28)를 형성한 후, 결과물 전면에 다시 상기 측벽스페이서(28)를 이루고 있는 보호막보다 얇은 200Å∼1000Å정도의 두께로 상기 층간절연막에 대해 식각선택성이 있는 물질을 증착시켜 보호막(25')을 형성하며, 상기 보호막(25') 위에는 불순물이 도핑되지 않은 산화막으로 층간절연막(26)을 형성한다.
이때 상기 층간절연막(26)은 평탄성을 개선하기 위해 SOG(Spin On Glass)나 O3-TEOS, 또는 BPSG 등의 산화막을 개재시킬 수도 있다.
(e)도 및 (f)도에서는 상기 층간절연막(26) 위에 사진식각마스크(27)를 형성하고 이를 적용하여 상기 층간절연막(26)을 선택적으로 식각하여 보호막(25')의 소정영역을 노출시킨 후 상기 식각된 층간절연막(26)을 마스크로 하여 상기 보호막(25')의 노출된 부분을 등방성 또는 이방성 식각하여 상기 측벽스페이서(28)와, 측벽스페이서(28) 사이의 콘택산화막(21)을 노출시킨다.
(g)도에서는 상기 사진식각마스크를 건식 또는 습식식각으로 제거한다.
한편 상기 (f)도 및 (g)도의 공정은 상기 사진식각마스크를 먼저 제거한 후 식각된 상기 층간절연막을 마스크로 하여 상기 보호막(25')을 등방성 또는 이방성 에치백하는 공정으로 대신할 수 있다.
(h)도 및 (i)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 층간절연막(26) 및 콘택산화막(21)을 동시에 에치백(etch back)하여 반도체 기판 또는 게이트 전극등이 하층 도전층을 선택적으로 노출시켜 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제7도는 본 발명의 제4실시예로서, 상기 제3실시예에 제1캡층을 제거하는 공정을 추가함으로써, 산화막과 다른 이종재료에 의한 응력발생요인을 더욱 감소시키는 것으로, (a)도 (b)도는 제1실시예와 동일하므로, 제4도의 (a)도 및 (b)도를 참조하고, (c)도로부터 (h)도는 제3 실시예와 동일하므로 제6도의 (c)도에서 (h)도까지의 공정을 참조하며, 후속공정은 다음과 같다.
(i)도 및 (차)도에서는 상기 노출된 보호막(25')과 측벽스페이서(28)를 에치백하여 상기 제2캡층(24)을 노출시킨 후 상기 보호막과 층간절연막 및 콘택산화막에 대해 선택성이 있는 습식 또는 건식식각법으로 제거하는데, 예를들어 상기 제2캡층(23)이 실리콘막이면 HNO3를 포함하는 습식식각법이나 SF6, Cl2, HBr 등의 가스 또는 CHF3 +O2가스를 이용하는 건식식각법을 적용한다.
이어서 상기 제2캡층 제거 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제8도 내지 제11도는 본 발명의 제5 내지 제8실시예로서, 상기 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있으며, 각 실시예에 대한 설명은 다음과 같다.
먼저 제8도는 상기 캡층을 이중구조로 적용하고, 상기 콘택산화막을 소정깊이로 일차 식각한 후 식각된 부분에 측벽스페이서를 형성하며, 이차로 잔여 콘택산화막을 식각하여 콘택홀을 형성하는 것으로, 각 공정은 다음과 같다.
먼저 (a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판 전면에 불순물이 도핑되어 있는 BPSG를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 비트라인용 제1도전층(22)과, 제1 및 제2캡층(23, 24)을 순차적으로 적층시키고, 상기 제2캡층(24) 위에 포토레지스트를 도포한 후 노광 및 현상하여 식각마스크를 형성하고 이를 적용하 상기 제1도전층(22)과 제1 및 제2캡층(23, 24)을 식각한다.
(b)도 및 (c)도에서는 상기 제1도전층(22)과 제1 및 제2캡층(23, 24) 식각 후 결과물 전면에 불순물이 도핑되지 않은 산화막으로 일차로 층간절연막(26)을 형성한 후 평탄성을 개선하기 위해 SOG(Spin On Glass)나 O3-TEOS, BPSG 등의 산화막을 개재하여 이차로 층간절연막(26')을 형성한다.
(d)도에서는 상기 층간절연막(26') 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성하고, 이를 적용하여 상기 층간절연막(26, 26')을 선택적으로 이방성식각한다.
이때 상기 식각은 CF4등의 F이온이 포함된 가스를 이용하며, 상기 제2캡층은 식각선택성이 있으므로 식각저지층으로 작용하게 된다.
(e)도에서는 상기 콘택산화막(21)과 층간절연막(26, 26')을 소정의 깊이로 일차 식각한다.
이때 상기 사진식각마스크는 먼저 제거해도 되며, 상기 콘택산화막의 식각깊이는 층간절연막(26, 26')의 두께보다 얕은 깊이로 하여 일차 콘택산화막 식각을 종료하였을 때 상기 제2캡층(24) 위에 층간절연막(26)이 잔류될 수 있도록 한다.
(f)도에서는 상기 잔류된 층간절연막(26)을 마스크로 적용하여 상기 제2캡층(24)의 일부를 식각한 후 결과물 전면에 질화막이나 폴리이미드막 등의 산화막에 대해 식각선택성이 있는 물질을 500Å∼2000Å 정도의 두께로 도포하여 보호막(25)을 형성한다.
(g)도에서는 상기 보호막(25)을 도포된 두께 이상으로 에치백하여 상기 제1도전층(22)과 제1 및 제2캡층(23, 24')의 일측면에 측벽스페이서(28)를 형성하며, (h)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 일차 콘택산화막 식각시 잔류된 층간절연막(26)을 소정의 두께만큼 식각함과 동시에 콘택산화막(21)을 이차로 완전히 식각하여 콘택홀을 형성한다.
마지막으로 (i)도에서는 상기 콘택홀 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로서 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제9도는 상기 5실시예에 제2캡층을 제거하는 공정을 추가한 것으로, 제8도의 (e)도와 같은 제2캡층의 일부식각공정을 제외한 (a)도로부터 (g)도까지의 공정은 제8도의 (a)도에서 (g)도를 참조하며, 후속공정은 다음과 같다.
(h)도에서는 상기 측벽스페이서(28)를 마스크로 하여 상기 일차 콘택산화막 식각 후 남은 콘택산화막(21)을 이차로 식각하여 콘택홀을 형성한다.
이때 상기 제2캡층(24)이 상부가 노출되도록 상기 잔류된 층간절연막(26)을 과도식각하여 상기 제2캡층(24) 상부에 위치하는 것은 층간절연막(26)을 모두 제거한다.
(i)도에서는 상기 콘택홀 형성 후 제2캡층(24)을 상기 측벽스페이서(28)와 층간절연막(26) 및 콘택산화막(21)에 대해 식각선택성이 있는 습식 및 건식식각으로 제거하는데, 예를 들어 상기 제2캡층이 실리콘막일 경우 HNO3를 포함하는 습식각법이나 SF6, Cl2, HBr등의 가스를 사용하는 이방성건식식각법 또는 CHF3와 O2를 이용한 화학적 건식식각 등을 적용한다.
이어서, 상기 제2캡층 제거 후 결과물 전면에 도전물질을 층착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제10도는 제9도의 제6실시예에서의 보호막 대신 보조산화막을 사용하여 측벽스페이서를 형성함으로써 공정을 단순화하는 것으로 (a)도로부터 (e)도까지의 공정은 제8도의 (a)도에서 (e)도를 참조하며, 후속공정은 다음과 같다.
(f)도에서는 상기 콘택산화막(21)을 일차로 식각한 후 결과물 전면에 1000Å∼2000Å 정도의 두께로 보조산화막(30)을 형성하고, (g)에서 상기 보조산화막(30)과 일차 식각 후 남은 콘택산화막(21) 및 층간절연막(26)을 순차적으로 에치백하여 식각된 제1도전층(22) 과 제1 및 제2캡층(23, 24)의 일측면에 측벽스페이서(28)를 형성함과 동시에 콘택홀을 형성한다.
이때 상기 에치백시 과도식각하여 상기 제2캡층(24)의 상부를 노출시켜도 된다.
(h)도에서는 상기 제2캡층(24)을 제거하거나 또는 그대로 두고 콘택홀이 형성되어 있는 구조물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제11도는 상기 콘택산화막의 일차 식각시 이방성정도를 감소시키기 위해 등방성식각을 함께 이용하며, 상기 측벽스페이서를 보호막과 보조산화막의 이중구조로 형성하는 것으로, (a)도로부터 (f)도까지의 공정은 제1실시예와 동일하므로 상기 제4도의 (a)도에서 (f)도까지의 공정을 참조하며, 후속공정은 다음과 같다.
단, 보호막(25)은 구 두께를 200Å∼1000Å으로 한다.
(g)도에서는 상기 사진식각마스크를 습식 및 건식식각법으로 제거한 후 층간절연막(26) 및 보호막(25)을 순차적으로 에치백하여 상기 제1캡층(24)을 노출시킴과 동시에 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 일측면에 측벽스페이서(28')를 형성한다.
그리고 상기 식각시 상기 보호막(25)의 두께보다 과도식각하며, 이때 상기 콘택산화막(21)도 일차로 소정의 두께까지 식각된다.
(h)도 및 (i)도에서는 상기 에치백 후 결과물 전면에 보조산화막(30)을 500Å∼1500Å 정도의 두께로 형성한 후 에치백하여 이차로 상기 콘택산화막(21)을 식각함으로써 콘택홀을 형성하며, 동시에 식각된 제1도전층(22)과 제1 및 제2캡층(23, 24)의 일측면에 보호막과 보조산화막으로된 측벽스페이서(28)를 형성한다.
이때 상기 에치백시 상기 제2캡층(24)의 전면이 노출되도록 하며, (차)도에서 상기 노출된 제2캡층(24)을 제거하거나 또는 제거하지 않은 상태에서 구조물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제12도 및 제13도는 본 발명의 제9, 제10실시예로서, 제12도에서는 캡층을 형성하지 않고 측벽스페이서만 형성하며, 제13도에서는 제1 및 제2캡층을 형성한 것으로, 이를 참조하여 설명하면 다음과 같다.
제12도의 (a)도에서는 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체 기판 전면에 불순물이 도핑되어 있는 BPSG를 단층으로 사용하거나 불순물이 도핑되지 않은 글래스와 함께 적층시켜 열처리함으로써 평탄성을 향상시킨 콘택산화막(21)을 형성하고, 상기 콘택산화막(21) 위에는 다결정실리콘막과 WSi와 W와 같은 고융점 금속실리사이드나 금속물질을 증착시켜 비트라인용 제1도전층(22)을 형성한 후 그 위에 포토레지스트를 도포, 노광 및 현상하여 식각마스크를 형성하고 이를 적용하여 상기 제1도전층(22)을 식각한다.
이때 상기 제1도전층(22) 위에는 식각마스크를 형성하기 전에 제13도의 (a)도에 도시한 바와 같이 제1 및 제2캡층(23, 24)을 형성하여도 된다.
계속하여 상기 제12도의 (b)도 및 (c)도에서는 상기 제1도전층(22) 식각 후 결과물 전면에 불순물이 도핑되지 않은 산화막으로 일차로 층간절연막(26)을 형성한 후 평탄성을 개선하기 위해 SOG나 O3-TEOS, 또는 BPSG 등의 산화막을 개재하여 이차로 층간절연막(26')을 형성하며, 이어서 (d)도에서는 상기 층간절연막(26') 위에 포토레지스트를 도포, 노광 및 현상하여 사진식각마스크(27)를 형성한다.
(e)도 및 (f)도에서는 상기 사진식각마스크(27)를 적용하여 상기 층간절연막(26, 26')과 콘택산화막을 소정깊이까지 일차로 이방성 식각한 후 다시 이차로 등방성식각하여 콘택홀을 형성하는데, 상기 등방성 식각시 상기 식각된 제1도전층(22)의 일측면이 노출된다.
(g)도 내지 (h)도에서는 상기 사진식각마스크를 제거하고, 상기 제1도전층(22)의 노출된 부분을 언더식각(under etch)하여 제거한 후 결과물 전면에 소정의 두께로 보조산화막(30)을 형성하며, 이어서 상기 보조산화막(30)과 층간절연막(26)을 소정의 깊이까지 에치백하여 콘택홀을 형성하며, 식각되고 남은 층간절연막(26) 및 그 하부의 층간절연막(26)과 상기 제1도전층(22)과 상기 콘택산화막(21)의 일측면에 상기 보조산화막으로된 측벽스페이서(28)를 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
제14도는 본 발명의 제11실시예로서, 제9실시예와 동일하게 캡층을 사용하지 않으며, 상기 층간절연막 및 콘택산화막의 등방성 식각 후 상기 제1도전층(22)이 노출되면 그 부분을 산화시키는 것으로, (a)도로부터 (f)도까지의 공정은 제9실시예와 동일하므로 제12도의 (a)도에서 (f)도를 참조하며, 후속공정은 다음과 같다.
(g)도에서는 상기 층간절연막 및 콘택산화막의 등방성 식각시 제1도전층(22)의 노출된 부분을 O2를 포함하는 산화성 분위기에서 열처리하여 산화시키고 (빗금영역), 이어서 상기 결과물 전면에 소정의 두께로 보조산화막(30)을 형성한다.
(h)도 및 (i)도에서는 상기 보조산화막(30) 및 층간절연막(26)을 순차적으로 에치백하여 제거함과 동시에 일차 식각시 식각되지 않고 남은 콘택산화막(21)을 이차로 식각하여 콘택홀을 형성한 후 결과물 전면에 도전물질을 증착시켜 금속배선용 제2도전층(29)을 형성함으로써 상기 콘택홀을 통해 반도체기판 또는 게이트 전극과 접촉하도록 한다.
이상에서와 같이 본 발명에 의하면 비트라인 상부에는 캡층을 형성하고, 상기 캡층 및 비트라인의 측면에는 측벽스페이서를 형성하여 금속배선층 형성시 자기정렬적으로 형성함으로써 콘택마스크의 정렬오차에 영향을 받지 않음과 동시에 절연특성을 개선하여 신뢰성을 향상시킬 수 있고, 상기 캡층의 측면에 보호막과 동일한 물질로 측벽스페이서를 형성한 후 다시 얇은 보호막을 형성함으로써 잔류된 보호막에 의한 응력발생요인을 감소시킬 수 있으며, 콘택산화막을 2차에 걸쳐 식각함으로써 콘택산화막의 두께가 두꺼울 경우에도 과도식각에 의한 기판의 손상을 최소화할 수 있으며, 이방성 및 등방성식각을 연속실시하여 콘택홀과 측벽스페이서를 형성함으로써 제조공정을 줄일 수 있는 효과가 있다.

Claims (48)

  1. 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층, 제1캡층 및 제2캡층식각 후 결과물 전면에 보호막과 층간절연막을 순차 적층시키는공정과, 상기 층간 절연막을 선택적으로 식각하여 하부의 보호막의 소정영역을 노출시키는 공정과, 상기 보호막의 노출된 소정영역을 식각하여 제1도전층, 제1캡층 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로 하여 상기 콘택산화막을 식각하여 하부의 소스/드레인 영역을 노출시켜 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1도전층은 상기 제1도전층, 제1캡층 및 제2캡층을 식각한 후 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 제1캡층은 산화막임을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 제2캡층은 상기 콘택산화막에 대해 식각선택성이 있는 물질로 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 제2캡층은 질화막, 실리콘막, 폴리이미드막 또는 상기 제1캡층의 표면을 변화시킨 표면변화층 중 어느하나임을 특징으로 하는 반도체소자의 제조방법.
  6. 제5항에 있어서, 상기 표면변화층은 질화 또는 시릴화하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6항에 있어서, 상기 질화 또는 시릴화공정은 NH3 또는 N2 분위기에서 고온급속열처리하거나 플라즈마처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제6항에 있어서, 상기 질화 또는 시릴화 공정은, N 또는 Si가 포함된 소스를 이온주입하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 층간절연막은 불순물이 도핑되지 않은 산화막이나 평탄화용 산화막 또는 이들의 적층구조임을 특징으로 하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 평탄화용 산화막은 SOG, O3-TEOS, 또는 BPSG 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
  11. 제1항에 있어서, 상기 측벽스페이서를 형성하는 공정은 상기 보호막식각시 구조물 전면을 에치백하여 상기 식각된 제1도전층과, 제1 및 제2캡층의 측면에 일차로 측벽스페이서를 형성함과 동시에 상기 콘택산화막을 일부 식각하는 공정과, 상기 일차로 측벽스페이서를 형성한 후 결과물 전면에 보조산화막을 소정의 두께로 도포하고 전면을 에치백하여 이차로 측벽스페이서를 형성함과 동시에 잔여 콘택산화막을 식각하여 콘택홀을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제11항에 있어서, 상기 보조산화막은 그 두께가 500Å∼1500Å 정도임을 특징으로 하는 반도체소자의 제조방법.
  13. 제1항에 있어서, 상기 보호막은 질화막, 폴리이미드막 또는 실리콘막 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
  14. 제1항에 있어서, 상기 콘택홀 형성 후 제2도전층을 형성하기 전에 상기 제2캡층을 제거하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  15. 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부 구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일마스크를 적용하여 식각하는 공정과, 상기 식각된 제1도전층, 제1캡층 및 제2캡층의 측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서 형성 후 결과물 전면에 보호막 및 층간절연막을 순차적으로 적층시키는 공정과, 상기 층간절연막 및 보호막을 선택적으로 식각한 후 결과물 전면을 에치백하여 층간절연막을 식각함과 동시에 상기 측벽스페이서를 마스크로 하여 콘택산화막을 식각함으로써 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제15항에 있어서, 상기 제1도전층은 상기 제1도전층, 제1캡층 및 제2켑층을 식각한 후 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제15항에 있어서, 상기 제1캡층은 산화막임을 특징으로 하는 반도체소자의 제조방법.
  18. 제15항에 있어서, 상기 제2캡층은 상기 콘택산화막에 대해 식각선택성이 있는 물질로 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제15항에 있어서, 제2캡층은 질화막, 실리콘막, 폴리이미드막 또는 상기 제1캡층의 표면을 변화시킨 표면변화층 중 어느하나임을 특징으로 하는 반도체소자의 제조방법.
  20. 제19항에 있어서, 상기 표면변화층은 질화 또는 시릴화하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제20항에 있어서, 상기 질화 또는 시릴화공정은 NH3 또는 N2 분위기에서 고온급속열처리하거나 플라즈마처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제20항에 있어서, 상기 질화 또는 시릴화 공정은, N 또는 Si가 포함된 소스를 이온주입하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제15항에 있어서, 상기 측벽스페이서는 상기 제1도전층과 제1 및 제2캡층 식각 후 결과물 전면에 상기 보호막과 동일한 물질을 보호막보다 두껍게 도포하는 공정과, 상기 도포된 물질 전면을 에치백하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제15항에 있어서, 상기 층간절연막은 불순물이 도핑되지 않은 산화막이나 평탄화용 산화막 또는 이들의 적층구조임을 특징으로 하는 반도체소자의 제조방법.
  25. 제15항에 있어서, 상기 보호막은 질화막, 폴리이미드막 또는 실리콘막 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
  26. 제15항에 있어서, 상기 보호막의 두께는 200Å∼1000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
  27. 제15항에 있어서, 상기 콘택홀 형성 후 제2도전층을 형성하기 전에 상기 제2캡층을 제거하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  28. 소스, 드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도표하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 상부구조물과 절연시키기 위한 제1캡층 및 제2캡층을 순차적층시키고 동일 마스크를 적용하여 식각하는 공정과, 상기 제1도전층과, 제1 및 제2캡층의 식각 후 결과물 전면에 층간절연막을 형성하는 공정과, 상기 층간절연막을 선택적으로 식각하여 상기 식각된 제1도전층과, 제1 및 제2캡층의 일측면과 그 사이의 콘택산화막을 노출시키는 공정과, 상기 층간절연막을 소정의 깊이까지 에치백함과 동시에 콘택산화막을 일차 부분식각하는 공정과, 상기 노출된 제1도전층과 층간절연막, 제1 및 제2캡층의 일측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서를 마스크로하여 상기 콘택산화막을 이차 식각함으로써 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제28항에 있어서, 상기 제1도전층은 상기 제1도전층, 제1캡층 및 제2캡층을 식각한 후 그 측면을 소정 깊이로 식각하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제28항에 있어서. 상기 제1캡층은 산화막임을 특징으로 하는 반도체소자의 제조방법.
  31. 제28항에 있어서, 상기 제2캡층은 상기 콘택산화막에 대해 식각선택성이 있는 물질로 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제28항에 있어서, 제2캡층은 질화막, 실리콘막, 폴리이미드막 또는 상기 제1캡층의 표면을 변화시킨 표면변화층 중 어느하나임을 특징으로 하는 반도체소자의 제조방법.
  33. 제32항에 있어서, 상기 표면변화층은 질화 또는 시릴화하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  34. 제33항에 있어서, 상기 질화 또는 시릴화공정은 NH3또는 N2분위기에서 고온급속열처리하거나 플라즈마처리하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  35. 제33항에 있어서, 상기 질화 또는 시릴화 공정은, N 또는 Si가 포함된 소스를 이온주입하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  36. 제28항에 있어서, 상기 층간절연막은 불순물이 도핑되지 않은 산화막과 평탄화용 산화막의 적층구조임을 특징으로 하는 반도체소자의 제조방법.
  37. 제36항에 있어서, 상기 평탄화용 산화막은 SOG, O3TEOS, 또는 BPSG 중 어느 하나임을 특징으로 하는 반도체소자의 제조방법.
  38. 제28항에 있어서, 상기 층간절연막을 선택적으로 식각하는 공정은 상기 층간절연막 위에 사진식각마스크를 형성하는 공정과, 상기 사진식각마스크를 적용하고, F이온이 포함된 가스를 이용하여 적어도 상기 불순물이 도핑되지 않은 산화막은 남도록 식각하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  39. 제28항에 있어서, 상기 측벽스페이서는 상기 층간절연막 식각 후 결과물 전면에 소정의 두께로 보호막을 형성하는 공정과, 상기 보호막을 도포된 두께 이상으로 에치백하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  40. 제39항에 있어서, 상기 보호막은 그 두께가 500Å∼2000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
  41. 제28항에 있어서, 상기 측벽스페이서는 상기 층간절연막 식각 후 결과물 전면에 보조산화막을 형성하는 공정과, 상기 보조산화막을 에치백하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  42. 제41항에 있어서, 상기 보조산화막은 그 두께가 1000Å∼2000Å 정도임을 특징으로 하는 반도체소자의 제조방법.
  43. 제28항에 있어서, 상기 콘택홀 형성 후 제2도전층을 형성하기 전에 상기 제2캡층을 제거하는 공정을 더 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  44. 소스,드레인 및 게이트 전극으로 이루어진 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 트랜지스터와 상부 구조물을 절연, 평탄화시키기 위한 콘택산화막을 형성하는 공정과, 상기 콘택산화막 위에 도전물질을 도포하여 제1도전층을 형성하는 공정과, 상기 제1도전층을 소정마스크를 적용하여 식각한 후 결과물 전면에 상기 제1도전층을 상부구조물과 절연시키기 위한 층간절연막을 형성하는 공정과, 상기 층간절연막 및 콘택산화막을 일차 식각하는 공정과, 상기 일차 식각된 층간절연막과 콘택산화막을 상기 식각된 제1도전층이 노출되도록 이차 식각하는 공정과, 상기 식각된 층간절연막과, 제1도전층 및 콘택산화막의 일측면에 측벽스페이서를 형성함과 동시에 콘택홀을 형성하는 공정과, 상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 상기 콘택홀을 통해 하부의 반도체기판 또는 게이트 전극과 연결되도록 제2도전층을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  45. 제44항에 있어서, 상기 층간절연막과 콘택산화막의 일차식각은 이방성식각법에 의한 것이고, 이차식각은 등방성식각에 의한 것임을 특징으로 하는 반도체소자의 제조방법.
  46. 제44항에 있어서, 상기 측벽스페이서를 형성하는 공정은 상기 층간절연막과 콘택산화막의 이차식각 후 제1도전층의 노출된 부분을 제거하고 결과물 전면에 소정의 두께로 보조산화막을 형성하는 공정과, 상기 보조산화막을 에치백하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  47. 제44항에 있어서, 측벽스페이서를 형성하는 공정은 상기 층간절연막과 콘택산화막의 이차식각 후 제1도전층의 노출된 부분을 산화시키고 결과물 전면에 소정의 두께로 보조산화막을 형성하는 공정과, 상기 보조산화막과 층간절연막을 소정의 깊이만큼 에치백하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  48. 제44항에 있어서, 상기 층간절연막은 불순물이 도핑되지 않은 산화막과 평탄화용 산화막의 적층구조임을 특징으로 하는 반도체소자의 제조방법.
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