JP3355511B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3355511B2 JP3355511B2 JP06490395A JP6490395A JP3355511B2 JP 3355511 B2 JP3355511 B2 JP 3355511B2 JP 06490395 A JP06490395 A JP 06490395A JP 6490395 A JP6490395 A JP 6490395A JP 3355511 B2 JP3355511 B2 JP 3355511B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- insulating film
- forming
- manufacturing
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
えばスタックセルキャパシタを有するダイナミックRA
M)の製造方法に関するものである。
のスタック型ダイナミックRAMのメモリセルの製造プ
ロセスは多数あるが、一般には、ワードライン(以下、
WLと称する。)とビットライン(以下、BLと称す
る。)との間の層間絶縁膜の形成後に、以下の二つの代
表的手法が採用されている。
9からなっている。 1.BLを基板と接続するためのビットラインコンタク
ト(以下、BLCTと称する。)のフォト工程 2.BLCTエッチング工程 3.BL材料デポジション工程 4.BLフォト工程 5.BLエッチング工程 6.BLとストレージノード(以下、SNと称する。)
とを分離するための層間絶縁膜の形成 7.SNを基板と接続するためのストレージノードコン
タクト(以下、SNCTと称する。)のフォト工程 8.SNCTエッチング工程 9.SN材料デポジション工程
SNと基板間、或いはその両方に中間導電体層(以下、
BLPAD又はSNPADと称する。)を設ける手法で
あり、以下の1〜15の手順を踏む(以下の例では、BL
PAD、SNPAD両方を使用)。 1.BLPADを基板と接続するためのビットラインコ
ンタクト1(以下、BLCT1と称する。)、及びSN
PADを基板と接続するためのストレージノードコンタ
クト1(以下、SNCT1と称する。)のフォト工程 2.BLCT1、SNCT1エッチング工程 3.BLPAD、SNPAD材料デポジション工程 4.BLPAD、SNPADフォト工程 5.BLPAD、SNPADエッチング工程(工程1〜
5は、BLPAD、SNPAD独立に行う方法もあ
る。) 6.BLPADとBLを分離するための層間絶縁膜の形
成 7.BLとBLPADを接続するためのビットラインコ
ンタクト2(以下、BLCT2と称する。)のフォト工
程 8.BLCT2エッチング工程 9.BL材料デポジション工程 10.BLフォト工程 11.BLエッチング工程 12.BLとSNを分離するための層間絶縁膜の形成 13.SNとSNPADを接続するためのストレージノー
ドコンタクト2(以下、SNCT2と称する。)のフォ
ト工程 14.SNCT2エッチング工程 15.SN材料デポジション工程
例示する。
基板1の一主面に公知のLOCOS法によってフィール
ドSiO2 膜2を選択的に形成した後、ゲート酸化膜5
を熱酸化法で形成し、一層目のポリシリコンをCVD法
で堆積させ、これをフォトエッチング法でパターニング
してポリシリコンワードラインWLを形成し、更にワー
ドラインWLをマスクにしてN型不純物(例えば砒素又
はリン)をイオン注入法でシリコン基板1に打ち込み、
セルフアライン方式でN+ 型半導体領域(ドレイン及び
ソース領域)を形成してトランスファゲートTRを構成
する。
ォール技術によって、全面にCVD法で堆積させた絶縁
層(例えばSiO2 層)をエッチバックし、ワードライ
ンWLの側面にSiO2 サイドウォールを選択的に形成
し、しかる後に、ワードラインWL及びサイドウォール
をマスクにしてN型不純物(例えば砒素又はリン)をイ
オン注入法で、予め低濃度に形成したN型領域に重ねて
比較的深く打ち込み、セルフアライン方式でN+ 型ドレ
イン領域3及びN+ 型ソース領域4(ストレージノー
ド)を形成し、これによって、トランスファゲートTR
を構成してもよい。
示したが、シリコン基板1の表面上に、パッシベーショ
ン用のSiO2 層、下地層保護のためのSi3 N4 層等
を積層して層間絶縁膜7を形成する。
ジストやポリシリコンからなるマスク材8を形成し、こ
れを選択的に露光、現像してビットラインコンタクトB
LCT用の非マスク部分(開口)8aを形成する。
いて層間絶縁膜7をシリコン基板1まで選択的にエッチ
ングし、ビットラインコンタクトホールBLCTを形成
する。
材料BL’をスパッタリング等で付着した後、これを図
65に示すように所定パターンのマスク9によってエッチ
ングして、図66に示すようなビットラインBLを形成す
る。
を分離する層間絶縁膜10を形成した後、図68に示すよう
に、マスク11を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分(開口)
11aを形成する。
いて層間絶縁膜10、更には7をシリコン基板1まで選択
的にエッチングしてストレージノードコンタクトホール
SNCTを形成する。
ード材料であるポリシリコン12を付着する。この後は、
このポリシリコン層のパターニング、表面酸化や窒化又
はデポジション等による誘電体膜100 の形成、上部電極
101 の形成を経てスタック型キャパシタを作製する。
を示すものである。
ルフアライン構造とするために、層間絶縁膜7に酸化膜
を用いる場合には、図71に示すように、BLのまわりを
窒化膜20で覆い、この上に層間絶縁膜7、更には開口18
aを有するマスク18を形成する。
コンタクトホールBLCTを層間絶縁膜7に形成する。
材料BL’及び窒化膜13を積層し、更に図74に示すよう
にマスク19を形成し、これを用いてエッチングし、図75
に示すようにビットラインBLを所定パターンに形成す
る。
BLの側面に窒化膜のサイドウォール14を形成した後、
図77に示すように、マスク21をフォトプロセスによって
形成する。
をエッチングし、シリコン基板1に達するストレージノ
ードコンタクトホールSNCTを形成する。
ード材料であるポリシリコン層22を付着する。
に示した第一の手法による問題点は次のようにまとめら
れる。 (1)コンタクトのための開口プロセスが、BLCT、
SNCTと2回あるため、工程数が多い。 (2)SNCTをBLに対し、セルフアライン構造とし
ない場合(図62〜図70)、SNCTをBLに対してアラ
イメントをとるためのスペースを必要とするため、セル
縮小化が困難である。
イン構造とする場合(図71〜図79)、開口エッチングプ
ロセスにおいて、酸化膜と窒化膜の高選択エッチングが
必要である。こうした工程は、特殊な装置を必要とする
上、BLのまわりに酸化膜に対して高誘電率の窒化膜を
用いることにより、BLの寄生容量が増加し、回路動作
速度が低下し、消費電力の増加を招き易い。
図94について説明する。
シリコン基板1に各拡散領域とワードラインWL、Si
O2 層31’、更にはサイドウォール30を形成する。マス
ク38は、各ワードラインWL間の穴開けのために形成す
る。
コンタクトホールBLCT1及びストレージノードコン
タクトホールSNCT1をそれぞれエッチングで形成す
る。
BL及びストレージノードSN用の各中間導電体層の材
料BLPAD’及びSNPAD’を被着する。
成し、これを用いてPAD材料を選択的にエッチングし
て、図84に示すように、各中間導電体層BLPAD及び
SNPADをそれぞれ形成する。
を形成し、図86に示すマスク32を用いて中間導電体BL
PADまで選択的にエッチングし、図87に示すように、
ビットラインコンタクト用スルーホールBLCT2を形
成する。
材料BL’をスパッタリング等で付着した後、これを図
89に示す所定パターンのマスク39によってエッチングし
て、図90に示すようなビットラインBLを形成する。
を分離する層間絶縁膜40を形成した後、図92に示すよう
に、マスク41を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分(開口)
41aを形成する。
いて層間絶縁膜40、更には31を選択的にエッチングして
ストレージノードコンタクト用スルーホールSNCT2
を形成する。
ード材料であるポリシリコン42を付着する。この後は、
このポリシリコン層のパターニング、表面酸化等による
誘電体膜の形成、上部電極の形成を経てスタック型キャ
パシタを作製する。
手法は、工程数が多いことが最も大きな問題点である。
は、工程の増加、セル縮小化の困難性、特性劣化の問題
についていずれか一つ、或いは二つを解決する手法はあ
ったが、すべてを解決する手法がなかった。本発明の目
的は、それらの問題をすべて同時に解決できる方法を提
供することにある。
置の製造方法は、ワードラインを有するトランジスタの
一方の拡散領域がビットラインに、他方の拡散領域がキ
ャパシタに接続されているメモリセルを有する半導体装
置を製造するに際し、前記ビットラインへの接続用コン
タクトホールと、前記キャパシタへの接続用コンタクト
ホールとをそれぞれ形成する工程と、ビットライン形成
材料をパターニングしてビットラインを形成するとき
に、ビットラインへの前記接続用コンタクトホールとキ
ャパシタへの前記接続用コンタクトホールとを導電性材
料によって塞ぎ、しかる後に前記ビットライン形成材料
を被着し、このビットライン形成材料をパターニングし
てビットラインを形成する工程と、前記ビットラインの
側面とキャパシタへの前記接続用コンタクトホール内の
導電性材料の上面を酸化し、しかる後に全面に形成した
絶縁膜をエッチバックして前記ビットラインの側方に更
に厚いサイドウォールを形成する工程とを有する。
法は、半導体基板の主面のフィールド絶縁膜で区画され
る第1導電型の半導体層上にゲート絶縁膜を介して第1
及び第2のワードラインを形成する工程と、前記半導体
層の前記第1のワードラインと前記フィールド絶縁膜と
の間、前記第1のワードラインと前記第2のワードライ
ンとの間、並びに前記第2のワードラインと前記フィー
ルド絶縁膜との間に第2導電型の第1、第2及び第3の
半導体領域をそれぞれ形成する工程と、前記半導体基板
上に第1の絶縁膜を形成して前記フィールド絶縁膜、前
記第1及び第2のワードライン、並びに前記第1、第2
及び第3の半導体領域を覆う工程と、前記第1の絶縁膜
を選択的に除去し、前記第1の半導体領域に達する第1
のストレージノードコンタクト、前記第2の半導体領域
に達するビットラインコンタクト、並びに前記第3の半
導体領域に達する第2のストレージノードコンタクトを
それぞれ形成する工程と、前記半導体基板上に第1の導
電材料を形成して前記第1の絶縁膜を覆うと共に前記第
1のストレージノードコンタクト、前記ビットラインコ
ンタクト及び前記第2のストレージノードコンタクトに
上記導電材料を充填する工程と、前記第1の導電材料を
選択的に除去し、前記第1の絶縁膜上にビットラインを
形成すると共に前記第1及び第2のストレージノードコ
ンタクトに第1及び第2のストレージノードプラグをそ
れぞれ形成する工程と、前記半導体基板上に第2の絶縁
膜を形成して前記ビットライン、前記第1の絶縁膜、並
びに前記第1及び第2のストレージノードプラグを覆う
工程と、前記第2の絶縁膜をエッチバックして前記ビッ
トラインの側面にサイドウォールを形成すると共に前記
第1及び第2のストレージノードプラグを露出させる工
程と、前記半導体基板上に第2の導電材料を形成する工
程と、前記第2の導電材料を選択的に除去して前記第1
及び第2のストレージノードプラグにそれぞれ接続され
た第1及び第2のストレードノードを形成する工程とを
有する。
おいては、前記第1の導電材料を形成した後に前記第1
の導電材料上に第3の絶縁膜を形成する工程を有し、前
記第3の絶縁膜と前記第1の導電材料とが同一パターン
にパターニングされて前記ビットライン上に前記第3の
絶縁膜が形成される。
ストレージノード材料を被着することができる。
イナミックRAMに適用した第1の実施例を示すもので
ある。ここで、図1〜図8は図17のX−X線断面、図9
〜図16は図17のY−Y線断面を示す。
リセルの作製プロセスを説明すると、まず、図1及び図
9に示すように、上記したと同様にしてシリコン基板1
に各拡散領域とワードラインWLとを形成する。
らなる層間絶縁膜51を形成した後、ポリシリコンからな
るマスク58を被着し、これにビットラインコンタクトB
LCT及びストレージノードコンタクトSNCTを同時
にパターニングするための非マスク部分(開口)58Aと
58Bをそれぞれ形成する。
ク58を共通に用いて、ビットラインコンタクトホールB
LCT及びストレージノードコンタクトホールSNCT
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい(この場合、別々のマ
スクを用いてもよい)。
トライン材料BL’をスパッタリング等によって被着
し、更にこの上にSiO2 絶縁層60を形成する。
トラインを形成するためにポリシリコンからなるマスク
59を所定パターンに形成した後、これを用いてエッチン
グし、図5及び図13に示すように、上部にSiO2 層60
を有するビットラインBLを形成し、かつ、コンタクト
ホールSNCTにもビットライン材料BL’をSNCT
プラグとして残す。
SNとを分離する層間絶縁膜40を形成した後、図7及び
図15に示すように、エッチバックによってビットライン
BLの側方をサイドウォール54で被覆すると共に、SN
CT PLUGを露出させる。
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニングによって隣
接するストレージノードを分離し、表面酸化等による誘
電体膜100 の形成、上部電極101 の形成を経てスタック
型キャパシタを作製する。図17には、図8及び図16に対
応したレイアウトを示す(ビットラインBLは波形状に
形成されている)。
主として次の4点を特徴とするものである。
ングし(図1、図9)、共通のマスクを用いてエッチン
グする(図2)こと。 2.BLエッチング時、同時にSNCT内の基板−SN
間の接続導電部(SNCT PLUG)をBL構成材料
の一部を用いて形成する(図5、図13)こと。 3.BL−SN間の絶縁のためのサイドウォールエッチ
ング時、同時にSN−SNCT PLUG間の絶縁膜を
除去する(図7、図15)こと。 4.その後、即座にSNとなる材料をデポジションする
(図6、図16)こと。
法に対して、次に述べる種々の点で問題点を解決するこ
とができる。
成するため1回で済み、工程数が少ない。9工程(図62
〜図70)であったものが、8工程となる。 (2)SNCTをBLに対し、セルフアライン構造とし
ない場合でも、SNCTはBL形成前に完成しているの
で、SNCT、BLが接触しないためのスペースをとる
必要性がない。従って、セルの縮小化が可能である。
イン構造とする場合については、SNCTはBL形成前
に完成しているので、SNCT、BL間をセルフアライ
ン化する必要がない。従って、BLの周りを窒化膜で覆
い、開口エッチングプロセスにおいて酸化膜、窒化膜の
高選択エッチングを行う必要が無く、この工程のための
特殊な装置を必要としない。また、BLの周りに酸化膜
に対して高誘電率の窒化膜を用いる必要もないため、B
Lの寄生容量が増加することもなく、回路動作速度の低
下、消費電力の増加が無い。
題点であった工程数については、15工程(図80〜図94)
であったものが、8工程に減少する。
場合、BLツイスト等の手法を用いないと、BL間の線
間ノイズにより、実効的ストレージノードの容量が低減
してしまうが、本実施例のセルは、図16に明示するよう
に、BL底部の高さ位置P1が、SN底部又はSN上の
セルプレートの底部の高さ位置P2と一致(或いは上部
に位置)し、隣接するBL間での絶縁層を少なくでき
(図70と対比して参照)、隣接BL間の容量はない(図
16のA部)。
割合を占めるBL、SN、又はセルプレート間容量は、
BL上の酸化膜60及びBL横のサイドウォール酸化膜54
の厚さを増加させることにより低減させることができる
(図16のB部)。
時に、BLCTとBLが目はずれを起こして基板をエッ
チングすることの無いように、BLCTとBLは適当な
オーバーラップ量をとったレイアウトを行う必要があ
る。本実施例では、BLCTとSNCTの同時エッチン
グ時に、SNCT PLUGを残すため、BLCTとB
Lが目はずれを起こしても基板をエッチングすることが
無い。従って、BLCTとBLはオーバーラップ量を大
きくとったレイアウトを行う必要がなく、セルの縮小化
が可能である(図13のC部)。
イナミックRAMに適用した第2の実施例を示すもので
ある。ここで、図18〜図29は図17のX−X線断面、図30
〜図41は図17のY−Y線断面に対応する。
リセルの作製プロセスを説明すると、まず、図18及び図
30に示すように、上記したと同様にしてシリコン基板1
に各拡散領域とワードラインWLとを形成する。
らなる層間絶縁膜51を形成した後、マスク58を被着し、
これにビットラインコンタクトBLCT及びストレージ
ノードコンタクトSNCTを同時にパターニングするた
めの非マスク部分(開口)58Aと58Bをそれぞれ形成す
る。
ク58を共通に用いて、ビットラインコンタクトホールB
LCT及びストレージノードコンタクトホールSNCT
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
トライン材料BL’をスパッタリング等によって被着す
る。
チバックによってBL材料をエッチングし、BLCT内
にBLCTプラグとして、SNCT内にSNCTプラグ
として選択的に残す。
膜51を僅かエッチングした後、図23及び図35に示すよう
にSiO2 絶縁膜60を形成する。なお、本例では図22及
び図34に示すように、SNCTプラグ及びBLCTプラ
グを層間絶縁膜から突出させた形状としているが、必ず
しもこのような形状とする必要はない。
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図25及び図37に
示すように、上部にSiO2 層60を有するビットライン
BLを形成する。このとき、SNCTプラグの上部は僅
かに突出する。
酸化によってビットラインBLの側方をサイドウォール
54で被覆する。更に、図27及び図39、図28及び図40に示
すように、全面に絶縁膜64を被着し、エッチバックによ
ってサイドウォールとする。なお、熱酸化による酸化膜
54を形成する理由は、余計な箇所に付着しているポリシ
リコン(ビットライン材料)を除去するためや、比較的
耐圧の高い熱酸化による酸化膜をビットライン(BL)
の側壁に設けるためである。
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニング、表面酸化
等による誘電体膜の形成、上部電極の形成を経てスタッ
ク型キャパシタを作製する。
同様にBLCTとSNCTを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
ると共に、SNCTプラグを図22及び図25の工程で僅か
に突出させてSN材料を被着しているので、図26での酸
化によっても必要以上に酸化されることを防止でき、ま
た、図26〜図28の工程でサイドウォールを重ねているた
めにビットラインの絶縁被覆性が十分となる。
イナミックRAMに適用した第3の実施例を示すもので
ある。ここで、図42〜図50は図17のX−X線断面、図51
〜図59は図17のY−Y線断面に対応する。但し、本例の
最終的なストレージノード(SN)の形状は、図8や図
17とは異なったものになることは当業者には明らかであ
ろう。
リセルの作製プロセスを説明すると、まず、図42及び図
51に示すように、上記したと同様にしてシリコン基板1
に各拡散領域とワードラインWLとを形成し、ワードラ
インWL上に窒化膜30’を形成する。
L上にSiO2 からなる層間絶縁膜51を形成した後、フ
ォトレジストからなるマスク58を被着し、これにビット
ラインコンタクトBLCT及びストレージノードコンタ
クトSNCTを同時にパターニングするための非マスク
部分(開口)58Aと58Bをそれぞれ形成する。
ク58を共通に用いて、ビットラインコンタクトホールB
LCT及びストレージノードコンタクトホールSNCT
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
トライン材料BL’をスパッタリング等によって被着
し、更にこの上にSiO2 絶縁層60を形成する。
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図46及び図55に
示すように、上部にSiO2 層60を有するビットライン
BLを形成する。このとき、SNCTプラグの導電材料
もエッチングされる。
に絶縁膜64を被着した後、エッチバックして、図48及び
図57に示すように、ビットラインBLの側面にサイドウ
ォールとして残す。このとき、ビットラインBLの周り
では導電性材料が露出し、ワードラインWLの周りでは
窒化膜が露出するようになる。
にストレージノード材料としてのポリシリコン等の導電
材料70を薄く成長させ、更に図50及び図59に示すよう
に、ビットラインBL上のポリシリコン等の導電材料を
CMP(Chemical Mechanical Polishing)によって
除去する。
グ、表面酸化等による誘電体膜100 の形成、上部電極10
1 の形成を経てスタック型キャパシタを作製する。
同様にBLCTとSNCTを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
る。そして、ストレージノード(蓄積電極)が低い位置
に形成されるので、メモリセル形成部とセンスアンプ等
の周辺回路部との段差が緩和され、また基板へのコンタ
クトの深さが浅くなり、配線の形成、コンタクトホール
の形成が容易となる。更に、図48の工程においてSNC
Tプラグを突出した形状とすることにより、ストレージ
ノードの表面積が増えてキャパシタの静電容量が増加す
る。
ミックRAMに適用した第4の実施例を示すものであ
る。
したトレンチ溝80内に絶縁膜85を介してフィールドプレ
ート83、誘電体膜84、ストレージノード86を順次設け、
ストレージノード86はポリシリコン導電層102 を通して
N+ 型ソース領域3に接続されている。なお、図中の3
1’、71、72、73は絶縁膜である。
は、上述した第1の実施例における図1〜図16で示した
と同様のプロセスによって形成することができる。
て各コンタクトホールBLCT、SNCTを開け、ビッ
トライン材料を全面に被着後にビットラインのパターニ
ングと共にSNCT内にビットライン材料を残し、これ
を導電層102 として用いる。
ライン方式ではないプロセスでBL及び導電層102 を形
成することができる。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。
部にこれとは別のプラグ材PLUGを充填してもよい
し、別々の工程でPLUGとBLを形成してもよい(図
8ではプラグ材とBLとは同一工程で同材料で形成)。
電材料でSNCTをまず塞ぎ、更にビットライン材料を
被着してビットラインをパターニングしてもよい。ビッ
トラインとストレージノードのコンタクトホールを共通
のマスクによって形成する限り、それらのホールの配
置、更にはメモリセルのレイアウト等は、上述した例に
限られるものではない。
膜、誘電体膜等の材質は、上述したものに限定されるも
のではなく、例えば、ポリシリコン、W−Si(タング
ステンシリサイド)、W、Al、Ti、SiO2 、Si
3 N4 、その他従来周知の材料の中から適宜選択した導
電体又は絶縁体でよいことは当業者には明らかであろ
う。更には、上記導電体又は絶縁体をそれぞれ複数個積
層した構造としてよい。また、その形成方法も、熱酸
化、窒化、シリサイド化、デポジション等、種々選択で
きることは当業者には明らかであろう。更には、マスク
材58、59は上述したポリシリコンの他に、例えばフォト
レジスト、窒化膜等であってもよい。
シタを有するダイナミックRAM以外にも、例えばSi
O2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
セルの縮小化を図れるだけでなくビットライン回りの耐
性や特性の向上を図ることもできる。また、製造工程数
を削減することもできる。
はエッチングレートを考慮した膜構造にする必要がない
ために、ビットラインの寄生容量や動作速度において有
利となる。また、ビットラインとストレージノードとを
同等の高さに位置させ得て、隣接ビットライン間の寄生
容量も小さくなる。
モリセルの製造方法の一工程段階の拡大断面図(図17の
X−X線断面:以下、同様)である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
面図(図17のY−Y線断面:以下、同様)である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
の要部の拡大断面図である。
AMの要部の拡大断面図である。
の製造方法の一工程段階の拡大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
セルの製造方法の一工程段階の拡大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
モリセルの製造方法の一工程段階の拡大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
大断面図である。
の拡大断面図である。
プラグ
Claims (3)
- 【請求項1】 ワードラインを有するトランジスタの一
方の拡散領域がビットラインに、他方の拡散領域がキャ
パシタにそれぞれ接続されているメモリセルを有する半
導体装置を製造するに際し、 前記ビットラインへの接続用コンタクトホールと、前記
キャパシタへの接続用コンタクトホールとをそれぞれ形
成する工程と、 ビットライン形成材料をパターニングしてビットライン
を形成するときに、ビットラインへの前記接続用コンタ
クトホールとキャパシタへの前記接続用コンタクトホー
ルとを導電性材料によって塞ぎ、しかる後に前記ビット
ライン形成材料を被着し、このビットライン形成材料を
パターニングしてビットラインを形成する工程と、 前記ビットラインの側面とキャパシタへの前記接続用コ
ンタクトホール内の導電性材料の上面を酸化し、しかる
後に全面に形成した絶縁膜をエッチバックして前記ビッ
トラインの側方に更に厚いサイドウォールを形成する工
程と を有する 半導体装置の製造方法。 - 【請求項2】 半導体基板の主面のフィールド絶縁膜で
区画される第1導電型の半導体層上にゲート絶縁膜を介
して第1及び第2のワードラインを形成する工程と、 前記半導体層の前記第1のワードラインと前記フィール
ド絶縁膜との間、前記第1のワードラインと前記第2の
ワードラインとの間、並びに前記第2のワードラインと
前記フィールド絶縁膜との間に第2導電型の第1、第2
及び第3の半導体領域をそれぞれ形成する工程と、 前記半導体基板上に第1の絶縁膜を形成して前記フィー
ルド絶縁膜、前記第1及び第2のワードライン、並びに
前記第1、第2及び第3の半導体領域を覆う工程と、 前記第1の絶縁膜を選択的に除去し、前記第1の半導体
領域に達する第1のストレージノードコンタクト、前記
第2の半導体領域に達するビットラインコンタクト、並
びに前記第3の半導体領域に達する第2のストレージノ
ードコンタクトをそれぞれ形成する工程と、 前記半導体基板上に第1の導電材料を形成して前記第1
の絶縁膜を覆うと共に前記第1のストレージノードコン
タクト、前記ビットラインコンタクト及び前記第2のス
トレージノードコンタクトに上記導電材料を充填する工
程と、 前記第1の導電材料を選択的に除去し、前記第1の絶縁
膜上にビットラインを形成すると共に前記第1及び第2
のストレージノードコンタクトに第1及び第2のストレ
ージノードプラグをそれぞれ形成する工程と、 前記半導体基板上に第2の絶縁膜を形成して前記ビット
ライン、前記第1の絶縁膜、並びに前記第1及び第2の
ストレージノードプラグを覆う工程と、 前記第2の絶縁膜をエッチバックして前記ビットライン
の側面にサイドウォールを形成すると共に前記第1及び
第2のストレージノードプラグを露出させる工程と、 前記半導体基板上に第2の導電材料を形成する工程と、 前記第2の導電材料を選択的に除去して前記第1及び第
2のストレージノードプラグにそれぞれ接続された第1
及び第2のストレードノードを形成する工程と を有する
半導体装置の製造方法。 - 【請求項3】 前記第1の導電材料を形成した後に前記
第1の導電材料上に第3の絶縁膜を形成する工程を有
し、前記第3の絶縁膜と前記第1の導電材料とが同一パ
ターンにパターニングされて前記ビットライン上に前記
第3の絶縁膜が形成される請求項2に記載の半導体装置
の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06490395A JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
TW85104329A TW295709B (ja) | 1995-02-28 | 1996-04-12 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06490395A JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236720A JPH08236720A (ja) | 1996-09-13 |
JP3355511B2 true JP3355511B2 (ja) | 2002-12-09 |
Family
ID=13271496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06490395A Expired - Fee Related JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3355511B2 (ja) |
TW (1) | TW295709B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100218295B1 (ko) * | 1995-12-30 | 1999-09-01 | 구본준 | 반도체 메모리셀 제조방법 |
TW454339B (en) * | 1997-06-20 | 2001-09-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabricating method |
US6380026B2 (en) | 1997-08-22 | 2002-04-30 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
KR100275334B1 (ko) * | 1997-12-31 | 2001-01-15 | 김영환 | 반도체소자의제조방법 |
KR100487915B1 (ko) * | 1997-12-31 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
KR100487511B1 (ko) * | 1998-07-06 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
JP4528504B2 (ja) * | 2003-08-22 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法 |
-
1995
- 1995-02-28 JP JP06490395A patent/JP3355511B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-12 TW TW85104329A patent/TW295709B/zh active
Also Published As
Publication number | Publication date |
---|---|
TW295709B (ja) | 1997-01-11 |
JPH08236720A (ja) | 1996-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0455340B1 (en) | Method of making a stacked capacitor dram cell | |
US7342275B2 (en) | Semiconductor device and method of manufacturing the same | |
JP3532325B2 (ja) | 半導体記憶装置 | |
JP2990870B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPH05267614A (ja) | パラレル環状リングとの間の電気的連絡に有効なセンターフィンから成る記憶ノードキャパシタプレートを具備する縦型平行セルキャパシタの製法 | |
JPH0653412A (ja) | 半導体記憶装置およびその製造方法 | |
JPH09191084A (ja) | 半導体装置及びその製造方法 | |
US6448134B2 (en) | Method for fabricating semiconductor device | |
JPH0997880A (ja) | 半導体記憶装置とその製造方法 | |
JP2004274063A (ja) | Dramデバイスの縦型トランジスタに線成形マスタ・マスクを使用してビットライン・コンタクトを形成する方法 | |
JPH0316171A (ja) | 半導体装置の製造方法 | |
JP2000031085A (ja) | 半導体装置の自己整列コンタクト形成方法 | |
US5409855A (en) | Process for forming a semiconductor device having a capacitor | |
JP2000058482A (ja) | 自己整列コンタクト及びその製造方法 | |
US6060350A (en) | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same | |
JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
JP2004140361A (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
JP2002280462A (ja) | Dramセル及びその製造方法 | |
JP3355511B2 (ja) | 半導体装置の製造方法 | |
JP3227485B2 (ja) | 半導体メモリ素子の製造方法 | |
US6559494B1 (en) | Semiconductor device and a method for fabricating the same | |
US6200849B1 (en) | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers | |
JP3594213B2 (ja) | 接続部を形成する方法および半導体チップ | |
US6852581B2 (en) | Methods of manufacturing a semiconductor device having increased gaps between gates | |
JPH08167700A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020903 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121004 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131004 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |