JP2780156B2 - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体基板にキャパシタと転送トランジスタ
及びビットラインコンタクトとを垂直に形成してセル占
有面積を減らすことにより、セルの高集積化に適するよ
うにした半導体メモリ装置及びその製造方法に関する。
係り、特に半導体基板にキャパシタと転送トランジスタ
及びビットラインコンタクトとを垂直に形成してセル占
有面積を減らすことにより、セルの高集積化に適するよ
うにした半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の技術によるＤＲＡＭセル構造が図
１に示されている。図１（ａ）はトレンチキャパシタ構
造を有するＤＲＡＭセルの断面図、図１（ｂ）はスタッ
クキャパシタ構造を有するＤＲＡＭセルの断面図であ
る。
１に示されている。図１（ａ）はトレンチキャパシタ構
造を有するＤＲＡＭセルの断面図、図１（ｂ）はスタッ
クキャパシタ構造を有するＤＲＡＭセルの断面図であ
る。
【０００３】ここで、図１（ａ）のトレンチキャパシタ
構造を有するＤＲＡＭセルは、半導体基板４１上にゲー
ト４２とソース４４及びドレイン４３からなる転送トラ
ンジスタがあり、前記ドレイン４３に接触される前記半
導体基板４１の一側に形成されたトレンチ内に設けられ
た誘電体膜の機能をする絶縁膜４６と、この絶縁膜４６
に接触させて形成されたストレジノード４７からなるキ
ャパシタがあり、ビットライン４５がソース４４に接触
されている。
構造を有するＤＲＡＭセルは、半導体基板４１上にゲー
ト４２とソース４４及びドレイン４３からなる転送トラ
ンジスタがあり、前記ドレイン４３に接触される前記半
導体基板４１の一側に形成されたトレンチ内に設けられ
た誘電体膜の機能をする絶縁膜４６と、この絶縁膜４６
に接触させて形成されたストレジノード４７からなるキ
ャパシタがあり、ビットライン４５がソース４４に接触
されている。
【０００４】一方、図１（ｂ）のスタックキャパシタ構
造を有するＤＲＡＭセルは、基板５１上にゲート５２と
ソース５４及びドレイン５３からなる平面的構造の転送
トランジスタがあり、前記ドレイン５３に接触されるス
トレジノード５６と誘電体膜５７とプレート電極５８を
形成させたスタック構造のキャパシタがあり、ビットラ
イン５５がソース５４に接触されている。
造を有するＤＲＡＭセルは、基板５１上にゲート５２と
ソース５４及びドレイン５３からなる平面的構造の転送
トランジスタがあり、前記ドレイン５３に接触されるス
トレジノード５６と誘電体膜５７とプレート電極５８を
形成させたスタック構造のキャパシタがあり、ビットラ
イン５５がソース５４に接触されている。
【０００５】
【発明が解決しようとする課題】しかし、かかる従来の
技術によるＤＲＡＭセルは、ビットラインコンタクト及
び転送トランジスタノードコンタクトが基板上で全て平
面的になされるために、それだけセルの占有面積が広く
なり、高集積化が難しいという短所がある。尚、素子間
の隔離がトレンチ又は選択酸化法（ＬＯＣＵＳ：Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方
法によりなされるので、各素子を平面的に配列する場合
にはセルの占有面積が大きくなるという問題点がある。
さらに、図１（ｂ）のようにキャパシタ構造をスタック
キャパシタ構造に形成する場合には、キャパシタの容量
を増加させるためにはセル内の段差が大きくなるという
問題点がある。
技術によるＤＲＡＭセルは、ビットラインコンタクト及
び転送トランジスタノードコンタクトが基板上で全て平
面的になされるために、それだけセルの占有面積が広く
なり、高集積化が難しいという短所がある。尚、素子間
の隔離がトレンチ又は選択酸化法（ＬＯＣＵＳ：Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方
法によりなされるので、各素子を平面的に配列する場合
にはセルの占有面積が大きくなるという問題点がある。
さらに、図１（ｂ）のようにキャパシタ構造をスタック
キャパシタ構造に形成する場合には、キャパシタの容量
を増加させるためにはセル内の段差が大きくなるという
問題点がある。
【０００６】本発明はかかる従来の問題点を解決するた
めのもので、セル占有面積を減らすことができ、高集積
化に適した半導体メモリ装置及びその製造方法を提供す
ることを目的とする。
めのもので、セル占有面積を減らすことができ、高集積
化に適した半導体メモリ装置及びその製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成数るため
の本発明の半導体メモリ装置は、半導体基板のトレンチ
側壁に形成された誘電体膜と、トレンチ内の下部に埋め
込まれたストレジノードとからなるキャパシタと、前記
半導体基板上に形成された第１絶縁膜の開口部側壁に沿
って、前記ストレジノードの上側から第１絶縁膜の上面
にわたって形成されたチャンネル層と、このチャンネル
層の側壁に沿って形成されたゲート絶縁膜と、このゲー
ト絶縁膜の表面に形成されたゲート電極とからなる転送
トランジスタと、この転送トランジスタのゲート電極の
上端部に形成された第２絶縁膜と、前記第２絶縁膜の上
にチャンネル層にわたるように形成された導電層と、全
体を覆うように形成された第３絶縁膜と、前記導電層と
接触されるビットラインとを有することを特徴とする。
の本発明の半導体メモリ装置は、半導体基板のトレンチ
側壁に形成された誘電体膜と、トレンチ内の下部に埋め
込まれたストレジノードとからなるキャパシタと、前記
半導体基板上に形成された第１絶縁膜の開口部側壁に沿
って、前記ストレジノードの上側から第１絶縁膜の上面
にわたって形成されたチャンネル層と、このチャンネル
層の側壁に沿って形成されたゲート絶縁膜と、このゲー
ト絶縁膜の表面に形成されたゲート電極とからなる転送
トランジスタと、この転送トランジスタのゲート電極の
上端部に形成された第２絶縁膜と、前記第２絶縁膜の上
にチャンネル層にわたるように形成された導電層と、全
体を覆うように形成された第３絶縁膜と、前記導電層と
接触されるビットラインとを有することを特徴とする。
【０００８】上記目的を達成するための本発明の半導体
メモリ装置の製造方法は、半導体基板上に第１絶縁膜を
形成する工程と、この第１絶縁膜を選択的にエッチング
して開口部を形成する工程と、基板のこの開口部の下部
に露出された部分を所定の深さにエッチングしてトレン
チを形成する工程と、このトレンチ及び開口部の側壁に
沿って第１絶縁膜上面にまで誘電体膜を形成する工程
と、この誘電体膜が形成された前記トレンチにストレジ
ノードを形成する工程と、このストレジノードを含んだ
前記誘電体膜の表面上にチャンネル層を形成する工程
と、このチャンネル層の表面上にゲート絶縁膜を形成す
る工程と、このゲート絶縁膜の表面上にゲート電極を前
記開口部内に埋め込むように形成する工程と、このゲー
ト電極の上部に第２絶縁膜を形成する工程と、ゲート絶
縁膜の前記開口部領域以外の領域に形成された部分をエ
ッチングさせる工程と、前記ゲート絶縁膜上端及び第２
絶縁膜上からチャンネル層にわたって導電層を形成する
工程と、この導電層及びチャンネル層を所定のパターン
にパターニングする工程と、それらの全面に第３絶縁膜
を形成する工程と、この第３絶縁膜を選択的にエッチン
グして前記導電層の表面部分に露出させる開口部を形成
する工程と、前記第３絶縁膜の上部にこの開口部を介し
て導電層と接触されるビットラインを形成する工程とを
有することを特徴とする。
メモリ装置の製造方法は、半導体基板上に第１絶縁膜を
形成する工程と、この第１絶縁膜を選択的にエッチング
して開口部を形成する工程と、基板のこの開口部の下部
に露出された部分を所定の深さにエッチングしてトレン
チを形成する工程と、このトレンチ及び開口部の側壁に
沿って第１絶縁膜上面にまで誘電体膜を形成する工程
と、この誘電体膜が形成された前記トレンチにストレジ
ノードを形成する工程と、このストレジノードを含んだ
前記誘電体膜の表面上にチャンネル層を形成する工程
と、このチャンネル層の表面上にゲート絶縁膜を形成す
る工程と、このゲート絶縁膜の表面上にゲート電極を前
記開口部内に埋め込むように形成する工程と、このゲー
ト電極の上部に第２絶縁膜を形成する工程と、ゲート絶
縁膜の前記開口部領域以外の領域に形成された部分をエ
ッチングさせる工程と、前記ゲート絶縁膜上端及び第２
絶縁膜上からチャンネル層にわたって導電層を形成する
工程と、この導電層及びチャンネル層を所定のパターン
にパターニングする工程と、それらの全面に第３絶縁膜
を形成する工程と、この第３絶縁膜を選択的にエッチン
グして前記導電層の表面部分に露出させる開口部を形成
する工程と、前記第３絶縁膜の上部にこの開口部を介し
て導電層と接触されるビットラインを形成する工程とを
有することを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図２は本発明の一実施形態によるＤＲＡ
Ｍセルの構造断面図である。本発明の一実施形態による
ＤＲＡＭセルは図２に示すように、キャパシタと転送ト
ランジスタとから構成される。ここで、前記キャパシタ
は、半導体基板１の所定領域に形成されたトレンチ１ａ
側壁に形成される誘電体膜４と、その誘電体膜を形成さ
せた前記トレンチ１ａ内に埋め込まれたストレジノード
５ａとから構成されている。前記転送トランジスタは、
前記半導体基板１上に形成される絶縁膜２に設けられた
開口部２ａ内で、前記ストレジノード５ａの上及び誘電
体膜４上に沿って形成されるとともに絶縁膜の上面にま
で延びているチャンネル層６と、このチャンネル層６の
側壁に形成されたゲート絶縁膜７と、このゲート絶縁膜
７表面に形成されたゲート電極８ａとで構成されてい
る。この実施態様においてはゲート電極で開口部２ａを
埋めている。
細に説明する。図２は本発明の一実施形態によるＤＲＡ
Ｍセルの構造断面図である。本発明の一実施形態による
ＤＲＡＭセルは図２に示すように、キャパシタと転送ト
ランジスタとから構成される。ここで、前記キャパシタ
は、半導体基板１の所定領域に形成されたトレンチ１ａ
側壁に形成される誘電体膜４と、その誘電体膜を形成さ
せた前記トレンチ１ａ内に埋め込まれたストレジノード
５ａとから構成されている。前記転送トランジスタは、
前記半導体基板１上に形成される絶縁膜２に設けられた
開口部２ａ内で、前記ストレジノード５ａの上及び誘電
体膜４上に沿って形成されるとともに絶縁膜の上面にま
で延びているチャンネル層６と、このチャンネル層６の
側壁に形成されたゲート絶縁膜７と、このゲート絶縁膜
７表面に形成されたゲート電極８ａとで構成されてい
る。この実施態様においてはゲート電極で開口部２ａを
埋めている。
【００１０】開口部内に埋め込まれたゲート電極８ａの
上端には絶縁膜９ａが形成され、この絶縁膜９ａとチャ
ンネル層６の上端部分を覆うように第３導電層１０が形
成され、この第３導電層１０にはビットライン１３が接
触している。尚、前記誘電体膜４は前記トレンチ１ａの
側壁と、前記絶縁膜２に形成された開口部２ａの側壁及
び絶縁膜２の上面に沿って形成されている。
上端には絶縁膜９ａが形成され、この絶縁膜９ａとチャ
ンネル層６の上端部分を覆うように第３導電層１０が形
成され、この第３導電層１０にはビットライン１３が接
触している。尚、前記誘電体膜４は前記トレンチ１ａの
側壁と、前記絶縁膜２に形成された開口部２ａの側壁及
び絶縁膜２の上面に沿って形成されている。
【００１１】このように、前記転送トランジスタの構造
は図２に示すように、基板１のトレンチ１ａ内に形成さ
れたキャパシタの上部に形成されている。この構造はチ
ャンネル層６、このチャンネル層６上に形成されたゲー
ト絶縁膜７、及びこのゲート絶縁膜７上に形成されたゲ
ート電極８ａからなる薄膜トランジスタ構造となってい
る。
は図２に示すように、基板１のトレンチ１ａ内に形成さ
れたキャパシタの上部に形成されている。この構造はチ
ャンネル層６、このチャンネル層６上に形成されたゲー
ト絶縁膜７、及びこのゲート絶縁膜７上に形成されたゲ
ート電極８ａからなる薄膜トランジスタ構造となってい
る。
【００１２】このように構成される本発明の一実施形態
によるＤＲＡＭセルの製造方法を図３〜図６を参照して
詳細に説明する。先ず、図３（ａ）に示すように、シリ
コン基板１上に第１絶縁膜２として、例えば酸化膜を形
成する。次に、図３（ｂ）に示すように、前記第１絶縁
膜２上に感光膜３を塗布した後、これを選択的に露光及
び現像して所定の感光膜パターン３を形成する。この感
光膜パターン３をマスクとして前記第１絶縁膜２をエッ
チングして開口部２ａを形成する。次に、露出された基
板１の部分を所定の深さにエッチングしてトレンチ１ａ
を形成する。このトレンチ１ａが形成される基板１の部
分にトレンチを形成する前に不純物をドーピングしてウ
ェルを形成することもできる。
によるＤＲＡＭセルの製造方法を図３〜図６を参照して
詳細に説明する。先ず、図３（ａ）に示すように、シリ
コン基板１上に第１絶縁膜２として、例えば酸化膜を形
成する。次に、図３（ｂ）に示すように、前記第１絶縁
膜２上に感光膜３を塗布した後、これを選択的に露光及
び現像して所定の感光膜パターン３を形成する。この感
光膜パターン３をマスクとして前記第１絶縁膜２をエッ
チングして開口部２ａを形成する。次に、露出された基
板１の部分を所定の深さにエッチングしてトレンチ１ａ
を形成する。このトレンチ１ａが形成される基板１の部
分にトレンチを形成する前に不純物をドーピングしてウ
ェルを形成することもできる。
【００１３】次に、図３（ｃ）に示すように、前記感光
膜パターン３を除去し、トレンチ１ａ及び開口部２ａの
内壁から絶縁膜２の上面にわたってキャパシタ用誘電体
膜４として、例えばＮＯ（Nitride Oxide ）等を蒸着す
る。その後、基板１の全面に第１導電層５として、例え
ばドープされたポリシリコンを上記基板１に形成された
トレンチ１ａと第１絶縁膜２に形成された開口部２ａと
が完全埋め込まれるように蒸着する。
膜パターン３を除去し、トレンチ１ａ及び開口部２ａの
内壁から絶縁膜２の上面にわたってキャパシタ用誘電体
膜４として、例えばＮＯ（Nitride Oxide ）等を蒸着す
る。その後、基板１の全面に第１導電層５として、例え
ばドープされたポリシリコンを上記基板１に形成された
トレンチ１ａと第１絶縁膜２に形成された開口部２ａと
が完全埋め込まれるように蒸着する。
【００１４】次に、図４（ｄ）に示すように、前記第１
導電層５を基板１の表面の位置までエッチバックして前
記トレンチ１ａ内に埋め込まれたキャパシタストレジノ
ード５ａを形成する。次に、図４（ｅ）に示すように、
前記ストレジノード５ａの上及び前記誘電体膜４の表面
に沿って転送トランジスタのチャンネル層６として、例
えばシリコン膜を形成し、その上にゲート酸化膜７を形
成する。その際、ゲート酸化膜７で絶縁膜の開口部２ａ
が埋め込まれず、なお開口が残るようにする。次に、こ
のゲート酸化膜７で残された開口に転送トランジスタの
ゲート電極形成のための第２導電層８として、例えばド
ープされたポリシリコンをその開口部が埋め込まれるよ
うに蒸着する。
導電層５を基板１の表面の位置までエッチバックして前
記トレンチ１ａ内に埋め込まれたキャパシタストレジノ
ード５ａを形成する。次に、図４（ｅ）に示すように、
前記ストレジノード５ａの上及び前記誘電体膜４の表面
に沿って転送トランジスタのチャンネル層６として、例
えばシリコン膜を形成し、その上にゲート酸化膜７を形
成する。その際、ゲート酸化膜７で絶縁膜の開口部２ａ
が埋め込まれず、なお開口が残るようにする。次に、こ
のゲート酸化膜７で残された開口に転送トランジスタの
ゲート電極形成のための第２導電層８として、例えばド
ープされたポリシリコンをその開口部が埋め込まれるよ
うに蒸着する。
【００１５】図４（ｆ）に示すように、前記第２導電層
８をエッチバックして、前記ゲート酸化膜７に形成され
た開口部に埋め込まれた形態のゲート電極８ａを形成す
る。このエッチバックはゲート電極８ａの上端がゲート
酸化膜７の上面よりわずかに下がる位置となるまで行
う。次に、このゲート電極８ａを形成させたゲート酸化
膜７上に第２絶縁膜９として、例えばＵＳＧ（Undoped
Silicate Glass）等のような酸化膜を形成する。
８をエッチバックして、前記ゲート酸化膜７に形成され
た開口部に埋め込まれた形態のゲート電極８ａを形成す
る。このエッチバックはゲート電極８ａの上端がゲート
酸化膜７の上面よりわずかに下がる位置となるまで行
う。次に、このゲート電極８ａを形成させたゲート酸化
膜７上に第２絶縁膜９として、例えばＵＳＧ（Undoped
Silicate Glass）等のような酸化膜を形成する。
【００１６】次に、図５（ｇ）に示すように、前記第２
絶縁膜９を前記ゲート電極８ａの上部にのみ残るようエ
ッチバックする。同時に前記ゲート酸化膜７の上側に延
びている部分をもエッチングして前記誘電体膜４上のチ
ャンネル層６を露出させる。
絶縁膜９を前記ゲート電極８ａの上部にのみ残るようエ
ッチバックする。同時に前記ゲート酸化膜７の上側に延
びている部分をもエッチングして前記誘電体膜４上のチ
ャンネル層６を露出させる。
【００１７】次に、図５（ｈ）に示すように、このチャ
ンネル層６上に第３導電層として、例えばドープされた
ポリシリコンを前記露出されたチャンネル層６と接触す
るように蒸着して導電層１０を形成する。次に、図５
（ｉ）に示すように、この導電層１０上に感光膜１１を
塗布した後、これを選択的に露光及び現像して所定のパ
ターンを有する感光膜パターンを形成する。次に、この
感光膜パターン１１をマスクとして前記導電層１０及び
チャンネル層６を順次エッチングする。
ンネル層６上に第３導電層として、例えばドープされた
ポリシリコンを前記露出されたチャンネル層６と接触す
るように蒸着して導電層１０を形成する。次に、図５
（ｉ）に示すように、この導電層１０上に感光膜１１を
塗布した後、これを選択的に露光及び現像して所定のパ
ターンを有する感光膜パターンを形成する。次に、この
感光膜パターン１１をマスクとして前記導電層１０及び
チャンネル層６を順次エッチングする。
【００１８】次に、図６に示すように、前記感光膜パタ
ーン１１を除去した後、全面に第３絶縁膜１２として、
例えば酸化膜を形成する。その後、第３絶縁膜１２を選
択的に除去して前記導電層１０の表面部分を露出させて
ビットラインコンタクトのための開口部１２ａを形成す
る。次に、その全面に金属層を形成し、これを所定のパ
ターンにパターニングしてビットライン１３を形成す
る。
ーン１１を除去した後、全面に第３絶縁膜１２として、
例えば酸化膜を形成する。その後、第３絶縁膜１２を選
択的に除去して前記導電層１０の表面部分を露出させて
ビットラインコンタクトのための開口部１２ａを形成す
る。次に、その全面に金属層を形成し、これを所定のパ
ターンにパターニングしてビットライン１３を形成す
る。
【００１９】前記チャンネル層６のキャパシタ用ストレ
ジノード５ａの上部に接触された部分にはストレジノー
ド５ａを形成したドープされたポリシリコンからの不純
物がドーピングされてドレイン領域が形成される。前記
チャンネル層６の前記ビットラインコンタクトのための
導電層１０と接続された部分には導電層１０を形成した
ドープされたポリシリコンからの不純物がドーピングさ
れてソース領域が形成される。
ジノード５ａの上部に接触された部分にはストレジノー
ド５ａを形成したドープされたポリシリコンからの不純
物がドーピングされてドレイン領域が形成される。前記
チャンネル層６の前記ビットラインコンタクトのための
導電層１０と接続された部分には導電層１０を形成した
ドープされたポリシリコンからの不純物がドーピングさ
れてソース領域が形成される。
【００２０】前記のように形成される本発明によるＤＲ
ＡＭセルは、ストレジノード５ａ及びこのストレジノー
ド５ａと基板１との間に形成された誘電体膜４からなる
キャパシタ、このキャパシタの上部に形成されたチャン
ネル層６とゲート絶縁膜７とゲート電極８ａとからなる
ＴＦＴ構造の転送トランジスタ、及びこの転送トランジ
スタの上部に接触されるビットライン１３が基板上に垂
直に形成された構造となっていて、セルの占有面積が小
さくなるので、それだけ半導体メモリ装置の高集積化が
可能となる。
ＡＭセルは、ストレジノード５ａ及びこのストレジノー
ド５ａと基板１との間に形成された誘電体膜４からなる
キャパシタ、このキャパシタの上部に形成されたチャン
ネル層６とゲート絶縁膜７とゲート電極８ａとからなる
ＴＦＴ構造の転送トランジスタ、及びこの転送トランジ
スタの上部に接触されるビットライン１３が基板上に垂
直に形成された構造となっていて、セルの占有面積が小
さくなるので、それだけ半導体メモリ装置の高集積化が
可能となる。
【００２１】図７は本発明の他の実施形態によるＤＲＡ
Ｍセルの断面構造図である。図７に示す他の実施形態に
よるＤＲＡＭセルは、同様にキャパシタと転送トランジ
スタとから構成される。そのキャパシタは半導体基板２
１上の第１絶縁膜２２に形成された開口部２２ａの下側
の側壁に形成されるキャパシタ第１電極２４ａと、この
キャパシタ第１電極２４ａ表面に形成される誘電体膜２
５と、この誘電体膜２５で覆われている前記開口部２２
ａ内に前記第１電極２４ａと相対するように埋め込まれ
たキャパシタ第２電極のストレジノード２６ａとから構
成されている。
Ｍセルの断面構造図である。図７に示す他の実施形態に
よるＤＲＡＭセルは、同様にキャパシタと転送トランジ
スタとから構成される。そのキャパシタは半導体基板２
１上の第１絶縁膜２２に形成された開口部２２ａの下側
の側壁に形成されるキャパシタ第１電極２４ａと、この
キャパシタ第１電極２４ａ表面に形成される誘電体膜２
５と、この誘電体膜２５で覆われている前記開口部２２
ａ内に前記第１電極２４ａと相対するように埋め込まれ
たキャパシタ第２電極のストレジノード２６ａとから構
成されている。
【００２２】転送トランジスタは前記開口部２２ａ内に
形成されたストレジノード２６ａの上部及び誘電体膜２
５上に沿って形成されたチャンネル層２７と、このチャ
ンネル層２７の表面に形成されるゲート絶縁膜２８と、
及びこのゲート絶縁膜２８の表面に形成され、前記ゲー
ト絶縁膜２８で覆われている開口部２２ａ内に埋め込ま
れるゲート電極２９ａとから構成されている。
形成されたストレジノード２６ａの上部及び誘電体膜２
５上に沿って形成されたチャンネル層２７と、このチャ
ンネル層２７の表面に形成されるゲート絶縁膜２８と、
及びこのゲート絶縁膜２８の表面に形成され、前記ゲー
ト絶縁膜２８で覆われている開口部２２ａ内に埋め込ま
れるゲート電極２９ａとから構成されている。
【００２３】そして、前記ゲート電極２９ａ上端には絶
縁膜３０ａが形成され、この絶縁膜３０ａと前記チャン
ネル層２７のトレンチの周辺部の上部には第３導電層３
１が形成され、この第３導電層３１にはビットライン３
４が接触されている。ここで、前記キャパシタの誘電体
膜２５はキャパシタ第１電極２４ａが形成されている開
口部２２ａの内面とトレンチ外の第１絶縁膜２２の上部
にわたって形成されている。
縁膜３０ａが形成され、この絶縁膜３０ａと前記チャン
ネル層２７のトレンチの周辺部の上部には第３導電層３
１が形成され、この第３導電層３１にはビットライン３
４が接触されている。ここで、前記キャパシタの誘電体
膜２５はキャパシタ第１電極２４ａが形成されている開
口部２２ａの内面とトレンチ外の第１絶縁膜２２の上部
にわたって形成されている。
【００２４】一方、前記転送トランジスタは図７に示す
ように、開口部２２ａの下部に形成されるキャパシタの
上部領域に形成されている。この構造はチャンネル層２
７と、このチャンネル層２７上に形成されたゲート絶縁
膜２８と、このゲート絶縁膜２８の表面上に形成された
ゲート電極２９ａとからなる薄膜トランジスタ構造とな
っている。
ように、開口部２２ａの下部に形成されるキャパシタの
上部領域に形成されている。この構造はチャンネル層２
７と、このチャンネル層２７上に形成されたゲート絶縁
膜２８と、このゲート絶縁膜２８の表面上に形成された
ゲート電極２９ａとからなる薄膜トランジスタ構造とな
っている。
【００２５】前記構成からなる本発明の実施形態による
ＤＲＡＭセルの製造方法を図８〜図１１を参照して説明
する。先ず、図８（ａ）に示すように、シリコン基板２
１上に第１絶縁膜２２として、例えば酸化膜を形成す
る。次に、図８（ｂ）に示すように、前記第１絶縁膜２
２上に感光膜２３を塗布した後、これを選択的に露光及
び現像して所定の感光膜パターン２３を形成する。この
感光膜パターン２３をマスクとして、前記第１絶縁膜２
２をエッチングして開口部２２ａを形成する。次に、図
８（ｃ）に示すように、前記感光膜パターン２３を除去
し、開口部２２ａの内部を含んだ第１絶縁膜２２表面
上、すなわち開口部側壁と第１絶縁膜２２の上面とにキ
ャパシタ第１電極を形成するための導電層２４として、
例えばポリシリコン層を形成する。
ＤＲＡＭセルの製造方法を図８〜図１１を参照して説明
する。先ず、図８（ａ）に示すように、シリコン基板２
１上に第１絶縁膜２２として、例えば酸化膜を形成す
る。次に、図８（ｂ）に示すように、前記第１絶縁膜２
２上に感光膜２３を塗布した後、これを選択的に露光及
び現像して所定の感光膜パターン２３を形成する。この
感光膜パターン２３をマスクとして、前記第１絶縁膜２
２をエッチングして開口部２２ａを形成する。次に、図
８（ｃ）に示すように、前記感光膜パターン２３を除去
し、開口部２２ａの内部を含んだ第１絶縁膜２２表面
上、すなわち開口部側壁と第１絶縁膜２２の上面とにキ
ャパシタ第１電極を形成するための導電層２４として、
例えばポリシリコン層を形成する。
【００２６】次に、図９（ｄ）に示すように、前記ポリ
シリコン層をエッチバックして前記第１絶縁膜２２に形
成された開口部２２ａの側壁の下側の部分にだけのこし
て、キャパシタ第１電極２４ａを形成する。この第１電
極２４ａが形成された開口部２２ａと第１絶縁膜２２上
面にキャパシタ誘電体膜２５として、例えばＮＯ（Nitr
ide Oxide ）等を蒸着する。その後、その上にキャパシ
タ第２電極を形成するための第１導電層２６として、例
えばドープされたポリシリコンを前記開口部２２ｃが完
全埋め込まれるように蒸着して形成する。
シリコン層をエッチバックして前記第１絶縁膜２２に形
成された開口部２２ａの側壁の下側の部分にだけのこし
て、キャパシタ第１電極２４ａを形成する。この第１電
極２４ａが形成された開口部２２ａと第１絶縁膜２２上
面にキャパシタ誘電体膜２５として、例えばＮＯ（Nitr
ide Oxide ）等を蒸着する。その後、その上にキャパシ
タ第２電極を形成するための第１導電層２６として、例
えばドープされたポリシリコンを前記開口部２２ｃが完
全埋め込まれるように蒸着して形成する。
【００２７】次に、図９（ｅ）に示すように、前記ポリ
シリコン層を前記キャパシタ第１電極２４ａが形成され
た部分までエッチバックしてストレジノード２６ａを形
成する。次に図９（ｆ）に示すように、ストレジノード
２６ａの上部及び前記誘電体膜２５側壁から上面にわた
って転送トランジスタのチャンネル層２７として、例え
ばシリコン膜を形成し、その表面にゲート酸化膜２８を
形成する。その後、このゲート酸化膜２８の表面上に転
送トランジスタのゲート電極を形成するための第２導電
層２９として、例えばドープされたポリシリコンを前記
ゲート酸化膜２８が覆われている開口部が埋め込まれる
ように蒸着して形成する。
シリコン層を前記キャパシタ第１電極２４ａが形成され
た部分までエッチバックしてストレジノード２６ａを形
成する。次に図９（ｆ）に示すように、ストレジノード
２６ａの上部及び前記誘電体膜２５側壁から上面にわた
って転送トランジスタのチャンネル層２７として、例え
ばシリコン膜を形成し、その表面にゲート酸化膜２８を
形成する。その後、このゲート酸化膜２８の表面上に転
送トランジスタのゲート電極を形成するための第２導電
層２９として、例えばドープされたポリシリコンを前記
ゲート酸化膜２８が覆われている開口部が埋め込まれる
ように蒸着して形成する。
【００２８】次に図１０（ｇ）に示すように、前記ポリ
シリコン層をエッチバックして前記ゲート酸化膜２８が
覆われている開口部２２ａ内に埋め込まれた形態のゲー
ト電極２９ａを形成する。その後、その上に第２絶縁膜
３０として、例えばＵＳＧ（Undoped Silicate Glass）
等のような酸化膜を形成する。次に、図１０（ｈ）に示
すように、前記酸化膜を前記ゲート電極２９ａの上部に
のみ残るようエッチバックする。同時に、露出された前
記ゲート酸化膜の部分をエッチングし、前記誘電体膜２
５の上部に形成されるチャンネル層２７を露出さセル。
シリコン層をエッチバックして前記ゲート酸化膜２８が
覆われている開口部２２ａ内に埋め込まれた形態のゲー
ト電極２９ａを形成する。その後、その上に第２絶縁膜
３０として、例えばＵＳＧ（Undoped Silicate Glass）
等のような酸化膜を形成する。次に、図１０（ｈ）に示
すように、前記酸化膜を前記ゲート電極２９ａの上部に
のみ残るようエッチバックする。同時に、露出された前
記ゲート酸化膜の部分をエッチングし、前記誘電体膜２
５の上部に形成されるチャンネル層２７を露出さセル。
【００２９】次に、これらの全面に第３導電層として、
例えばドープされたポリシリコンを前記露出されたチャ
ンネル層２７と接触するように蒸着して導電層３１を形
成する。次に、図１０（ｉ）に示すように、前記導電層
３１上に感光膜３２を塗布し、これを選択的に露光及び
現像して所定の感光膜パターン３２を形成する。さら
に、これをマスクとして前記導電層３１とチャンネル層
２７とを順次エッチングする。
例えばドープされたポリシリコンを前記露出されたチャ
ンネル層２７と接触するように蒸着して導電層３１を形
成する。次に、図１０（ｉ）に示すように、前記導電層
３１上に感光膜３２を塗布し、これを選択的に露光及び
現像して所定の感光膜パターン３２を形成する。さら
に、これをマスクとして前記導電層３１とチャンネル層
２７とを順次エッチングする。
【００３０】図１０（ｊ）に示すように、前記感光膜パ
ターン３２を除去し、その全面に第３絶縁膜３３とし
て、例えば酸化膜を形成する。その後、この第３絶縁膜
３３を選択的に除去して前記導電層３１の表面部分を露
出させるビットラインコンタクトのための開口部を形成
する。次に、その全面に金属層を形成し、これをさらに
所定のパターンにパターニングしてビットライン３４を
形成する。
ターン３２を除去し、その全面に第３絶縁膜３３とし
て、例えば酸化膜を形成する。その後、この第３絶縁膜
３３を選択的に除去して前記導電層３１の表面部分を露
出させるビットラインコンタクトのための開口部を形成
する。次に、その全面に金属層を形成し、これをさらに
所定のパターンにパターニングしてビットライン３４を
形成する。
【００３１】ストレジノード２６ａの上端部分と接触さ
れた前記チャンネル層２７の部分には、このストレジノ
ード２６ａを形成しているドープされたポリシリコン層
から不純物ドープされてドレイン領域が自己整合され
る。さらに前記ビットラインコンタクトのための導電層
３１と接触された前記チャンネル層２７の部分には導電
層３１を形成しているドープされたポリシリコン層から
の不純物がドーピングされてソース領域が自己整合され
る。
れた前記チャンネル層２７の部分には、このストレジノ
ード２６ａを形成しているドープされたポリシリコン層
から不純物ドープされてドレイン領域が自己整合され
る。さらに前記ビットラインコンタクトのための導電層
３１と接触された前記チャンネル層２７の部分には導電
層３１を形成しているドープされたポリシリコン層から
の不純物がドーピングされてソース領域が自己整合され
る。
【００３２】前記のように形成される本発明の他の実施
形態によるＤＲＡＭセルは、キャパシタ第１電極２４ａ
とキャパシタ誘電体膜２５とストレジノード２６ａとか
らなるキャパシタ、このキャパシタの上部にチャンネル
層２７とゲート絶縁膜２８とゲート電極２９ａとからな
るＴＦＴ（Thin Film Transistor）転送トランジスタ、
及びこの転送トランジスタの上部に接触されるビットラ
イン１３が基板上に垂直に形成されており、メモリセル
が占有する面積が小さくなる。
形態によるＤＲＡＭセルは、キャパシタ第１電極２４ａ
とキャパシタ誘電体膜２５とストレジノード２６ａとか
らなるキャパシタ、このキャパシタの上部にチャンネル
層２７とゲート絶縁膜２８とゲート電極２９ａとからな
るＴＦＴ（Thin Film Transistor）転送トランジスタ、
及びこの転送トランジスタの上部に接触されるビットラ
イン１３が基板上に垂直に形成されており、メモリセル
が占有する面積が小さくなる。
【００３３】
【発明の効果】以上説明したように、本発明はキャパシ
タと転送トランジスタの構造を基板上に垂直に形成して
セル占有面積を減少させることができので、半導体メモ
リ装置を高集積化させることができる。尚、基板と絶縁
膜にトレンチ及び開口部を形成してこのトレンチ及び開
口部内に転送トランジスタ及びキャパシタ電極構造を形
成するので、基板上の段差を減少させることができる。
そして、転送トランジスタをＴＦＴ構造で形成するの
で、素子間の隔離が容易である。
タと転送トランジスタの構造を基板上に垂直に形成して
セル占有面積を減少させることができので、半導体メモ
リ装置を高集積化させることができる。尚、基板と絶縁
膜にトレンチ及び開口部を形成してこのトレンチ及び開
口部内に転送トランジスタ及びキャパシタ電極構造を形
成するので、基板上の段差を減少させることができる。
そして、転送トランジスタをＴＦＴ構造で形成するの
で、素子間の隔離が容易である。
【図１】 従来のＤＲＡＭセル構造を示す断面図であ
る。
る。
【図２】 本発明の一実施形態によるＤＲＡＭセルの構
造断面図である。
造断面図である。
【図３】 本発明の一実施形態によるＤＲＡＭセルの製
造工程の断面図である。
造工程の断面図である。
【図４】 本発明の一実施形態によるＤＲＡＭセルの製
造工程の断面図である。
造工程の断面図である。
【図５】 本発明の一実施形態によるＤＲＡＭセルの製
造工程の断面図である。
造工程の断面図である。
【図６】 本発明の一実施形態によるＤＲＡＭセルの製
造工程の断面図である。
造工程の断面図である。
【図７】 本発明の他の実施形態によるＤＲＡＭセルの
構造断面図である。
構造断面図である。
【図８】 本発明の他の実施形態によるＤＲＡＭセルの
製造工程の断面図である。
製造工程の断面図である。
【図９】 本発明の他の実施形態によるＤＲＡＭセルの
製造工程の断面図である。
製造工程の断面図である。
【図１０】 本発明の他の実施形態によるＤＲＡＭセル
の製造工程の断面図である。
の製造工程の断面図である。
【図１１】 本発明の他の実施形態によるＤＲＡＭセル
の製造工程の断面図である。
の製造工程の断面図である。
１…半導体基板、２…第１絶縁膜、３、１１…感光膜、
４…誘電体膜、５ａ…ストレジノード、６…チャンネル
層、７…ゲート絶縁膜、８ａ…ゲート電極、９…第２絶
縁膜、１０…導電層、１２…第３絶縁膜、１３…ビット
ライン。
４…誘電体膜、５ａ…ストレジノード、６…チャンネル
層、７…ゲート絶縁膜、８ａ…ゲート電極、９…第２絶
縁膜、１０…導電層、１２…第３絶縁膜、１３…ビット
ライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オン・ソク・ヤン 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・ガギョン−ドン・シンアパー トメント １−1508 (56)参考文献 特開 平４−212450（ＪＰ，Ａ) 特開 昭62−169475（ＪＰ，Ａ) 特開 昭64−25462（ＪＰ，Ａ) 特開 昭64−25466（ＪＰ，Ａ) 特開 平４−14868（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (2)
- 【請求項１】 半導体基板上に形成された第１絶縁膜の
開口部側壁下部に形成されたキャパシタ第１電極と、前
記開口部の前記キャパシタ第１電極を形成させた部分か
ら前記第１絶縁膜の上面わたって形成された誘電体膜
と、この誘電体膜が覆われている開口部内に前記キャパ
シタ第１電極と相対するように形成されたストレジノー
ドとからなるキャパシタと、 このストレジノードの上部並びに前記開口部の側壁から
開口部周辺の第１絶縁膜上面にわたって形成されたチャ
ンネル層と、このチャンネル層の側壁の部分に形成され
たゲート絶縁膜と、このゲート絶縁膜側壁に沿って形成
されたゲート電極とからなる転送トランジスタと、 この転送トランジスタのゲート電極の上端部に形成され
た第２絶縁膜と、 前記チャンネル層の開口部周辺の部分、前記第２絶縁膜
及びゲート絶縁膜の上側に形成された導電層と、 それらの上に設けられた第３絶縁膜と、 その第３絶縁膜に形成された開口を通して導電層に接触
させられたビットラインと、 を有することを特徴とする半導体メモリ装置。 - 【請求項２】 半導体基板上に第１絶縁膜を形成する工
程と、 この第１絶縁膜を選択的にエッチングして開口部を形成
する工程と、 この開口部の下部側壁にキャパシタ第１電極を形成する
工程と、 このキャパシタ第１電極を形成させた開口部側壁から絶
縁膜の上面にわたって誘電体膜を形成する工程と、 開口部内の誘電体膜が形成された部分にストレジノード
を形成する工程と、 このストレジノードの上部及び前記誘電体膜表面上にチ
ャンネル層を形成する工程と、 このチャンネル層表面上にゲート絶縁膜を形成する工程
と、 このゲート絶縁膜表面上にゲート電極を前記開口部内に
埋め込むように形成する工程と、 このゲート電極の上端部に第２絶縁膜を形成する工程
と、 ゲート絶縁膜の前記開口部以外の領域の部分をエッチン
グする工程と、 前記チャンネル層表面及び第２絶縁膜表面に導電層を形
成する工程と、 前記導電層及びチャンネル層を所定のパターンにパター
ニングする工程と、 それらの全面に第３絶縁膜を形成する工程と、 前記第３絶縁膜を選択的にエッチングして前記導電層の
表面部分が露出されるように開口部を形成する工程と、 前記第３絶縁膜の上部にこの開口部を介して前記導電層
と接触されるビットラインを形成する工程と、 を有することを特徴とする半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR30588/1994 | 1994-11-21 | ||
| KR1019940030588A KR0151385B1 (ko) | 1994-11-21 | 1994-11-21 | 반도체 메모리 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213568A JPH08213568A (ja) | 1996-08-20 |
| JP2780156B2 true JP2780156B2 (ja) | 1998-07-30 |
Family
ID=19398478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317091A Expired - Fee Related JP2780156B2 (ja) | 1994-11-21 | 1995-11-13 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5723889A (ja) |
| JP (1) | JP2780156B2 (ja) |
| KR (1) | KR0151385B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW375805B (en) * | 1997-04-14 | 1999-12-01 | Nanya Technology Co Ltd | Process for preparing contact window in the semiconductor device and its structure |
| US6146961A (en) * | 1997-06-23 | 2000-11-14 | Micron Technology, Inc. | Processing methods of forming a capacitor |
| US5970340A (en) * | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| KR20010017088A (ko) * | 1999-08-07 | 2001-03-05 | 박종섭 | 아날로그 커패시터의 콘택홀 형성방법 |
| US6153902A (en) * | 1999-08-16 | 2000-11-28 | International Business Machines Corporation | Vertical DRAM cell with wordline self-aligned to storage trench |
| US6376324B1 (en) | 2000-06-23 | 2002-04-23 | International Business Machines Corporation | Collar process for reduced deep trench edge bias |
| US6420749B1 (en) * | 2000-06-23 | 2002-07-16 | International Business Machines Corporation | Trench field shield in trench isolation |
| US6583462B1 (en) | 2000-10-31 | 2003-06-24 | International Business Machines Corporation | Vertical DRAM having metallic node conductor |
| US6441483B1 (en) * | 2001-03-30 | 2002-08-27 | Micron Technology, Inc. | Die stacking scheme |
| KR100474737B1 (ko) * | 2002-05-02 | 2005-03-08 | 동부아남반도체 주식회사 | 고집적화가 가능한 디램 셀 구조 및 제조 방법 |
| KR20160013765A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691216B2 (ja) * | 1986-01-22 | 1994-11-14 | 日本電気株式会社 | 半導体記憶装置 |
| JPH04212450A (ja) * | 1990-04-11 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP3158462B2 (ja) * | 1991-03-11 | 2001-04-23 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| JP3405553B2 (ja) * | 1991-12-06 | 2003-05-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1994
- 1994-11-21 KR KR1019940030588A patent/KR0151385B1/ko not_active IP Right Cessation
-
1995
- 1995-08-29 US US08/520,435 patent/US5723889A/en not_active Expired - Lifetime
- 1995-11-13 JP JP7317091A patent/JP2780156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| KR960019728A (ko) | 1996-06-17 |
| KR0151385B1 (ko) | 1999-03-30 |
| JPH08213568A (ja) | 1996-08-20 |
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