JP3172229B2

JP3172229B2 - 半導体装置の製造方法

Info

Publication number: JP3172229B2
Application number: JP01032592A
Authority: JP
Inventors: 六月生森門; 徹尾崎; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-01-23
Filing date: 1992-01-23
Publication date: 2001-06-04
Anticipated expiration: 2016-06-04
Also published as: JPH05198684A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＤＲＡＭのビット線コンタクト、ストレー
ジノードコンタクト等を自己整合的に形成する方法すな
わちＳＡＣ（Self Aline Coctact）に関する。

【０００２】

【従来の技術】半導体装置の高密度、高集積化が著しく
進むなかで、素子の微細化に合わせてコンタクト孔の微
細化も進む一方である。しかしながら、素子の微細化が
進み、ゲート配線等の配線層のパターニングがリソグラ
フィ技術の解像限界付近で行われるため、コンタクト孔
のパターニングに際して、配線層のパターンと同じデザ
イン・ルール（最小サイズ）で行うのは困難となってき
ている。特に、トランジスタとキャパシタとからなるＤ
ＲＡＭ等のメモリセルが高密度の集積化されているメモ
リセル領域では、配線とのコンタクト余裕がとれず、配
線にコンタクト孔がかかるように自己整合的にパターニ
ングがなされる。こうしたコンタクトはＳＡＣと呼ば
れ、素子占有面積の微細化に大きく貢献する反面、ゲー
ト配線等の配線層とコンタクトとのショートが発生しや
すいという問題がある。

【０００３】この問題を解決するために、従来は、スト
ッパーポリ（ＳｔｏｐｐｅｒＰｏｌｙ：ＳＰ）方式と
指称されている方法が用いられている。この方法では、
図６（ａ）および（ｂ）に示すようにゲート電極３２の
形成後側壁に絶縁膜３５を形成した後、後の酸化工程に
よる半導体基板の酸化防止のために窒化シリコン膜３６
を堆積し、その上に多結晶シリコン膜３７を堆積して、
層間膜として全面にＢＰＳＧ等の溶融性の絶縁膜３８を
堆積する。これにより、多結晶シリコン膜とＢＰＳＧ膜
（層間膜）のエッチングの選択比が大きいことを利用す
ることができ、コンタクト孔のエッチング時に多結晶シ
リコン膜が露呈した時点でＢＰＳＧ膜のエッチングを止
め、次に多結晶シリコン膜をケミカルドライエッチング
（ＣＤＥ）法等で一旦除去する。そして酸化雰囲気で加
熱することにより、ＢＰＳＧ膜を溶融して平坦化を行う
と同時にこの多結晶シリコン膜も酸化し、この後下地の
窒化シリコン膜をエッチングし、その下の酸化シリコン
膜をも選択的に除去し、シリコン基板表面を露呈せしめ
るものである。

【０００４】しかし、ＳＰ方式は、それ自体の工程数が
多いという問題の他にコンタクト余裕のとれる周辺回路
部では、ＳＰ方式を行う必要がないために、ストッパと
しての多結晶シリコン膜も不要であるため、多結晶シリ
コン膜は、必要な領域のみに選択的に形成しなければな
らないので、パターニングを行って除去する必要がある
上、さらにはＳＰ方式を用いる領域と、用いない周辺回
路領域とで膜構造が異なり、エッチング条件が大きく異
なるので、エッチングをも別工程で行う必要があり、ま
すます工程数の増大が発生する原因となって製品の歩留
りを低下させるという大きな問題があった。

【０００５】さらには、ストッパ膜は一旦使用すると酸
化してしまうため、後続工程では使用できないという問
題がある。

【０００６】

【発明が解決しようとする課題】このように素子の微細
化が進むにつれて、ＳＰ方式を用いると素子の密集する
メモリセル部ではコンタクトが配線層と自己整合的に形
成されるため、従来のコンタクト孔の開孔方法では、工
程が煩雑になったり、メモリセル部と素子が密集してい
ない周辺回路部のコンタクトのパターニング、エッチン
グ等を別工程で行う必要があり、これも工程数増大の原
因となっている。

【０００７】さらに、ストッパ膜は一旦使用すると酸化
してしまうため、後続工程では使用できない。

【０００８】本発明は、前記実情に鑑みてなされたもの
で、自己整合的にコンタクトを形成する簡便な方法を提
供することを目的とする。

【０００９】

【課題を解決するための手段】そこで本発明の第１で
は、半導体基板上に第１絶縁膜を介して第１の導電層を
堆積し、この上層に第２の絶縁膜を形成し、さらにこの
上層に、多結晶シリコン等、層間絶縁膜とのエッチング
の選択比が十分大きくとれるストッパー膜を堆積し、フ
ォトリソグラフィにより所定のレジストパターンを形成
し、異方性エッチングを用いて前記ストッパ膜、第２の
絶縁膜および第１の導電層を同一パターンにパターニン
グし、さらに第３の絶縁膜としての層間絶縁膜を形成し
平坦化を行った後、リソグラフィー技術を用いて、第１
の導電層のパターンサイズよりも大きい開口を有するレ
ジストパターンを形成し、これをマスクとして、第１の
導電層パターンに対して自己整合的に形成すべきコンタ
クト領域に堆積した層間絶縁膜（第３の絶縁膜）をエッ
チングし、レジストを除去した後、全面エッチバックを
行い、ストッパ膜をマスクとしてコンタクトホールの開
口を行う。次に段差被覆性よく堆積可能な窒化膜等の第
４の絶縁膜を堆積して側壁残しを行いコンタクトに露呈
する第１の導電層側面に、側壁絶縁膜を形成すると同時
に半導体基板表面を露出させ、この半導体基板表面にコ
ンタクトするように第２の導電層を形成するようにして
いる。

【００１０】ここで望ましくはコンタクトホール開口
後、側壁絶縁膜の形成に先立ち第１の導電層側面の絶縁
性向上のために後酸化をしておくとよい。

【００１１】また、さらに望ましい手段として、半導体
基板上にゲート絶縁膜となる第１の絶縁膜、ゲート電極
となる第１の導電層、第２の絶縁膜および、層間絶縁膜
とのエッチングの選択比が十分大きくとれるストッパー
膜を堆積し、フォトリソグラフィにより所定のレジスト
パターンを形成し異方性エッチングにより前記ストッパ
膜、第２の絶縁膜、第１の導電層および第１の絶縁膜を
同一パターンにパターニングし、第１の導電層からなる
ゲート電極を形成し、イオン注入等によりソースドレイ
ンとなる拡散層を形成し、さらに第３の絶縁膜としての
層間絶縁膜を形成しメモリセル部と周辺回路部の半導体
基板からの絶縁膜の膜厚が同じになるように平坦化を行
った後、リソグラフィー技術を用いて、ゲート配線間間
隙よりも大きい開口を有するレジストパターンを形成
し、これをマスクとし、コンタクト領域の前記基板表面
に堆積した層間絶縁膜（第３の絶縁膜）をエッチング
し、レジストを除去した後、全面エッチバックを行い、
ストッパ膜をマスクとして前記ソースドレインの少なく
とも一方にコンタクトするように、メモリセル部と周辺
回路部で同時に、コンタクトホールの開口を行う。そし
てこのコンタクトホール内に露呈する第１の導電層側面
の絶縁のために後酸化をして、段差被覆性よく堆積可能
な窒化膜等の第４の絶縁膜を堆積して側壁残しを行うと
同時に半導体基板表面を露出させ、イオン注入を行っ
て、トランジスタのＬＤＤ構造を作った後この半導体基
板表面にコンタクトするようにストレージノード電極ま
たはビット線等の第２の導電層を形成するようにしてい
る。

【００１２】また、さらに望ましい手段として、ストレ
ージノード電極を形成してキャパシタを形成した後また
はビット線のパターニング後、さらに第５の絶縁膜とし
ての第２の層間絶縁膜を形成しメモリセル部と周辺回路
部の半導体基板からの絶縁膜の膜厚が同じになるように
平坦化を行った後、リソグラフィー技術を用いて、下地
の配線間間隙よりも大きい開口を有するレジストパター
ンを形成し、これをマスクとし、コンタクト領域の前記
基板表面に堆積した第２の層間絶縁膜（第５の絶縁膜）
をエッチングし、レジストを除去した後、全面エッチバ
ックを行って、ストッパ膜をマスクとして前記ソースド
レインの他の一方にコンタクトするように、コンタクト
ホールの開口を行う。そしてこのコンタクトホール内に
露呈する第１の導電層側面あるいはビット線、キャパシ
タとの絶縁のために後酸化をして、段差被覆性よく堆積
可能な窒化膜等の第６の絶縁膜を堆積して側壁残しを行
うと同時に半導体基板表面を露出させ、この半導体基板
表面にコンタクトするようにビット線またはストレージ
ノード等の第３の導電層を形成するようにしている。

【００１３】

【作用】本発明の第１によれば、第１の導電層パターン
と同時にストッパ膜をパターニングすることができるた
め、ストッパのパターニングを別に行うことが不要とな
り、かつ第１の導電層パターン上はすべてストッパで覆
われており、またそのまま残存しているため、後続工程
においても何度でもこのストッパ膜は使用可能であり、
コンタクトの自己整合化が極めて信頼性よく簡単な工程
で形成可能である。また極めて平坦な表面を得ることが
できる上、層間絶縁膜への開口を２回のエッチング工程
で行い、第１の導電層と第２の導電層との間の層間絶縁
膜の膜厚を必要最小限に薄くしているため、コンタクト
孔のアスペクト比が高くなるのを抑制し、容易に信頼性
の高い半導体装置を得ることができる。

【００１４】また本発明の第２によれば、上記効果に加
え、ＤＲＡＭなどの、メモリセル部と周辺回路部のコン
タクトがゲート配線上のストッパ（多結晶シリコン）を
マスクにして同時に開口でき、工程数が大幅に短縮され
る。またこのストッパはビット線コンタクト，ストレー
ジノードコンタクトおよび周辺回路のコンタクトの形成
いずれにも用いることができる。

【００１５】また従来のＳＰ方式では一度用いた多結晶
シリコンは酸化してしまうため、次のコンタクト形成工
程ではストッパとして使用できないが、この第３の方法
では、同時にエッチングしない場合は何回でも使用でき
るため、最終工程までゲート電極を保護することができ
る。

【００１６】これによりメモリセル部と周辺回路部のコ
ンタクトがゲート配線上のストッパ膜をマスクにして同
時に開口でき、工程数が大幅に短縮される。

【００１７】さらに、第２の導電層の形成に際しても、
第２の導電層形成後、絶縁膜およびストッパ膜を順次積
層したのち同一パターンにパターニングするようにすれ
ば、ゲート電極のみならず、ビット線等も保護すること
ができ、さらに信頼性の向上をはかることができる。

【００１８】ここでストッパ膜の膜厚と選択比そして配
線段差との関係は、多結晶シリコン膜等の層間絶縁膜と
のエッチング選択比が十分に大きい（例えば２０以上）
材料からなるストッパ膜の膜厚をｔ_stop，ゲート配線と
ゲート配線上に形成した第２の絶縁膜の膜厚の和をｔ
_gate、そしてストッパ膜と層間絶縁膜のエッチングの選
択比をＲとすると（１）式の関係が成立するものであ
る。

【００１９】ｔ_stop×Ｒ≧ｔ_gate （１）このようにして、メモリセル部のＳＡＣと周辺回路部で
コンタクトの開口のエッチングをゲート配線上に堆積し
た多結晶シリコン等の絶縁膜に対して選択比が大きくと
れる膜をマスクにして自己整合的に同時に行うことが可
能であり、ストッパーポリ方式などの複雑な工程を経る
必要がなくなり、このため工程数の短縮が可能となる。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００２１】この方法では、図１に製造工程図を示すよ
うにメモリセル部のコンタクト（ＳＡＣ）と周辺回路部
のコンタクトを同時に形成するものである。

【００２２】まず、シリコン基板上１１に、ウェル（図
示せず）を形成し、通常の方法で素子分離領域と素子領
域を形成し、イオン注入法によりトランジスタのしきい
値等の調整のための不純物を注入する。続いて、第１の
絶縁層として熱酸化により１０nm程度のゲート酸化膜を
形成し、さらにゲート電極となるポリサイド膜１２（こ
こではポリシリコン１００nmとタングステンシリサイド
１００nm）を２００nm堆積して、表面を１０nm程度熱酸
化し酸化シリコン膜１２ｓを形成した後、ＣＶＤ法によ
りこの上層に第２の絶縁膜として酸化シリコン膜膜１３
を２００nm程度堆積し、さらにその上に多結晶シリコン
膜１４を約５０nm堆積する。そして、フォトリソグラフ
ィによりレジストを用いて所定のゲートパターンをパタ
ーニングし、これをマスクとして、反応性イオンエッチ
ング（ＲＩＥ）法により多結晶シリコン膜１４、酸化シ
リコン膜１３、ポリサイド膜１２を順次エッチングしゲ
ート電極１２を形成する。次にこのゲート電極をマスク
として所定の位置にイオン注入法により不純物を導入し
て拡散層Ｄを形成する。この時酸化シリコン膜１３のエ
ッチングの際の多結晶シリコンとの選択比は２０程度で
あり、ゲート配線の段差は約４００nmであるので５０nm
×２０＝１０００nm＞４００nmで前述の（１）式の関係
を満足している。

【００２３】次に、第３の絶縁膜１５として例えばＣＶ
Ｄ法により酸化シリコン膜を約８００nm堆積し、ポリッ
シング等の平坦化法を用いて、平坦化を行い、半導体基
板からの膜厚がメモリセル部、周辺回路部において約６
００nm程度になるように平坦化を行う（図１(a) および
(b) ）。以下の図中(a) はメモリセル領域、(b) は周辺
回路領域を示す。

【００２４】そしてリソグラフィー技術を用いて、レジ
ストパターン１６を形成し、これをマスクとしてメモリ
セル部と周辺回路部でコンタクト孔のパターニングを同
時に行い、ゲート配線間に堆積した第３の絶縁膜１５を
メモリセル部でストッパ膜の多結晶シリコンと自己整合
的に、周辺回路部では、従来と同様にＲＩＥ法により約
４５０nmエッチングする。この時ゲート配線間に残る第
３の絶縁膜１５の膜厚ｔ1 は多結晶シリコン上の膜厚ｔ
2 と同程度であることが望ましい（図２(a) および(b)
）。

【００２５】次に、図３(a) および(b) に示すように、
レジストパターン１６を除去した後、異方性エッチング
法を用いて半導体基板全面の絶縁膜を１５０nm程度エッ
チングする。これによりコンタクト孔Ｈが所望の形状に
形成される。次にゲート電極１２の側面に熱酸化膜を１
０nm程度形成し、窒化シリコン膜１７を５０nm程度、減
圧（ＬＰ）ＣＶＤ法を用いて堆積し、側壁残しのエッチ
ングを行って、ゲート電極とコンタクトの電気的絶縁を
確保する。また窒化シリコン膜の側壁残し終了後所定の
位置にイオン注入を行ってもよい。これによりトランジ
スタのＬＤＤ構造が形成される。

【００２６】次に図４(a) および(b) に示すようにビッ
ト線となるタングステン等の第３の導電層１８を約２０
０nm堆積し、第３の導電層上に低温で堆積することので
きる絶縁膜１９を約２００nm堆積し、この絶縁膜１９上
にストッパーの多結晶シリコン２０を約５０nm堆積し
て、ビット線のパターニングを行い、加工する。

【００２７】ゲート、ビット線間に残っている多結晶シ
リコンはビット線のエッチングの時に同時に自己整合的
にエッチングする。すなわち、ビット線のレジストパタ
ーンを用いてまず多結晶シリコンをエッチングしひきつ
づいて絶縁膜１９、第３の導電層１８，多結晶シリコン
と順次加工する。この後再びビット線の加工時と同様な
工程を経て、キャパシタのストレージノードコンタクト
を形成する。

【００２８】以下、ストレージノード電極２１を所定の
容量が得られる程度の加工して、プレート電極２３とキ
ャパシタ絶縁膜２２を形成し、層間絶縁膜２４を形成し
て、ビット線形成工程へと進み、図５（ａ）及び（ｂ）
に示すような半導体記憶装置が形成される。ここで、２
５はプレート電極の配線層である。

【００２９】このようにして容易に信頼性の高い半導体
記憶装置を得ることができる。

【００３０】なお、ゲート配線材、絶縁膜材など本発明
の主旨を逸脱しない範囲で変更してもよい。

【００３１】また、前記実施例ではキャパシタはビット
線の上層に形成されているが、ビット線をキャパシタの
加工後に形成してもよい。

【００３２】また、前記実施例ではビット線の形成に際
し、ビット線となるタングステンなどの導電層の上に、
絶縁膜１９および多結晶シリコン２０を堆積して、ビッ
ト線のパターニングを行うようにしているため、ストレ
ージノードコンタクトの形成に際しこの多結晶シリコン
膜２０がストッパとして作用しビット線も保護され、よ
り信頼性が向上するが、この絶縁膜１９および多結晶シ
リコン２０を形成することなく通常の方法で層間膜を形
成した場合にも、ストレージノードコンタクトの形成に
際しゲート電極との短絡は保護され、良好な自己整合パ
ターンの形成が可能となる。

【００３３】また、トレンチ型セルを用いた半導体記憶
装置の製造等においても、本発明の主旨を逸脱しない範
囲で、適用可能であることはいうまでもない。

【００３４】また、多層配線を有する半導体装置の製造
においても適用可能であることはいうまでもない。

【００３５】

【発明の効果】以上説明したように本発明によれば、自
己整合コンタクトの形成を簡便に行うことができ、半導
体記憶装置の微細化が容易となるとともに製造工数の低
減が可能となる。

【図面の簡単な説明】

【図１】本発明実施例の半導体記憶装置の製造工程を示
す断面図。

【図２】本発明実施例の半導体記憶装置の製造工程を示
す断面図。

【図３】本発明実施例の半導体記憶装置の製造工程を示
す断面図。

【図４】本発明実施例の半導体記憶装置の製造工程を示
す断面図。

【図５】本発明実施例の半導体記憶装置の製造工程を示
す断面図。

【図６】従来の半導体記憶装置の製造工程において、ビ
ット線用コンタクトを開孔した時の断面図。

【符号の説明】

１１，３１半導体基板１２，３２ゲート配線（第１の導電層）１３ゲート、ビット線間絶縁膜（第２の絶縁膜）１４多結晶シリコン膜１５層間絶縁膜（第３の絶縁膜）１６レジスト１７，３５ゲートコンタクト間絶縁用ＳｉＮ１８ビット線１９ビット線、キャパシタ間層間絶縁膜２０多結晶シリコン膜２１ストレージノード電極２２キャパシタ絶縁膜２３プレート電極２４プレート、アルミ配線間絶縁膜２５アルミ配線３３ゲート上絶縁膜（ＳｉＯ2 ）３４ゲート上絶縁膜（ＳｉＮ）３６基板酸化防止のＳｉＮ３７ストッパーポリ３８ゲート、ビット線間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に第１絶縁膜を堆積する第
１の絶縁膜堆積工程と、前記第１の絶縁膜上に第１の導電層を堆積する第１の導
電層堆積工程と、この上層に第２の絶縁膜を堆積する第２の絶縁膜堆積工
程と、さらにこの上層に、層間絶縁膜に対してエッチング速度
の小さいストッパー膜を堆積するストッパー膜堆積工程
と、前記ストッパ膜、第２の絶縁膜および第１の導電層を同
一パターンに順次パターニングする第１のエッチング工
程と、この上層に、第３の絶縁膜として層間絶縁膜を半導体基
板全面に形成する層間絶縁膜形成工程と、前記第１の導電層のパターン間距離よりも大きい開口を
有するマスクパターンを形成し、これをマスクとして、
第１の導電層パターンに対して自己整合的に形成すべき
コンタクト領域に堆積した層間絶縁膜をエッチングする
第２のエッチング工程と、前記マスクパターンを除去した後、前記ストッパー膜に
より前記第２の絶縁膜をマスクしつつ、前記ストッパー
膜およびコンタクト領域の半導体基板表面を露呈せしめ
る全面エッチバックを行って、コンタクトホールの開口
を行う第３のエッチング工程と、さらに第４の絶縁膜を堆積して側壁残しを行い、前記コ
ンタクトホール側壁に残留させ、側壁絶縁膜を形成する
と同時に半導体基板表面を露呈させる側壁絶縁膜形成工
程と、前記コンタクトホール内に露呈する半導体基板表面にコ
ンタクトするように第２の導電層を形成する第２の導電
層形成工程とを含むことを特徴とする半導体装置の製造
方法。