JP3165693B2 - スタックトキャパシタ型ｄｒａｍ - Google Patents
スタックトキャパシタ型ｄｒａｍInfo
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- JP3165693B2 JP3165693B2 JP22405190A JP22405190A JP3165693B2 JP 3165693 B2 JP3165693 B2 JP 3165693B2 JP 22405190 A JP22405190 A JP 22405190A JP 22405190 A JP22405190 A JP 22405190A JP 3165693 B2 JP3165693 B2 JP 3165693B2
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- film
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- insulating film
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第５図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第４図］ H.発明の効果 （A.産業上の利用分野） 本発明はスタックトキャパシタ型DRAM、特にビットラ
インがワードラインよりも上層でスタックトキャパシタ
の下部電極よりも下層にされ該下部電極や上部電極によ
ってビットラインが静電的にシールドされたスタックト
キャパシタ型DRAMの製造方法に関する。
インがワードラインよりも上層でスタックトキャパシタ
の下部電極よりも下層にされ該下部電極や上部電極によ
ってビットラインが静電的にシールドされたスタックト
キャパシタ型DRAMの製造方法に関する。
（B.発明の概要） 本発明は、上記のスタックトキャパシタ型DRAMの製造
方法において、 層間耐圧を確保しつつメモリセルの小型化を図るた
め、 ビットコンタクトを、層間絶縁膜上にダミー膜を形成
し、該ダミー膜にフォトレジスト膜をマスクとするエッ
チングにより開口を形成し、該開口の内周面にサイドウ
ォールを形成し、該サイドウォールをマスクとする上記
層間絶縁膜の選択的エッチングにより上記開口よりも径
の小さな開口を形成し、上記ダミー膜及びサイドウォー
ルを除去し、その後ビットラインを成す配線膜を形成す
るという方法をとり、ノードコンタクトを、ストレージ
ノードを成す配線膜の形成後、該配線膜のノードコンタ
クト形成部に形成した開口内にサイドウォールを形成す
ることにより内径を小さくしたノードコンタクトホール
を形成し、その後、下部電極を形成するという方法でと
るものである。
方法において、 層間耐圧を確保しつつメモリセルの小型化を図るた
め、 ビットコンタクトを、層間絶縁膜上にダミー膜を形成
し、該ダミー膜にフォトレジスト膜をマスクとするエッ
チングにより開口を形成し、該開口の内周面にサイドウ
ォールを形成し、該サイドウォールをマスクとする上記
層間絶縁膜の選択的エッチングにより上記開口よりも径
の小さな開口を形成し、上記ダミー膜及びサイドウォー
ルを除去し、その後ビットラインを成す配線膜を形成す
るという方法をとり、ノードコンタクトを、ストレージ
ノードを成す配線膜の形成後、該配線膜のノードコンタ
クト形成部に形成した開口内にサイドウォールを形成す
ることにより内径を小さくしたノードコンタクトホール
を形成し、その後、下部電極を形成するという方法でと
るものである。
（C.従来技術）［第５図］ スタックトキャパシタ型DRAMは、一般に、スイッチン
グトランジスタとなるMOSトランジスタの形成後、スタ
ックトキャパシタを形成し、その後、ビットラインを形
成するという方法で製造された。従って、ワードライ
ン、スタックトキャパシタのストレージノード（下部電
極）、プレート電極（スタックトキャパシタの上部電
極）、ビットラインの順序で層が上になっている。
グトランジスタとなるMOSトランジスタの形成後、スタ
ックトキャパシタを形成し、その後、ビットラインを形
成するという方法で製造された。従って、ワードライ
ン、スタックトキャパシタのストレージノード（下部電
極）、プレート電極（スタックトキャパシタの上部電
極）、ビットラインの順序で層が上になっている。
しかし、近年、スタックトキャパシタよりも先にビッ
トラインを形成したスタックトキャパシタ型DRAMが開発
された。第５図（Ａ）、（Ｂ）はそのようなスタックト
キャパシタ型DRAMを示すものであり、同図（Ａ）は平面
図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図で
ある。
トラインを形成したスタックトキャパシタ型DRAMが開発
された。第５図（Ａ）、（Ｂ）はそのようなスタックト
キャパシタ型DRAMを示すものであり、同図（Ａ）は平面
図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図で
ある。
同図において、ａはｐ型半導体基板、ｂ、ｃ、ｃは該
半導体基板ａの表面部に選択的に形成されたn+型拡散層
で、スイッチングトランジスタのソース・ドレイン領域
を成す。拡散層ｂはビットラインと接続されるソース・
ドレイン領域、拡散層ｃ、ｃはストレージノード（スタ
ックトキャパシタの下部電極）と接続されるソース・ド
レイン領域である。
半導体基板ａの表面部に選択的に形成されたn+型拡散層
で、スイッチングトランジスタのソース・ドレイン領域
を成す。拡散層ｂはビットラインと接続されるソース・
ドレイン領域、拡散層ｃ、ｃはストレージノード（スタ
ックトキャパシタの下部電極）と接続されるソース・ド
レイン領域である。
ｄはゲート絶縁膜、ｅは多結晶シリコンからなるワー
ドライン、ｆは層間絶縁膜、ｇは多結晶シリコンからな
るビットライン、ｈはビットコンタクトホール、ｉは層
間絶縁膜、ｊは多結晶シリコンからなるストレージノー
ド（スタックトキャパシタの下部電極）、ｋはノードコ
ンタクトホール、ｌはスタックトキャパシタの誘電体を
成す誘電体膜、ｍはプレート電極（スタックトキャパシ
タの上部電極）で、メモリセルアレイ上に全面的に形成
されている。
ドライン、ｆは層間絶縁膜、ｇは多結晶シリコンからな
るビットライン、ｈはビットコンタクトホール、ｉは層
間絶縁膜、ｊは多結晶シリコンからなるストレージノー
ド（スタックトキャパシタの下部電極）、ｋはノードコ
ンタクトホール、ｌはスタックトキャパシタの誘電体を
成す誘電体膜、ｍはプレート電極（スタックトキャパシ
タの上部電極）で、メモリセルアレイ上に全面的に形成
されている。
このようなスタックトキャパシタ型DRAMは、ビットラ
イン間をストレージノードｊやプレート電極ｍによって
静電的にシールドすることができるのでビット線シール
ドスタックトキャパシタ型DRAMと称され、更にDASHと略
称される（IEEE TRANSACTIONS ON ELECTRON DEVICES.VO
L.37.NO.3.MARCH 1990）。
イン間をストレージノードｊやプレート電極ｍによって
静電的にシールドすることができるのでビット線シール
ドスタックトキャパシタ型DRAMと称され、更にDASHと略
称される（IEEE TRANSACTIONS ON ELECTRON DEVICES.VO
L.37.NO.3.MARCH 1990）。
（D.発明が解決しようとする問題点） 上述した第５図に示すスタックトキャパシタ型DRAM
は、ビットライン間をストレージノードやプレート電極
によって静電的にシールドすることができるという利点
を有するのでDRAMの主流となる可能性を有する。しか
し、16Mビット、64Mビット更には126Mビットという記憶
容量増大の要求に応えることは難しい。というのは、そ
の要求に応えるにはセルサイズを相当に縮小しなければ
ならず、通常の技術ではそれが不可能だからである。
は、ビットライン間をストレージノードやプレート電極
によって静電的にシールドすることができるという利点
を有するのでDRAMの主流となる可能性を有する。しか
し、16Mビット、64Mビット更には126Mビットという記憶
容量増大の要求に応えることは難しい。というのは、そ
の要求に応えるにはセルサイズを相当に縮小しなければ
ならず、通常の技術ではそれが不可能だからである。
そのため、ビットコンタクト部及びノードコンタクト
部をセルフアラインコンタクト技術を駆使して形成する
ことが好ましいと一応はいえる。このセルフアラインコ
ンタクト技術を説明すると、ワードラインｅ、ｅ、…を
形成した後該ワードラインｅ、ｅ、…上に適宜な厚さの
ダミー膜を形成し、その後サイドウォール技術により絶
縁膜からなるサイドウォールを形成し、サイドウォール
間に生じる間隙をコンタクトとして利用してビットライ
ンｇと拡散層ｂとのコンタクト、即ち、ビットコンタク
トをとる。そして、ビットラインｇ、ｇ、…の形成後該
ビットラインｇ、ｇ、…上に適宜な厚さの絶縁膜ｊを層
間絶縁膜として形成し、その後サイドウォール技術を駆
使してビットラインｇ、ｇ、…の側面に絶縁膜からなる
サイドウォールを形成し、しかる後、ストレージノード
ｊを形成するというものである。
部をセルフアラインコンタクト技術を駆使して形成する
ことが好ましいと一応はいえる。このセルフアラインコ
ンタクト技術を説明すると、ワードラインｅ、ｅ、…を
形成した後該ワードラインｅ、ｅ、…上に適宜な厚さの
ダミー膜を形成し、その後サイドウォール技術により絶
縁膜からなるサイドウォールを形成し、サイドウォール
間に生じる間隙をコンタクトとして利用してビットライ
ンｇと拡散層ｂとのコンタクト、即ち、ビットコンタク
トをとる。そして、ビットラインｇ、ｇ、…の形成後該
ビットラインｇ、ｇ、…上に適宜な厚さの絶縁膜ｊを層
間絶縁膜として形成し、その後サイドウォール技術を駆
使してビットラインｇ、ｇ、…の側面に絶縁膜からなる
サイドウォールを形成し、しかる後、ストレージノード
ｊを形成するというものである。
しかしながら、このような技術によれば、加工性が悪
く、層間耐圧不良が起き易いという問題がある。という
のは、ビットラインｉの側面のサイドウォールはそれと
同じ材質からなる層間絶縁膜ｆを下地として形成され、
サイドウォール形成のための異方性エッチングの際にエ
ッチングストッパとなるものがなく、その異方性エッチ
ングにより層間絶縁膜ｆが侵蝕されてしまう可能性があ
るからである。
く、層間耐圧不良が起き易いという問題がある。という
のは、ビットラインｉの側面のサイドウォールはそれと
同じ材質からなる層間絶縁膜ｆを下地として形成され、
サイドウォール形成のための異方性エッチングの際にエ
ッチングストッパとなるものがなく、その異方性エッチ
ングにより層間絶縁膜ｆが侵蝕されてしまう可能性があ
るからである。
だからといって、それに代えて通常のアラインコンタ
クト技術、即ち、下地配線に対して一定距離をおいてパ
ターニングできる大きさのコンタクトホールを形成する
という技術によれば、加工制が悪く耐圧低下の虞れがあ
るという問題は解決できるが、フォトレジストを用いて
の微細加工技術の限界を越えて微細なコンタクトホール
を形成することができず、セルフサイズが大幅に大きく
なってしまうのである。
クト技術、即ち、下地配線に対して一定距離をおいてパ
ターニングできる大きさのコンタクトホールを形成する
という技術によれば、加工制が悪く耐圧低下の虞れがあ
るという問題は解決できるが、フォトレジストを用いて
の微細加工技術の限界を越えて微細なコンタクトホール
を形成することができず、セルフサイズが大幅に大きく
なってしまうのである。
本発明はこのような問題点を解決すべく為されたもの
であり、層間耐圧を確保しつつメモリセルの小型化を図
ることのできるスタックトキャパシタ型DRAMの製造方法
を提供することを目的とする。
であり、層間耐圧を確保しつつメモリセルの小型化を図
ることのできるスタックトキャパシタ型DRAMの製造方法
を提供することを目的とする。
（E.問題点を解決するための手段） 本発明スタックトキャパシタ型DRAMの製造方法は、ビ
ットラインがワードラインよりも上層でスタックトキャ
パシタの下部電極よりも下層にされ少なくとも該下部電
極によって上記ビットラインが静電的にシールドされた
スタックトキャパシタ型DRAMの製造方法において、上記
ビットラインと、スイッチングトランジスタが形成され
た半導体基板表面部の該スイッチングトランジスタの一
部を成す拡散層とのコンタクトであるビットコンタクト
を、上記スイッチングトランジスタを覆う層間絶縁膜上
に絶縁膜からならダミー膜を形成し、該ダミー膜のビッ
トコンタクトをとるべき位置に開口をフォトレジスト膜
をマスクとするエッチングにより形成し、該開口の内周
面に絶縁膜からなるサイドウォールを形成し、絶縁膜に
対するエッチバックにより該サイドウォール及び上記ダ
ミー膜を除去すると共に、上記層間絶縁膜の該サイドウ
ォールにより囲まれていた部分下を除去して上記開口よ
り径の小さな開口を形成し、その後、上記ビットライン
を成し上記径の小さな開口を通じて上記拡散層と接続さ
れる配線層を形成する、という方法でとり、上記スタッ
クトキャパシタの下部電極と上記半導体基板表面部の上
記スイッチングトランジスタの上記一部とは別の部分を
成す拡散層とのコンタクトであるノードコンタクトを、
上記層間絶縁膜及び上記ビットラインを覆う層間絶縁膜
を形成し、該層間絶縁膜上にストレージノードとなる配
線膜を形成し、該配線膜のノードコンタクトをとるべき
位置に開口を形成し、該開口内周面にサイドウォールを
形成し、該サイドウォールをマスクとして上記ビットラ
インを覆う層間絶縁膜及び上記スイッチングトランジス
タを覆う層間絶縁膜をエッチングすることにより上記ス
イッチングトランジスタの上記別の部分を成す拡散層を
露出させる開口からなるノードコンタクトホールを形成
し、その後、該ノードコンタクトホールを通じて上記別
の部分を成す拡散層に接続される下部電極を成す配線膜
を形成する、という方法でとることを特徴とする。
ットラインがワードラインよりも上層でスタックトキャ
パシタの下部電極よりも下層にされ少なくとも該下部電
極によって上記ビットラインが静電的にシールドされた
スタックトキャパシタ型DRAMの製造方法において、上記
ビットラインと、スイッチングトランジスタが形成され
た半導体基板表面部の該スイッチングトランジスタの一
部を成す拡散層とのコンタクトであるビットコンタクト
を、上記スイッチングトランジスタを覆う層間絶縁膜上
に絶縁膜からならダミー膜を形成し、該ダミー膜のビッ
トコンタクトをとるべき位置に開口をフォトレジスト膜
をマスクとするエッチングにより形成し、該開口の内周
面に絶縁膜からなるサイドウォールを形成し、絶縁膜に
対するエッチバックにより該サイドウォール及び上記ダ
ミー膜を除去すると共に、上記層間絶縁膜の該サイドウ
ォールにより囲まれていた部分下を除去して上記開口よ
り径の小さな開口を形成し、その後、上記ビットライン
を成し上記径の小さな開口を通じて上記拡散層と接続さ
れる配線層を形成する、という方法でとり、上記スタッ
クトキャパシタの下部電極と上記半導体基板表面部の上
記スイッチングトランジスタの上記一部とは別の部分を
成す拡散層とのコンタクトであるノードコンタクトを、
上記層間絶縁膜及び上記ビットラインを覆う層間絶縁膜
を形成し、該層間絶縁膜上にストレージノードとなる配
線膜を形成し、該配線膜のノードコンタクトをとるべき
位置に開口を形成し、該開口内周面にサイドウォールを
形成し、該サイドウォールをマスクとして上記ビットラ
インを覆う層間絶縁膜及び上記スイッチングトランジス
タを覆う層間絶縁膜をエッチングすることにより上記ス
イッチングトランジスタの上記別の部分を成す拡散層を
露出させる開口からなるノードコンタクトホールを形成
し、その後、該ノードコンタクトホールを通じて上記別
の部分を成す拡散層に接続される下部電極を成す配線膜
を形成する、という方法でとることを特徴とする。
（F.作用） 本発明スタックトキャパシタ型DRAMの製造方法によれ
ば、ビットコンタクトを、層間絶縁膜上にダミー膜を形
成し、該ダミー膜にフォトレジスト膜をマスクとするエ
ッチングにより開口を形成し、該開口の内周面にサイド
ウォールを形成し、該サイドウォールをマスクとする上
記層間絶縁膜の選択的エッチングにより上記開口よりも
径の小さな開口を形成し、上記ダミー膜及びサイドウォ
ールを除去し、その後ビットラインを成す配線膜を形成
するという方法でとるので、開口の内側面にダミー膜の
厚さに対応した幅を有するサイドウォールを形成するこ
とにより内径を必要なだけ小さくしたビットコンタクト
ホールを形成するので、フォトレジストを用いての微細
加工技術の限界を任意の量だけ越えて微細化したなビッ
トコンタクトホールを形成することができる。
ば、ビットコンタクトを、層間絶縁膜上にダミー膜を形
成し、該ダミー膜にフォトレジスト膜をマスクとするエ
ッチングにより開口を形成し、該開口の内周面にサイド
ウォールを形成し、該サイドウォールをマスクとする上
記層間絶縁膜の選択的エッチングにより上記開口よりも
径の小さな開口を形成し、上記ダミー膜及びサイドウォ
ールを除去し、その後ビットラインを成す配線膜を形成
するという方法でとるので、開口の内側面にダミー膜の
厚さに対応した幅を有するサイドウォールを形成するこ
とにより内径を必要なだけ小さくしたビットコンタクト
ホールを形成するので、フォトレジストを用いての微細
加工技術の限界を任意の量だけ越えて微細化したなビッ
トコンタクトホールを形成することができる。
また、ノードコンタクトについても、ストレージノー
ドを成す配線膜の形成後、該配線膜のノードコンタクト
形成部に形成した開口内にサイドウォールを形成するこ
とにより内径を小さくしたノードコンタクトホールを形
成し、その後、下部電極を形成するという方法でコンタ
クトをとるので、内側面にノードコンタクトを成す配線
膜の厚さに対応した幅を有するサイドウォールを形成す
ることにより内径を必要なだけ小さくしたノードコンタ
クトホールを形成することができる。従って、フォトレ
ジストを用いての微細加工技術の限界を任意な量だけ越
えて微細化したノードコンタクトホールを形成すること
ができる。
ドを成す配線膜の形成後、該配線膜のノードコンタクト
形成部に形成した開口内にサイドウォールを形成するこ
とにより内径を小さくしたノードコンタクトホールを形
成し、その後、下部電極を形成するという方法でコンタ
クトをとるので、内側面にノードコンタクトを成す配線
膜の厚さに対応した幅を有するサイドウォールを形成す
ることにより内径を必要なだけ小さくしたノードコンタ
クトホールを形成することができる。従って、フォトレ
ジストを用いての微細加工技術の限界を任意な量だけ越
えて微細化したノードコンタクトホールを形成すること
ができる。
（G.実施例）［第１図乃至第４図］ 以下、本発明スタックトキャパシタ型DRAMを図示実施
例に従って詳細に説明する。第１図及び第２図は本発明
スタックトキャパシタ型DRAMの製造方法の一つの実施例
により製造されるスタックトキャパシタ型DRAMの一例を
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図である。
例に従って詳細に説明する。第１図及び第２図は本発明
スタックトキャパシタ型DRAMの製造方法の一つの実施例
により製造されるスタックトキャパシタ型DRAMの一例を
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図である。
図面において、１はｐ型半導体基板、２は半導体基板
１の表面部の選択酸化により形成されたフィールド絶縁
膜、３はゲート絶縁膜、４はポリサイドからなるワード
ライン（ゲート電極）、５はワードライン４の側面に形
成されたSiO2からなるサイドウォール、6a、6bはソース
・ドレイン領域を成す拡散層で、6aはビットラインと接
続された拡散層、6bはストレージノードと接続された拡
散層、７はSiO2とPSGとからなる二層構造の層間絶縁
膜、８は該層間絶縁膜７に形成されたビットコンタクト
ホールであり、開口にサイドウォールを形成することに
より内径を小径にするという技術により形成されてお
り、層間絶縁膜７に対するフォトエッチング処理により
形成されているのではない。尚、このビットコンタクト
ホール８の形成は、後における第３図に従っての説明に
おいて明らかにされる。
１の表面部の選択酸化により形成されたフィールド絶縁
膜、３はゲート絶縁膜、４はポリサイドからなるワード
ライン（ゲート電極）、５はワードライン４の側面に形
成されたSiO2からなるサイドウォール、6a、6bはソース
・ドレイン領域を成す拡散層で、6aはビットラインと接
続された拡散層、6bはストレージノードと接続された拡
散層、７はSiO2とPSGとからなる二層構造の層間絶縁
膜、８は該層間絶縁膜７に形成されたビットコンタクト
ホールであり、開口にサイドウォールを形成することに
より内径を小径にするという技術により形成されてお
り、層間絶縁膜７に対するフォトエッチング処理により
形成されているのではない。尚、このビットコンタクト
ホール８の形成は、後における第３図に従っての説明に
おいて明らかにされる。
９はポリサイドからなるビットラインで、多結晶シリ
コン膜9aとシリサイド膜9bからなる。該ビットライン
９、特にその多結晶シリコン膜9aが上記ビットコンタク
トホール８を通して拡散層6aに接続されている。10は層
間絶縁膜７で、SiO2とPSGとからなる。11は層間絶縁膜1
0及び上記層間絶縁膜７に形成されたノードコンタクト
ホールで、これも開口にサイドウォールを形成すること
により内径を小径にするという技術により形成されてい
る。
コン膜9aとシリサイド膜9bからなる。該ビットライン
９、特にその多結晶シリコン膜9aが上記ビットコンタク
トホール８を通して拡散層6aに接続されている。10は層
間絶縁膜７で、SiO2とPSGとからなる。11は層間絶縁膜1
0及び上記層間絶縁膜７に形成されたノードコンタクト
ホールで、これも開口にサイドウォールを形成すること
により内径を小径にするという技術により形成されてい
る。
12は多結晶シリコンからなるストレージノード、13は
該ストレージノード12の側面に形成されたサイドウォー
ルで、上記小径のノードコンタクトホール11の形成に寄
与したサイドウォールがこれであり、SiO2とPSGからな
る。14はストレージノード12と拡散層6bとの間を接続す
る多結晶シリコン層であり、ノードコンタクトホール11
を通して拡散層6bに接続されている。
該ストレージノード12の側面に形成されたサイドウォー
ルで、上記小径のノードコンタクトホール11の形成に寄
与したサイドウォールがこれであり、SiO2とPSGからな
る。14はストレージノード12と拡散層6bとの間を接続す
る多結晶シリコン層であり、ノードコンタクトホール11
を通して拡散層6bに接続されている。
15ほ誘電体膜、16はメモリセルアレイ上に全面的に形
成されたプレート電極である。
成されたプレート電極である。
このようなスタックトキャパシタ型DRAMによれば、ビ
ットコンタクトホール８及びノードコンタクト11が共に
開口にサイドウォールを形成することにより内径を小さ
くしたコンタクトホールを形成するという技術により形
成されており、フォトレジストを用いての微細加工技術
の限界を越えて微細なコンタクトホールを形成すること
ができる。従って、ワードライン間の間隔をより小さく
することができ、メモリセルサイズを小さくすることが
できる。
ットコンタクトホール８及びノードコンタクト11が共に
開口にサイドウォールを形成することにより内径を小さ
くしたコンタクトホールを形成するという技術により形
成されており、フォトレジストを用いての微細加工技術
の限界を越えて微細なコンタクトホールを形成すること
ができる。従って、ワードライン間の間隔をより小さく
することができ、メモリセルサイズを小さくすることが
できる。
第３図（Ａ）乃至（Ｒ）は第１図及び第２図に示した
スタックトキャパシタ型DRAMの製造方法、即に、本発明
スタックトキャパシタ型DRAMの製造方法の一つの実施例
を工程順に示す断面図である。
スタックトキャパシタ型DRAMの製造方法、即に、本発明
スタックトキャパシタ型DRAMの製造方法の一つの実施例
を工程順に示す断面図である。
（Ａ）従来のスタックトキャパシタ型DRAMの製造方法と
同様の方法でスイッチングトランジスタを形成する。第
３図（Ａ）はスイッチングトランジスタの拡散層6a、6b
の形成後の状態を示す。
同様の方法でスイッチングトランジスタを形成する。第
３図（Ａ）はスイッチングトランジスタの拡散層6a、6b
の形成後の状態を示す。
（Ｂ）次に、層間絶縁膜７を表面に形成し、更に該層間
絶縁膜７上にエッチングストップ及びエッチング終点検
出用多結晶シリコン膜17を形成し、該多結晶シリコン膜
17上にダミーSiO2膜18を形成する。第３図（Ｂ）はダミ
ーSiO2膜18形成後の状態を示す。
絶縁膜７上にエッチングストップ及びエッチング終点検
出用多結晶シリコン膜17を形成し、該多結晶シリコン膜
17上にダミーSiO2膜18を形成する。第３図（Ｂ）はダミ
ーSiO2膜18形成後の状態を示す。
（Ｃ）次に、フォトレジスト膜19をマスクとするエッチ
ングにより同図（Ｃ）に示すようにダミーSiO2膜18のビ
ットコンタクトをとるべき位置に開口20を形成する。ｄ
はこの開口20の径である。
ングにより同図（Ｃ）に示すようにダミーSiO2膜18のビ
ットコンタクトをとるべき位置に開口20を形成する。ｄ
はこの開口20の径である。
（Ｄ）次に、同図（Ｄ）に示すように、上記開口20の内
周面にSiO2からなるサイドウォール21を形成する。この
サイドウォール21は例えばSiO2とシリコンナイトライド
からなる。
周面にSiO2からなるサイドウォール21を形成する。この
サイドウォール21は例えばSiO2とシリコンナイトライド
からなる。
（Ｅ）次に、同図（Ｅ）に示すように、上記エッチング
ストップ及びエッチング終点検出用多結晶シリコン膜17
を、上記ダミーSiO2膜18及びサイドウォール21をマスク
としてエッチングする。
ストップ及びエッチング終点検出用多結晶シリコン膜17
を、上記ダミーSiO2膜18及びサイドウォール21をマスク
としてエッチングする。
（Ｆ）次に、同図（Ｆ）に示すように、SiO2をエッチバ
ックすることによりダミーSiO2膜18及びサイドウォール
21を除去すると共にビットコンタクトホール８を形成す
る。このビットコンタクトホール８の径は上記開口20の
径ｄよりも相当に小さくなる。
ックすることによりダミーSiO2膜18及びサイドウォール
21を除去すると共にビットコンタクトホール８を形成す
る。このビットコンタクトホール８の径は上記開口20の
径ｄよりも相当に小さくなる。
（Ｇ）次に、同図（Ｇ）に示すように多結晶シリコン膜
9aを形成する。該多結晶シリコン膜9aはビットコンタク
トホール８にて拡散層6aとコンタクトし、また、上記エ
ッチングストップ及びエッチング終点検出用多結晶シリ
コン膜17と一体化してポリサイドからなるビットライン
９を構成する多結晶シリコン膜となるのである。
9aを形成する。該多結晶シリコン膜9aはビットコンタク
トホール８にて拡散層6aとコンタクトし、また、上記エ
ッチングストップ及びエッチング終点検出用多結晶シリ
コン膜17と一体化してポリサイドからなるビットライン
９を構成する多結晶シリコン膜となるのである。
（Ｈ）次に、同図（Ｈ）に示すようにビットライン９を
構成するシリサイド膜9bを形成する。
構成するシリサイド膜9bを形成する。
（Ｉ）次に、同図（Ｉ）に示すようにレジスト膜22をマ
スクとして多結晶シリコン膜9a及シリサイド膜9bを選択
的にエッチングすることによりビットライン９を形成す
る。
スクとして多結晶シリコン膜9a及シリサイド膜9bを選択
的にエッチングすることによりビットライン９を形成す
る。
（Ｊ）次に、同図（Ｊ）に示すように、SiO2及びPSGか
らなる層間絶縁膜10を形成する。
らなる層間絶縁膜10を形成する。
（Ｋ）次に、同図（Ｋ）に示すように、ストレージノー
ドとなる多結晶シリコン膜12を形成する。
ドとなる多結晶シリコン膜12を形成する。
（Ｌ）次に、同図（Ｌ）に示すように、多結晶シリコン
膜12のノードコンタクトをとるべき部分をレジスト膜23
をマスクとする選択的エッチングにより除去する。24は
このエッチングにより多結晶シリコン膜12のノードコン
タクトをとるべき部分に形成された開口である。
膜12のノードコンタクトをとるべき部分をレジスト膜23
をマスクとする選択的エッチングにより除去する。24は
このエッチングにより多結晶シリコン膜12のノードコン
タクトをとるべき部分に形成された開口である。
（Ｍ）次に、同図（Ｍ）に示すように、多結晶シリコン
膜12の開口24の内側面にSiO2とシリコンナイトライドか
らなるサイドウォール13を形成する。
膜12の開口24の内側面にSiO2とシリコンナイトライドか
らなるサイドウォール13を形成する。
（Ｎ）次に、同図（Ｎ）に示すように、多結晶シリコン
膜12及びサイドウォール13をマスクとして層間絶縁膜７
及び10をエッチングすることによりノードコンタクトホ
ール11を形成する。
膜12及びサイドウォール13をマスクとして層間絶縁膜７
及び10をエッチングすることによりノードコンタクトホ
ール11を形成する。
（Ｏ）次に、同図（Ｏ）に示すように、多結晶シリコン
膜14を形成する。該多結晶シリコン膜14はノードコンタ
クトホール11にて拡散層6bとコンタクトし、ストレージ
ノード12ともコンタクトしている。即ち、該多結晶シリ
コン膜14は拡散層6bとストレージノード12との間を電気
的に接続する役目を果す。
膜14を形成する。該多結晶シリコン膜14はノードコンタ
クトホール11にて拡散層6bとコンタクトし、ストレージ
ノード12ともコンタクトしている。即ち、該多結晶シリ
コン膜14は拡散層6bとストレージノード12との間を電気
的に接続する役目を果す。
（Ｐ）次に、同図（Ｐ）に示すように、多結晶シリコン
膜14及び12を、レジスト膜25をマスクとするエッチング
によりパターニングすることによりストレージノード12
を形成する。
膜14及び12を、レジスト膜25をマスクとするエッチング
によりパターニングすることによりストレージノード12
を形成する。
（Ｑ）次に、同図（Ｑ）に示すように、誘電体膜15を形
成する。
成する。
（Ｒ）その後、同図（Ｒ）に示すように、多結晶シリコ
ンからなるプレート電極16を全面的に形成する。
ンからなるプレート電極16を全面的に形成する。
尚、第３図に示す製造方法において、工程（Ｂ）の終
了後、薄い多結晶シリコン膜を形成するようにしても良
い。第４図は該多結晶シリコン膜26形成後にレジスト膜
25を形成した状態を示している。この多結晶シリコン膜
26はサイドウォール21の形成のための異方性エッチング
の際のエッチングストッパ及び終了検出手段として利用
できる。
了後、薄い多結晶シリコン膜を形成するようにしても良
い。第４図は該多結晶シリコン膜26形成後にレジスト膜
25を形成した状態を示している。この多結晶シリコン膜
26はサイドウォール21の形成のための異方性エッチング
の際のエッチングストッパ及び終了検出手段として利用
できる。
（H.発明の効果） 以上に述べたように、本発明スタックトキャパシタ型
DRAMの製造方法は、ビットラインがワードラインよりも
上層でスタックトキャパシタの下部電極よりも下層にさ
れ少なくとも該下部電極によって上記ビットラインが静
電的にシールドされたスタックトキャパシタ型DRAMの製
造方法において、上記ビットラインと、スイッチングト
ランジスタが形成された半導体基板表面部の該スイッチ
ングトランジスタの一部を成す拡散層とのコンタクトで
あるビットコンタクトを、上記スイッチングトランジス
タを覆う層間絶縁膜上に絶縁膜からならダミー膜を形成
し、該ダミー膜のビットコンタクトをとるべき位置に開
口をフォトレジスト膜をマスクとするエッチングにより
形成し、該開口の内周面に絶縁膜からなるサイドウォー
ルを形成し、絶縁膜に対するエッチバックにより該サイ
ドウォール及び上記ダミー膜を除去すると共に、上記層
間絶縁膜の該サイドウォールにより囲まれていた部分下
を除去して上記開口より径の小さな開口を形成し、その
後、上記ビットラインを成し上記径の小さな開口を通じ
て上記拡散層と接続される配線層を形成する、という方
法でとり、上記スタックトキャパシタの下部電極と上記
半導体基板表面部の上記スイッチングトランジスタの上
記一部とは別の部分を成す拡散層とのコンタクトである
ノードコンタクトを、上記層間絶縁膜及び上記ビットラ
インを覆う層間絶縁膜を形成し、該層間絶縁膜上にスト
レージノードとなる配線膜を形成し、該配線膜のノード
コンタクトをとるべき位置に開口を形成し、該開口内周
面にサイドウォールを形成し、該サイドウォールをマス
クとして上記ビットラインを覆う層間絶縁膜及び上記ス
イッチングトランジスタを覆う層間絶縁膜をエッチング
することにより上記スイッチングトランジスタの上記別
の部分を成す拡散層を露出させる開口からなるノードコ
ンタクトホールを形成し、その後、該ノードコンタクト
ホールを通じて上記別の部分を成す拡散層に接続される
下部電極を成す配線膜を形成する、という方法でとるこ
とを特徴とする。
DRAMの製造方法は、ビットラインがワードラインよりも
上層でスタックトキャパシタの下部電極よりも下層にさ
れ少なくとも該下部電極によって上記ビットラインが静
電的にシールドされたスタックトキャパシタ型DRAMの製
造方法において、上記ビットラインと、スイッチングト
ランジスタが形成された半導体基板表面部の該スイッチ
ングトランジスタの一部を成す拡散層とのコンタクトで
あるビットコンタクトを、上記スイッチングトランジス
タを覆う層間絶縁膜上に絶縁膜からならダミー膜を形成
し、該ダミー膜のビットコンタクトをとるべき位置に開
口をフォトレジスト膜をマスクとするエッチングにより
形成し、該開口の内周面に絶縁膜からなるサイドウォー
ルを形成し、絶縁膜に対するエッチバックにより該サイ
ドウォール及び上記ダミー膜を除去すると共に、上記層
間絶縁膜の該サイドウォールにより囲まれていた部分下
を除去して上記開口より径の小さな開口を形成し、その
後、上記ビットラインを成し上記径の小さな開口を通じ
て上記拡散層と接続される配線層を形成する、という方
法でとり、上記スタックトキャパシタの下部電極と上記
半導体基板表面部の上記スイッチングトランジスタの上
記一部とは別の部分を成す拡散層とのコンタクトである
ノードコンタクトを、上記層間絶縁膜及び上記ビットラ
インを覆う層間絶縁膜を形成し、該層間絶縁膜上にスト
レージノードとなる配線膜を形成し、該配線膜のノード
コンタクトをとるべき位置に開口を形成し、該開口内周
面にサイドウォールを形成し、該サイドウォールをマス
クとして上記ビットラインを覆う層間絶縁膜及び上記ス
イッチングトランジスタを覆う層間絶縁膜をエッチング
することにより上記スイッチングトランジスタの上記別
の部分を成す拡散層を露出させる開口からなるノードコ
ンタクトホールを形成し、その後、該ノードコンタクト
ホールを通じて上記別の部分を成す拡散層に接続される
下部電極を成す配線膜を形成する、という方法でとるこ
とを特徴とする。
従って、本発明スタックトキャパシタ型DRAMの製造方
法によれば、ビットコンタクトを、層間絶縁膜上にダミ
ー膜を形成し、該ダミー膜にフォトレジスト膜をマスク
とするエッチングにより開口を形成し、該開口の内周面
にサイドウォールを形成し、該サイドウォールをマスク
とする上記層間絶縁膜の選択的エッチングにより上記開
口よりも径の小さな開口を形成し、上記ダミー膜及びサ
イドウォールを除去し、その後ビットラインを成す配線
膜を形成するという方法でとるので、開口の内側面にダ
ミー膜の厚さに対応した幅を有するサイドウォールを形
成することにより内径を必要なだけ小さくしたビットコ
ンタクトホールを形成することができる。従って、フォ
トレジストを用いての微細加工技術の限界を任意の量だ
け越えて微細化したコンタクトホールを形成することが
できる。
法によれば、ビットコンタクトを、層間絶縁膜上にダミ
ー膜を形成し、該ダミー膜にフォトレジスト膜をマスク
とするエッチングにより開口を形成し、該開口の内周面
にサイドウォールを形成し、該サイドウォールをマスク
とする上記層間絶縁膜の選択的エッチングにより上記開
口よりも径の小さな開口を形成し、上記ダミー膜及びサ
イドウォールを除去し、その後ビットラインを成す配線
膜を形成するという方法でとるので、開口の内側面にダ
ミー膜の厚さに対応した幅を有するサイドウォールを形
成することにより内径を必要なだけ小さくしたビットコ
ンタクトホールを形成することができる。従って、フォ
トレジストを用いての微細加工技術の限界を任意の量だ
け越えて微細化したコンタクトホールを形成することが
できる。
また、ノードコンタクトについても、ストレージノー
ドを成す配線膜の形成後、該配線膜のノードコンタクト
形成部に形成した開口内にサイドウォールを形成するこ
とにより内径を小さくしたノードコンタクトホールを形
成し、その後、下部電極を形成するという方法でコンタ
クトをとるので、内側面にノードコンタクトを成す配線
膜の厚さに対応した幅を有するサイドウォールを形成す
ることにより内径を必要なだけ小さくしたノードコンタ
クトホールを形成することができる。
ドを成す配線膜の形成後、該配線膜のノードコンタクト
形成部に形成した開口内にサイドウォールを形成するこ
とにより内径を小さくしたノードコンタクトホールを形
成し、その後、下部電極を形成するという方法でコンタ
クトをとるので、内側面にノードコンタクトを成す配線
膜の厚さに対応した幅を有するサイドウォールを形成す
ることにより内径を必要なだけ小さくしたノードコンタ
クトホールを形成することができる。
従って、フォトレジストを用いての微細加工技術の限
界を任意な量だけ越えて微細化したなノードコンタクト
ホールを形成することができる。
界を任意な量だけ越えて微細化したなノードコンタクト
ホールを形成することができる。
第１図乃至第３図は本発明スタックトキャパシタ型DRAM
の製造方法の一つの実施例により製造されるスタックト
キャパシタ型DRAMの一例を説明するためのもので、第１
図は平面図、第２図は第１図の２−２線に沿う断面図、
第３図（Ａ）乃至（Ｒ）は図１及び図２に示したスタッ
クトキャパシタ型DRAMの製造方法、即ち、本発明スタッ
クトキャパシタ型DRAMの製造方法の一つの実施例を工程
順に示す断面図、第４図は別の製造方法を示す断面図、
第５図（Ａ）、（Ｂ）は従来例を示すもので、同図
（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に
沿う断面図である。 符号の説明 １……半導体基板、４……ワードライン、6a、6b……拡
散層、 ８……ビットコンタクトホール、９（9a、9b）……ビッ
トライン、 11……ノードコンタクトホール、 12……ストレージノード（スタックトキャパシタの下部
電極）、 20……開口、24……開口。
の製造方法の一つの実施例により製造されるスタックト
キャパシタ型DRAMの一例を説明するためのもので、第１
図は平面図、第２図は第１図の２−２線に沿う断面図、
第３図（Ａ）乃至（Ｒ）は図１及び図２に示したスタッ
クトキャパシタ型DRAMの製造方法、即ち、本発明スタッ
クトキャパシタ型DRAMの製造方法の一つの実施例を工程
順に示す断面図、第４図は別の製造方法を示す断面図、
第５図（Ａ）、（Ｂ）は従来例を示すもので、同図
（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に
沿う断面図である。 符号の説明 １……半導体基板、４……ワードライン、6a、6b……拡
散層、 ８……ビットコンタクトホール、９（9a、9b）……ビッ
トライン、 11……ノードコンタクトホール、 12……ストレージノード（スタックトキャパシタの下部
電極）、 20……開口、24……開口。
Claims (1)
- 【請求項１】ビットラインがワードラインよりも上層で
スタックトキャパシタの下部電極よりも下層にされ少な
くとも該下部電極によって上記ビットラインが静電的に
シールドされたスタックトキャパシタ型DRAMの製造方法
において、 上記ビットラインと、スイッチングトランジスタが形成
された半導体基板表面部の該スイッチングトランジスタ
の一部を成す拡散層とのコンタクトであるビットコンタ
クトを、 上記スイッチングトランジスタを覆う層間絶縁膜上に絶
縁膜からなるダミー膜を形成し、該ダミー膜のビットコ
ンタクトをとるべき位置に開口をフォトレジスト膜をマ
スクとするエッチングにより形成し、該開口の内周面に
絶縁膜からなるサイドウォールを形成し、絶縁膜に対す
るエッチバックにより該サイドウォール及び上記ダミー
膜を除去すると共に、上記層間絶縁膜の該サイドウォー
ルにより囲まれていた部分下を除去して上記開口より径
の小さな開口を形成し、その後、上記ビットラインを成
し上記径の小さな開口を通じて上記拡散層と接続される
配線層を形成する、 という方法でとり、 上記スタックトキャパシタの下部電極と上記半導体基板
表面部の上記スイッチングトランジスタの上記一部とは
別の部分を成す拡散層とのコンタクトであるノードコン
タクトを、 上記層間絶縁膜及び上記ビットラインを覆う層間絶縁膜
を形成し、該層間絶縁膜上にストレージノードとなる配
線膜を形成し、該配線膜のノードコンタクトをとるべき
位置に開口を形成し、該開口内周面にサイドウォールを
形成し、該サイドウォールをマスクとして上記ビットラ
インを覆う層間絶縁膜及び上記スイッチングトランジス
タを覆う層間絶縁膜をエッチングすることにより上記ス
イッチングトランジスタの上記別の部分を成す拡散層を
露出させる開口からなるノードコンタクトホールを形成
し、その後、該ノードコンタクトホールを通じて上記別
の部分を成す拡散層に接続される下部電極を成す配線膜
を形成する、 という方法でとる ことを特徴とするスタックトキャパシタ型DRAMの製造方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22405190A JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22405190A JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256456A Division JP3374837B2 (ja) | 2000-07-24 | 2000-07-24 | スタックトキャパシタ型ｄｒａｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106971A JPH04106971A (ja) | 1992-04-08 |
| JP3165693B2 true JP3165693B2 (ja) | 2001-05-14 |
Family
ID=16807823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22405190A Expired - Fee Related JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165693B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559499B1 (en) * | 2000-01-04 | 2003-05-06 | Agere Systems Inc. | Process for fabricating an integrated circuit device having capacitors with a multilevel metallization |
| JP2011175223A (ja) | 2010-01-29 | 2011-09-08 | Ricoh Co Ltd | 定着装置及び画像形成装置 |
-
1990
- 1990-08-25 JP JP22405190A patent/JP3165693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106971A (ja) | 1992-04-08 |
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