JP4718021B2 - 半導体デバイスの製造方法。 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体の製造方法に関し、特に半導体デバイス内の自己整合接点（self-aligned contact;ＳＡＣ）とローカル相互接続（local interconnect;ＬＴ）の形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ集積回路のデバイス集積密度の増加、及び、チップサイズの減少を達成するために、様々なデザインルールが開発され、異なる相互接続層との間の整合エラー（不整合）の問題を解決しようとしている。これらのデザインルールは、マスクの不整合と他のプロセスの製造変動に対し十分な許容度を与えて、集積回路を信頼性高く製造することができるようになる。
【０００３】
２つのデザインルールが自己整合接点（ＳＡＣ）とローカル相互接続（ＬＴ）の形成に関係している。これらのデザインルールは、通常、ＤＲＡＭとＳＲＡＭを含むメモリで用いられる。本明細書で用いられる自己整合接点とは、隣接するゲートにソースまたはドレイン接点が重なり合うように形成することをいう。この重なり合いは、自己整合接点とゲートとの間の絶縁を提供して、短絡を阻止するようにして形成される。ローカル相互接続は、半導体デバイスの素子間の相互接続、例えば１つのトランジスタのゲート、ソース、ドレインと同一デバイス内の他のトランジスタのゲート、ソース、ドレインとの間の相互接続を指す。
【０００４】
しかし、自己整合接点とローカル相互接続とは、同時に形成することはできない。これは上にある誘電体層を通してトランジスタまでエッチングする際にソース／ドレイン領域と、ゲートとの間のエッチング選択性の差に起因している。トランジスタのソース／ドレイン領域と、ゲートとの間で高さに差があるために別々のマスキングステップを使用しなければならない。自己整合接点用にマスクが必要とされ、また局部ローカル相互接続用にマスクが必要とされる。かくして、２つのマスクと２回のマスキングステップが自己整合接点とローカル相互接続の両方を形成するのに必要である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、自己整合接点とローカル相互接続の両方を有する半導体デバイスを形成する際に必要とされるマスクの数及びマスキングのステップ数を減らすことである。
【０００６】
【課題を解決するための手段】
本発明の半導体デバイスの製造方法は、半導体基板内に複数のトランジスタを形成するステップと、この半導体基板を覆うように第１の誘電体層を形成するステップと、第１のトランジスタ部分と第２のトランジスタ部分を露出するための第１開口を形成するために、第１の誘電体層を選択的にエッチングするステップとを含む。導電性材料が第１トランジスタ部分と第２トランジスタ部分の間の併合接点を規定する第１開口内に堆積される。この併合接点（merged conatact）は、ゼロウィンドゥレベルで形成され、後続の処理ステップに対し広いランディングパッド領域を提供できる。
【０００７】
本発明の方法はさらに、前記第１誘電体層と併合接点を覆うような第２誘電体層を形成し、前記併合接点を露出する第２開口を形成するために、第２誘電体層を選択的にエッチングし、かつ第３トランジスタのソース／ドレイン領域を露出する第３開口を形成するために、第２誘電体層と第１誘電体層を選択的にエッチングする。導電性材料が、併合接点を具備する第１貫通導体を規定するために第２開口内に堆積され、また導電性材料は自己整合接点を規定するために、第３トランジスタのソース／ドレイン領域を具備する第２貫通導体を規定するために、第３開口内に堆積される。
【０００８】
自己整合接点は、ゼロウィンドゥレベルで併合接点を形成した後、別のマスクを用いて第１ウィンドゥレベルに形成される。本明細書で使用される用語、併合接点は、自己整合接点と局部ローカル相互接続を組み合わせたものを指す。ゼロウィンドゥレベルは、主にローカル相互接続を形成するのに用いられる。しかし、併合接点は真のローカル相互接続ではない。その理由は、半導体デバイスのフィールド酸化物の上を覆うことはないからである。
【０００９】
さらにまた、第３トランジスタのソース／ドレイン領域を露出しながら、併合接点をオーバーエッチングすることが許されるが、その理由は併合接点の厚さは、エッチングプロセスの間、その下にあるトランジスタに損傷を与えるのを阻止するのに十分な程度だからである。自己整合接点は、併合接点を形成した後は余分のマスクを必要とはしない。従って、自己整合接点とローカル相互接続の両方を有する半導体デバイスを製造する際に、マスクの数、及びマスキングステップの数を減らすことによりコストの低減が図れる。
【００１０】
第１誘電体層は、第２誘電体層の厚さにほぼ等しい厚さを有する。特に第１誘電体層の厚さは、約５００ｎｍ以下である。本発明の方法は、さらに第１誘電体層と併合接点の上部表面を平面化するステップと、第２誘電体層と第１と第２の貫通導体の上部表面を平面化するステップを含む。複数のトランジスタがＳＲＡＭ内のメモリセルを形成するために接続される。
【００１１】
【発明の実施の形態】
本発明により半導体デバイス２０を製造する方法を図１−４に示す。製造を開始（ステップ８０）して、複数のＭＯＳＦＥＴが、半導体基板２４内に形成される（ステップ８２と図１）。本発明を示すために、４個のトランジスタ２２Ａ−２２Ｄのみが図１−３に示されている。半導体基板２４はシリコンを含有し、浅いトレンチ絶縁領域２６がトランジスタ２２Ｂ、２２Ｃの２つを分離する。浅いトレンチ絶縁領域２６は、二酸化シリコン製である。
【００１２】
トランジスタ２２Ａ−２２Ｄは、それぞれチャネル領域３０の上にゲート誘電体層２８を有し、このゲート誘電体層２８がゲート３２からチャネル領域を分離している。ゲート３２は、金属製あるいはドープしたポリシリコン製である。トランジスタ２２Ａ−２２Ｄはさらに、半導体基板２４内にドープした共有ソース／ドレイン領域３４を有する。スペーサー３６，３８がゲート３２の側壁の周囲に形成される。スペーサー３６，３８は、例えば窒化シリコン製で、ゲート３２を後続のエッチングステップから保護する。
【００１３】
本明細書で使用される用語、「ローカル相互接続」とは、半導体デバイスの素子間の相互接続、例えば、同一デバイス内のあるトランジスタのゲート、ソース、ドレインと、他のトランジスタのゲート、ソース、ドレインとの間の相互接続を指す。本明細書で使用される「自己整合接点」とは、隣接するゲートに重なり合うように形成されたソース接点、またはドレイン接点を指す。本明細書で使用される「併合接点」とは、自己整合接点とローカル相互接続の組み合わせを指す。併合接点は、ゼロウィンドゥレベルで規定され、これはローカル相互接続が形成されるレベルと同一である。しかし、併合接点は半導体デバイスのフィールド酸化物の上に重なることはなく、そして真の意味でのローカル相互接続ではなく、そのため併合接点と称される。
【００１４】
本発明の一実施例においては、複数のトランジスタ２２Ａ−２２Ｄを接続すると、半導体デバイス２０はメモリとなる。例えば複数のトランジスタ２２Ａ−２２Ｄにさらに別のトランジスタ（図示せず）を互いに接続することによりＲＡＭ内にメモリセルを形成する。しかし、本発明の方法は、他のタイプのメモリあるいはデバイスにも適用できる。
【００１５】
第１誘電体層４０が半導体基板２４の上に堆積される（ステップ８４図２）。第１誘電体層４０はゲート３２をカバーするのに十分な厚さを有し、ゲート３２の側壁に隣接するそれぞれのスペーサー３６，３８を規定する窒化シリコンを含む。例えば、第１誘電体層４０の厚さは５００ｎｍ以下である。
【００１６】
第１誘電体層がステップ８６で選択的にエッチングされ、トランジスタ２２Ａの第１トランジスタ部分とトランジスタ２２Ｂの第２トランジスタ部分を露出する第１開口を形成する。第１トランジスタ部分は、共有ソース／ドレイン領域３４を有し、第２トランジスタ部分はゲート３２を有する。例えばトランジスタ２２Ｂのゲート３２は、２つの隣接するトランジスタゲートを互いに接続するＳＲＡＭ内のポリゲートであり、トランジスタ２２Ａの共有ソース／ドレイン領域３４は、アクセストランジスタである。
【００１７】
本発明の方法は、さらに導電性材料４４を第１開口内に堆積することにより、ゲート３２，共有ソース／ドレイン領域３４の間に併合接点４２を形成するステップ（ステップ８８）を含む。第１誘電体層４０と併合接点４２の上部表面を、例えば化学機械研磨（chemical mechanical polishing;ＣＭＰ）プロセスにより平面化する。
【００１８】
第２誘電体層５０が、第１誘電体層４０と併合接点４２を覆うように形成される（ステップ９０図３）。本発明の一実施例においては、第２誘電体層５０は第１誘電体層４０とほぼ同じ厚さを有する。しかし、この厚さは第２誘電体層５０を平面化する場合には、必要によってはそれ以上に厚い。
【００１９】
第２誘電体層５０を選択的にエッチングして（ステップ９２）、併合接点４２を露出する第２開口を形成し、第３開口もまたトランジスタ２２Ｃの共有ソース／ドレイン領域３４を露出することにより形成される。導電性材料４４が第２開口内に堆積されて（ステップ９４）、併合接点４２を具備する第１貫通導体６２を形成する。導電性材料４４を第３開口内に堆積して、トランジスタ２２Ｃの共有ソース／ドレイン領域３４を具備する第２貫通導体６４を形成し、これにより自己整合接点６０を形成する。第２誘電体層５０と第１貫通導体６２，第２貫通導体６４の上部表面を、例えばＣＭＰプロセスにより平面化する。半導体デバイス２０を形成する本発明の方法は、ステップ９６で終了する。
【００２０】
トランジスタ２２Ｃの共有ソース／ドレイン領域３４を露出しながら併合接点４２をオーバーエッチングすることは許されるのは、併合接点４２はエッチングプロセスの間、その下のトランジスタ２２Ａ，２２Ｂに対する損傷を与えるのを阻止する程度に十分厚いからである。自己整合接点６０は、併合接点を形成した後は余分のマスクを必要とはしない。従って、自己整合接点とローカル相互接続の両方を有する半導体デバイス２０を形成する際に、マスクの数を減少することによりコストダウンが図られる。
【００２１】
図３において、本発明はさらに併合接点４２と自己整合接点６０を形成する際に、トランジスタ２２Ｃのゲート３２に対する標準の接点を形成するステップを含む。具体的に説明すると、第１誘電体層４０を選択的にエッチングするステップは、第４トランジスタの部分、すなわちゲート３２を露出する第４開口を形成し、導電性材料４４をこの第４開口内に堆積することにより第４トランジスタの部分を具備した第１接続７２を形成する。
【００２２】
第２誘電体層５０はまた第１接続７２の上を覆っている。第２誘電体層５０を選択的にエッチングするステップは、第１接続７２の一部を露出する第５開口を規定するステップを含み、導電性材料４４を堆積するステップは、第１接続を具備した第３貫通導体７４を形成するステップを含む。第１接続７２の上部表面は、第３貫通導体７４を形成する際のランディングパッドとして機能する拡張した領域を有する。同様に併合接点４２は、第１貫通導体６２に対するランディングパッドとして機能する拡張した領域を有する。本発明により、より精度がゆるやかな光リソグラフプロセスが可能となる。
【００２３】
導電性材料４４はタングステン製で、第１誘電体層４０，第２誘電体層５０は二酸化シリコン製である。しかし、他の種類の誘電体材料も用いることができる。
【図面の簡単な説明】
【図１】本発明による各ステップの半導体デバイスの断面図。
【図２】本発明による各ステップの半導体デバイスの断面図。
【図３】本発明による各ステップの半導体デバイスの断面図。
【図４】本発明による半導体デバイスを製造する方法を表すフローチャート図。
【符号の説明】
２０ 半導体デバイス
２２ トランジスタ
２２Ａ 第１トランジスタ
２２Ｂ 第２トランジスタ
２２Ｃ 第３トランジスタ
２２Ｄ 第４トランジスタ
２４ 半導体基板
２６ 浅いトレンチ絶縁領域
２８ ゲート誘電体層
３０ チャネル領域
３２ ゲート
３４ 共有ソース／ドレイン領域
３６，３８ スペーサー
４０ 第１誘電体層
４２ 併合接点
４４ 導電性材料
５０ 第２誘電体層
６０ 自己整合接点
６２ 第１貫通導体
６４ 第２貫通導体
７２ 第１接続
７４ 第３貫通導体
８０ 開始
８２ 基板内に複数のトランジスタを形成する
８４ 基板を覆うように第１誘電体層を形成する
８６ 第１と第２のトランジスタ領域を露出する第１開口を形成するために、第１誘電体層を選択的にエッチングする
８８ 併合接点を形成するために、第１開口内に導電性材料を堆積する
９０ 第１誘電体層を覆うように第２誘電体層を形成する
９２ 併合接点を露出する第２誘電体層を選択的にエッチングし、第３トランジスタのソース／ドレイン領域を露出する第１と第２の誘電体層を選択的にエッチングする
９４ 併合接点を具備する第１貫通導体を形成する導電性材料を堆積し、第３トランジスタのソース／ドレイン領域を具備する第２貫通導体を形成する
９６ 終了
【発明の属する技術分野】
本発明は半導体の製造方法に関し、特に半導体デバイス内の自己整合接点（self-aligned contact;ＳＡＣ）とローカル相互接続（local interconnect;ＬＴ）の形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ集積回路のデバイス集積密度の増加、及び、チップサイズの減少を達成するために、様々なデザインルールが開発され、異なる相互接続層との間の整合エラー（不整合）の問題を解決しようとしている。これらのデザインルールは、マスクの不整合と他のプロセスの製造変動に対し十分な許容度を与えて、集積回路を信頼性高く製造することができるようになる。
【０００３】
２つのデザインルールが自己整合接点（ＳＡＣ）とローカル相互接続（ＬＴ）の形成に関係している。これらのデザインルールは、通常、ＤＲＡＭとＳＲＡＭを含むメモリで用いられる。本明細書で用いられる自己整合接点とは、隣接するゲートにソースまたはドレイン接点が重なり合うように形成することをいう。この重なり合いは、自己整合接点とゲートとの間の絶縁を提供して、短絡を阻止するようにして形成される。ローカル相互接続は、半導体デバイスの素子間の相互接続、例えば１つのトランジスタのゲート、ソース、ドレインと同一デバイス内の他のトランジスタのゲート、ソース、ドレインとの間の相互接続を指す。
【０００４】
しかし、自己整合接点とローカル相互接続とは、同時に形成することはできない。これは上にある誘電体層を通してトランジスタまでエッチングする際にソース／ドレイン領域と、ゲートとの間のエッチング選択性の差に起因している。トランジスタのソース／ドレイン領域と、ゲートとの間で高さに差があるために別々のマスキングステップを使用しなければならない。自己整合接点用にマスクが必要とされ、また局部ローカル相互接続用にマスクが必要とされる。かくして、２つのマスクと２回のマスキングステップが自己整合接点とローカル相互接続の両方を形成するのに必要である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、自己整合接点とローカル相互接続の両方を有する半導体デバイスを形成する際に必要とされるマスクの数及びマスキングのステップ数を減らすことである。
【０００６】
【課題を解決するための手段】
本発明の半導体デバイスの製造方法は、半導体基板内に複数のトランジスタを形成するステップと、この半導体基板を覆うように第１の誘電体層を形成するステップと、第１のトランジスタ部分と第２のトランジスタ部分を露出するための第１開口を形成するために、第１の誘電体層を選択的にエッチングするステップとを含む。導電性材料が第１トランジスタ部分と第２トランジスタ部分の間の併合接点を規定する第１開口内に堆積される。この併合接点（merged conatact）は、ゼロウィンドゥレベルで形成され、後続の処理ステップに対し広いランディングパッド領域を提供できる。
【０００７】
本発明の方法はさらに、前記第１誘電体層と併合接点を覆うような第２誘電体層を形成し、前記併合接点を露出する第２開口を形成するために、第２誘電体層を選択的にエッチングし、かつ第３トランジスタのソース／ドレイン領域を露出する第３開口を形成するために、第２誘電体層と第１誘電体層を選択的にエッチングする。導電性材料が、併合接点を具備する第１貫通導体を規定するために第２開口内に堆積され、また導電性材料は自己整合接点を規定するために、第３トランジスタのソース／ドレイン領域を具備する第２貫通導体を規定するために、第３開口内に堆積される。
【０００８】
自己整合接点は、ゼロウィンドゥレベルで併合接点を形成した後、別のマスクを用いて第１ウィンドゥレベルに形成される。本明細書で使用される用語、併合接点は、自己整合接点と局部ローカル相互接続を組み合わせたものを指す。ゼロウィンドゥレベルは、主にローカル相互接続を形成するのに用いられる。しかし、併合接点は真のローカル相互接続ではない。その理由は、半導体デバイスのフィールド酸化物の上を覆うことはないからである。
【０００９】
さらにまた、第３トランジスタのソース／ドレイン領域を露出しながら、併合接点をオーバーエッチングすることが許されるが、その理由は併合接点の厚さは、エッチングプロセスの間、その下にあるトランジスタに損傷を与えるのを阻止するのに十分な程度だからである。自己整合接点は、併合接点を形成した後は余分のマスクを必要とはしない。従って、自己整合接点とローカル相互接続の両方を有する半導体デバイスを製造する際に、マスクの数、及びマスキングステップの数を減らすことによりコストの低減が図れる。
【００１０】
第１誘電体層は、第２誘電体層の厚さにほぼ等しい厚さを有する。特に第１誘電体層の厚さは、約５００ｎｍ以下である。本発明の方法は、さらに第１誘電体層と併合接点の上部表面を平面化するステップと、第２誘電体層と第１と第２の貫通導体の上部表面を平面化するステップを含む。複数のトランジスタがＳＲＡＭ内のメモリセルを形成するために接続される。
【００１１】
【発明の実施の形態】
本発明により半導体デバイス２０を製造する方法を図１−４に示す。製造を開始（ステップ８０）して、複数のＭＯＳＦＥＴが、半導体基板２４内に形成される（ステップ８２と図１）。本発明を示すために、４個のトランジスタ２２Ａ−２２Ｄのみが図１−３に示されている。半導体基板２４はシリコンを含有し、浅いトレンチ絶縁領域２６がトランジスタ２２Ｂ、２２Ｃの２つを分離する。浅いトレンチ絶縁領域２６は、二酸化シリコン製である。
【００１２】
トランジスタ２２Ａ−２２Ｄは、それぞれチャネル領域３０の上にゲート誘電体層２８を有し、このゲート誘電体層２８がゲート３２からチャネル領域を分離している。ゲート３２は、金属製あるいはドープしたポリシリコン製である。トランジスタ２２Ａ−２２Ｄはさらに、半導体基板２４内にドープした共有ソース／ドレイン領域３４を有する。スペーサー３６，３８がゲート３２の側壁の周囲に形成される。スペーサー３６，３８は、例えば窒化シリコン製で、ゲート３２を後続のエッチングステップから保護する。
【００１３】
本明細書で使用される用語、「ローカル相互接続」とは、半導体デバイスの素子間の相互接続、例えば、同一デバイス内のあるトランジスタのゲート、ソース、ドレインと、他のトランジスタのゲート、ソース、ドレインとの間の相互接続を指す。本明細書で使用される「自己整合接点」とは、隣接するゲートに重なり合うように形成されたソース接点、またはドレイン接点を指す。本明細書で使用される「併合接点」とは、自己整合接点とローカル相互接続の組み合わせを指す。併合接点は、ゼロウィンドゥレベルで規定され、これはローカル相互接続が形成されるレベルと同一である。しかし、併合接点は半導体デバイスのフィールド酸化物の上に重なることはなく、そして真の意味でのローカル相互接続ではなく、そのため併合接点と称される。
【００１４】
本発明の一実施例においては、複数のトランジスタ２２Ａ−２２Ｄを接続すると、半導体デバイス２０はメモリとなる。例えば複数のトランジスタ２２Ａ−２２Ｄにさらに別のトランジスタ（図示せず）を互いに接続することによりＲＡＭ内にメモリセルを形成する。しかし、本発明の方法は、他のタイプのメモリあるいはデバイスにも適用できる。
【００１５】
第１誘電体層４０が半導体基板２４の上に堆積される（ステップ８４図２）。第１誘電体層４０はゲート３２をカバーするのに十分な厚さを有し、ゲート３２の側壁に隣接するそれぞれのスペーサー３６，３８を規定する窒化シリコンを含む。例えば、第１誘電体層４０の厚さは５００ｎｍ以下である。
【００１６】
第１誘電体層がステップ８６で選択的にエッチングされ、トランジスタ２２Ａの第１トランジスタ部分とトランジスタ２２Ｂの第２トランジスタ部分を露出する第１開口を形成する。第１トランジスタ部分は、共有ソース／ドレイン領域３４を有し、第２トランジスタ部分はゲート３２を有する。例えばトランジスタ２２Ｂのゲート３２は、２つの隣接するトランジスタゲートを互いに接続するＳＲＡＭ内のポリゲートであり、トランジスタ２２Ａの共有ソース／ドレイン領域３４は、アクセストランジスタである。
【００１７】
本発明の方法は、さらに導電性材料４４を第１開口内に堆積することにより、ゲート３２，共有ソース／ドレイン領域３４の間に併合接点４２を形成するステップ（ステップ８８）を含む。第１誘電体層４０と併合接点４２の上部表面を、例えば化学機械研磨（chemical mechanical polishing;ＣＭＰ）プロセスにより平面化する。
【００１８】
第２誘電体層５０が、第１誘電体層４０と併合接点４２を覆うように形成される（ステップ９０図３）。本発明の一実施例においては、第２誘電体層５０は第１誘電体層４０とほぼ同じ厚さを有する。しかし、この厚さは第２誘電体層５０を平面化する場合には、必要によってはそれ以上に厚い。
【００１９】
第２誘電体層５０を選択的にエッチングして（ステップ９２）、併合接点４２を露出する第２開口を形成し、第３開口もまたトランジスタ２２Ｃの共有ソース／ドレイン領域３４を露出することにより形成される。導電性材料４４が第２開口内に堆積されて（ステップ９４）、併合接点４２を具備する第１貫通導体６２を形成する。導電性材料４４を第３開口内に堆積して、トランジスタ２２Ｃの共有ソース／ドレイン領域３４を具備する第２貫通導体６４を形成し、これにより自己整合接点６０を形成する。第２誘電体層５０と第１貫通導体６２，第２貫通導体６４の上部表面を、例えばＣＭＰプロセスにより平面化する。半導体デバイス２０を形成する本発明の方法は、ステップ９６で終了する。
【００２０】
トランジスタ２２Ｃの共有ソース／ドレイン領域３４を露出しながら併合接点４２をオーバーエッチングすることは許されるのは、併合接点４２はエッチングプロセスの間、その下のトランジスタ２２Ａ，２２Ｂに対する損傷を与えるのを阻止する程度に十分厚いからである。自己整合接点６０は、併合接点を形成した後は余分のマスクを必要とはしない。従って、自己整合接点とローカル相互接続の両方を有する半導体デバイス２０を形成する際に、マスクの数を減少することによりコストダウンが図られる。
【００２１】
図３において、本発明はさらに併合接点４２と自己整合接点６０を形成する際に、トランジスタ２２Ｃのゲート３２に対する標準の接点を形成するステップを含む。具体的に説明すると、第１誘電体層４０を選択的にエッチングするステップは、第４トランジスタの部分、すなわちゲート３２を露出する第４開口を形成し、導電性材料４４をこの第４開口内に堆積することにより第４トランジスタの部分を具備した第１接続７２を形成する。
【００２２】
第２誘電体層５０はまた第１接続７２の上を覆っている。第２誘電体層５０を選択的にエッチングするステップは、第１接続７２の一部を露出する第５開口を規定するステップを含み、導電性材料４４を堆積するステップは、第１接続を具備した第３貫通導体７４を形成するステップを含む。第１接続７２の上部表面は、第３貫通導体７４を形成する際のランディングパッドとして機能する拡張した領域を有する。同様に併合接点４２は、第１貫通導体６２に対するランディングパッドとして機能する拡張した領域を有する。本発明により、より精度がゆるやかな光リソグラフプロセスが可能となる。
【００２３】
導電性材料４４はタングステン製で、第１誘電体層４０，第２誘電体層５０は二酸化シリコン製である。しかし、他の種類の誘電体材料も用いることができる。
【図面の簡単な説明】
【図１】本発明による各ステップの半導体デバイスの断面図。
【図２】本発明による各ステップの半導体デバイスの断面図。
【図３】本発明による各ステップの半導体デバイスの断面図。
【図４】本発明による半導体デバイスを製造する方法を表すフローチャート図。
【符号の説明】
２０ 半導体デバイス
２２ トランジスタ
２２Ａ 第１トランジスタ
２２Ｂ 第２トランジスタ
２２Ｃ 第３トランジスタ
２２Ｄ 第４トランジスタ
２４ 半導体基板
２６ 浅いトレンチ絶縁領域
２８ ゲート誘電体層
３０ チャネル領域
３２ ゲート
３４ 共有ソース／ドレイン領域
３６，３８ スペーサー
４０ 第１誘電体層
４２ 併合接点
４４ 導電性材料
５０ 第２誘電体層
６０ 自己整合接点
６２ 第１貫通導体
６４ 第２貫通導体
７２ 第１接続
７４ 第３貫通導体
８０ 開始
８２ 基板内に複数のトランジスタを形成する
８４ 基板を覆うように第１誘電体層を形成する
８６ 第１と第２のトランジスタ領域を露出する第１開口を形成するために、第１誘電体層を選択的にエッチングする
８８ 併合接点を形成するために、第１開口内に導電性材料を堆積する
９０ 第１誘電体層を覆うように第２誘電体層を形成する
９２ 併合接点を露出する第２誘電体層を選択的にエッチングし、第３トランジスタのソース／ドレイン領域を露出する第１と第２の誘電体層を選択的にエッチングする
９４ 併合接点を具備する第１貫通導体を形成する導電性材料を堆積し、第３トランジスタのソース／ドレイン領域を具備する第２貫通導体を形成する
９６ 終了
Claims (10)
- （Ａ） 複数のトランジスタを半導体基板内に形成するステップと、
（Ｂ） 前記半導体基板及び前記複数のトランジスタを覆うように第１誘電体層を形成するステップと、
（Ｃ） 第１のトランジスタの第１トランジスタ部分と第２のトランジスタの第２トランジスタ部分を露出する第１開口、及び、ゲート電極部分を露出する第２開口を形成するために、前記第１誘電体層を選択的にエッチングするステップと、
（Ｄ） 前記第１トランジスタ部分と第２トランジスタ部分の間に併合接点を形成するために前記第１開口内に、及び、前記ゲート電極部分のための接点を形成するために前記第２開口内に導電性材料を堆積するステップと、
（Ｅ） 前記第１誘電体層と併合接点を覆うように第２誘電体層を形成するステップと、
（Ｆ） 前記併合接点を露出する第３開口を形成するための前記第２誘電体層の選択的エッチングと、第３トランジスタのソース／ドレイン領域を露出する第４開口を形成するための前記第２誘電体層と第１誘電体層の選択的エッチングと、前記ゲート電極部分のための接点を露出する第５開口を形成するための前記第２誘電体層の選択的エッチングを同時に行うステップと、
（Ｇ） 併合接点を具備した第１貫通導体を形成するために前記第３開口内に、及び自己整合接点を形成するために、第３トランジスタのソース／ドレイン領域を具備した第２貫通導体を規定するために前記第４開口内に、及び前記ゲート電極部分のための接点を具備する第３貫通導体を形成するために第５開口内に、導電性材料を同時に堆積するステップと、
を有することを特徴とする半導体デバイスの製造方法。 - 前記ゲート電極部分は、前記第３トランジスタの一部を形成する
ことを特徴とする請求項１記載の製造方法。 - 前記第２誘電体層は、前記第１誘電体層上に位置づけられる
ことを特徴とする請求項１記載の製造方法。 - 前記第２誘電体層は、前記第１誘電体層上に直接位置づけられる
ことを特徴とする請求項１記載の製造方法。 - 前記第１誘電体層は、第２誘電体層の厚さに等しい厚さを有する
ことを特徴とする請求項１記載の製造方法。 - （Ｈ） 前記第１誘電体層と併合接点の上部表面を平面化するステップをさらに有することを特徴とする請求項１記載の製造方法。
- （Ｉ） 第２誘電体層と第１貫通導体と第２貫通導体の上部表面を平面化するステップ
をさらに有することを特徴とする請求項１記載の製造方法。 - 前記導電性材料は、タングステンを含有する
ことを特徴とする請求項１記載の製造方法。 - 前記第１トランジスタ部分と第２トランジスタ部分は、ソース／ドレイン領域とゲートの少なくとも一方を含む
ことを特徴とする請求項１記載の製造方法。 - 前記複数のトランジスタは、互いに接続され、ＳＲＡＭ内の少なくとも１つのメモリセルを形成する
ことを特徴とする請求項１記載の製造方法。
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| US6730553B2 (en) * | 2001-08-30 | 2004-05-04 | Micron Technology, Inc. | Methods for making semiconductor structures having high-speed areas and high-density areas |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| JP5090671B2 (ja) * | 2005-08-01 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102005052000B3 (de) * | 2005-10-31 | 2007-07-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram |
| DE102005063092B3 (de) * | 2005-12-30 | 2007-07-19 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur mit erhöhter Ätzselektivität |
| US7968950B2 (en) * | 2007-06-27 | 2011-06-28 | Texas Instruments Incorporated | Semiconductor device having improved gate electrode placement and decreased area design |
| JP5444694B2 (ja) * | 2008-11-12 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
| US8581348B2 (en) * | 2011-12-13 | 2013-11-12 | GlobalFoundries, Inc. | Semiconductor device with transistor local interconnects |
| US8778789B2 (en) * | 2012-11-30 | 2014-07-15 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits having low resistance metal gate structures |
| US9293414B2 (en) | 2013-06-26 | 2016-03-22 | Globalfoundries Inc. | Electronic fuse having a substantially uniform thermal profile |
| US8981492B2 (en) * | 2013-06-26 | 2015-03-17 | Globalfoundries Inc. | Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product |
| CN104752328B (zh) * | 2013-12-30 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞的形成方法 |
| US9443851B2 (en) | 2014-01-03 | 2016-09-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same |
| US9721956B2 (en) | 2014-05-15 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company Limited | Methods, structures and devices for intra-connection structures |
| US9978755B2 (en) * | 2014-05-15 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company Limited | Methods and devices for intra-connection structures |
| US9805935B2 (en) * | 2015-12-31 | 2017-10-31 | International Business Machines Corporation | Bottom source/drain silicidation for vertical field-effect transistor (FET) |
| US10388654B2 (en) * | 2018-01-11 | 2019-08-20 | Globalfoundries Inc. | Methods of forming a gate-to-source/drain contact structure |
| US10651178B2 (en) * | 2018-02-14 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact electrical connection that can be used to form an SRAM cell and method of making the same |
| US11189566B2 (en) | 2018-04-12 | 2021-11-30 | International Business Machines Corporation | Tight pitch via structures enabled by orthogonal and non-orthogonal merged vias |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296242A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 半導体装置の製造方法 |
| JPS63296243A (ja) * | 1987-05-27 | 1988-12-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0226024A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0955440A (ja) * | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JPH10242419A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JPH11163166A (ja) * | 1997-11-28 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2000012802A (ja) * | 1998-06-17 | 2000-01-14 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668065A (en) * | 1996-08-01 | 1997-09-16 | Winbond Electronics Corp. | Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects |
| US5759882A (en) | 1996-10-16 | 1998-06-02 | National Semiconductor Corporation | Method of fabricating self-aligned contacts and local interconnects in CMOS and BICMOS processes using chemical mechanical polishing (CMP) |
| US6121129A (en) * | 1997-01-15 | 2000-09-19 | International Business Machines Corporation | Method of contact structure formation |
| TW346678B (en) * | 1997-03-25 | 1998-12-01 | Vanguard Int Semiconduct Corp | Method for producing memory cell array |
| US5843816A (en) * | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
| US5807779A (en) * | 1997-07-30 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process |
| TW368731B (en) * | 1997-12-22 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for self-aligned local-interconnect and contact |
| US5915199A (en) * | 1998-06-04 | 1999-06-22 | Sharp Microelectronics Technology, Inc. | Method for manufacturing a CMOS self-aligned strapped interconnection |
-
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296242A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 半導体装置の製造方法 |
| JPS63296243A (ja) * | 1987-05-27 | 1988-12-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0226024A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0955440A (ja) * | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JPH10242419A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JPH11163166A (ja) * | 1997-11-28 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2000012802A (ja) * | 1998-06-17 | 2000-01-14 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
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