KR100349986B1 - 메모리셀의비트라인용비아홀제조방법 - Google Patents
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Abstract
본 발명은 메모리 셀의 비트 라인 비아 홀 제조 방법에 관한 것으로, 상기 방법에서 캐패시터에 의해 야기되는 셀 플레이트를 형성하는 도체층의 토포그리피의 변화가 비트 라인 비아 홀에 대한 에칭 마스크를 제조하기 위해 사용된다. 비트 라인에 의해 접촉되어야 하는 트랜지스터의 제 2 소스/드레인 영역이 하부 캐패시터 플레이트에 의해 덮히지 않으므로 디프레션이 형성된다. 에칭 마스크는 상기 디프레션에서가 아니라 상승된 위치에서만 형성되고 따라서 제 2 S/D 영역상에서 자기 정렬된다.
Description
본 발명은 반도체 메모리 셀 제조방법에 관한 것으로, 특히 반도체 메모리 셀의 비트 라인용 비아 홀 제조 방법에 관한 것이다.
본 발명은 MOS 트랜지스터 상에 배치된 캐패시터를 갖는 반도체 기판내에 하나의 메모리 셀의 비트 라인용 비아 홀과 상기 캐패시터 상에 비트 라인을 제조하는 방법으로서, 하부 캐패시터 플레이트가 트랜지스터의 제 1 소스/드레인 (S/D) 영역에 접속되는, 반도체 메모리 셀 제조 방법에 관한 것이다. DRAM 메모리 셀을 고밀도로 패킹하기 위해서, 비트 라인이 적층 캐패시터 상에 배치되도록 셀을 설계하는 것이 바람직하다. 이러한 설계에서 하부 캐패시터 플레이트는 트랜지스터의 제 1 S/D 영역 위에 접속된다.
이러한 형태의 종래 기술의 문제점은 캐패시터 레벨을 통과하여 트랜지스터의 S/D 영역에 비트 라인 접촉부를 제조할 때 직면하는 어려움에 있다. 상기 캐패시터는 전체 셀 영역에 걸쳐 형성될 수 없으며, 적어도 하나, 보통은 두개의 메모리 셀을 접속시키는 비트 라인 접촉부를 위한 공간을 남겨야 한다. 이 때, 비트 라인용 비아 홀의 에지로부터 캐패시터까지의 간격은 비아 홀 자체의 크기 이외에 비트 라인 접촉부의 실제 소요 공간 요건을 결정하므로, 가능한 한 좁게 할 필요가있다. 또한, 비트 라인과 하부 캐패시터 플레이트 및 셀 플레이트 사이에 충분한 절연이 제공되어야 한다. 제조 프로세스 동안, 게이트 절연부 및 필드 절연부가 손상되는 것을 방지하기 위해 상기 절연부들이 비트 라인을 접촉부와 중첩되도록 하는 것이 바람직하다.
메모리 셀 제조를 위한 여러 방법이 종래 기술에 공지되어 있다. 1991년 VLSI 심포지움에서 발표된 이토(Itoh)의 논문에는, 비트 라인용 비아 홀 제조 프로세스에 대해 기술하는데, 절연층의 증착이 선행되기 전에 셀 플레이트를 구성 및 절연하기 위해 비아 홀의 측벽에 스페이서가 형성된다. 그러나, 그렇게 함으로써 실제의 접촉부 영역은 많이 줄어드는데, 이는 스페이서가 최소한의 필요한 절연 두께를 유지해야 하기 때문이다. 더우기, 이러한 설계에서는 게이트 및 필드 산화물에 대한 자기 정렬(self-alignment)이 제공되지 않는다.
1988년 물리학 저널 C4 제 49호 쿠에스등의 논은 제 C4-503 면과 동일인의 대응 유럽 특허출원 제 0 258 657호에는, 스페이서를 형성하는 대신 셀 플레이트의 노출된 에지를 열 산화시켜서 비교적 큰 접촉부 영역을 제공하는 것이 기술되어 있다. 일본국 출원 제 JP2-79 462에는, 캐패시터 플레이트와 부분적으로 중첩되는 S/D 영역의 패드 전극 위에 비트 라인이 접속되는 DRAM 메모리 셀이 기술되어 있다. 그러나, 상기 셀 플레이트는 포토 기술로 형성되기 때문에, 이 경우에 정렬 오차를 고려해야 한다.
이러한 공지된 방법들은 비트 라인용 비아 홀을 형성하기 위해 포토 기술을 필요로 한다. 즉, 포토레지스트층이 제공되어, 노광 및 현상되어야 하는데, 이 경우 정렬 오차를 고려해야 한다.
본 발명의 목적은, 캐패시터와 충분한 절연 간격을 유지하면서 포토 기술을 이용하지 않고 메모리 셀의 비트 라인용 비아 홀을 제조하는 방법을 제공하는 것이다.
본 발명은, 캐패시터에 의해 야기되는 셀 플레이트를 형성하는 도전층의 구조적 형태(topography)가 비트 라인용 비아 홀을 위한 에칭 마스크를 제조하는 데 사용되도록 제공된다. 하부 캐패시터 플레이트와 인접 셀의 캐패시터 사이의 트랜지스터의 제 2 S/D 영역 위에 함몰부(depression)가 형성된다. 왜냐하면 비트 라인에 의해 접촉되는 트랜지스터의 제 2 S/D 영역이 하부 캐패시터 플레이트에 의해 덮히지 않기 때문이다. 상기 에칭 마스크는 상기 함몰부에 형성되는 것이 아니라 융기부에만 형성되어, 제 2 S/D 영역에 대해 자기 정렬된다.
본 발명의 양호한 실시예에서, 하부 캐패시터 플레이트에 인접한 메모리 셀 공간은, 나머지 반도체 기판상에서보다 예를 들어, 서로 인접한 메모리 셀을 절연하는 절연 영역에서보다 제 2 S/D 영역에서 더 넓다. 상기 좁은 공간은, 일반적으로 폴리실리콘인 셀 플레이트 도체층을 인가할 때 채워지지만, 함몰부는 넓은 공간에, 즉 제 2 S/D 영역 위에 형성된다. 보조 구조가 상기 함몰부 내에 형성될 때, 에칭 마스크는 나머지 융기부 표면에 형성될 수 있으며, 이 에칭 마스크는 상기 도전층의 구조적 형태를 형성하는 하부 캐패시터 플레이트에 대해 자기 정렬된다.
상기 함몰부에는 보조 구조로서 래커(lacquer) 플러그(또는 레지스터 플러그라고도 함)가 제공되며, 래커가 표면 전체에 제공되어 도전층의 융기부 표면이 노출될 때까지 에칭백 또는 노광된다. 상기 노출된 표면은, 예를 들어 산화 또는 질화 프로세스를 기초로 하여, 에칭 마스크로서 적당한 물질로 변형될 수 있다. 그러나, 셀 플레이트의 두께의 전체층이 덮히지는 않는다. 적당한 물질이 상기 노출된 폴리실리콘 상에 선택적으로 증착될 수 있다. 에칭 프로세스의 선택도에 따라, 얻어진 에칭 마스크는 도전층의 완전한 에치 드루(etch-through)가 반도체 기판까지 이르게 할 수 있어야 한다.
에칭 마스크를 형성하는데 산화가 이용될때, 래커 플러그(또는 레지스터 플러그라고도 함)를 형성하기 전에 표면 전체에 질화물과 같은 보조 층을 인가하고, 마스크로서 래커 플러그(또는 레지스터 플러그라고도 함)로 보조층을 차례로 제거하는 것이 유리하다. 상기 래커 플러그(또는 레지스터 플러그라고도 함)가 제거될 수 있으며 산화물 마스크로서 실리콘 질화물이 상기 함몰부에 남겨진다. 상기 보조 구조는 다른 물질로도 형성될 수 있다. 온도 저항성 물질이 적당하며, 예를 들어 화학 금속 폴리싱이 그러한 목적으로 사용될 수 있다.
상기 에칭 마스크는, 예를 들어 선택적 증착으로 셀 플레이트의 융기부 표면에 인가될 수 있으며, 그에 따라 부분적으로 온도 스트레스를 감소시킨다. 예를 들어, 선택적 금속 증착 프로세스가 종래 기술에 공지되어 있다. 그러나 상기 절연층의 선택된 증착이 낮은 온도에서 특히 적합하다. 1992년 8월 4일 출원된 유럽특허 제 92 113 281.7호에는 적당한 실리콘 산화물 증착 방법이 기술되어 있다(본 발명의 보조 구조는 온도 저항성 물질로 제조되어야 한다). 중간층이 셀 플레이트와 에칭 마스크 또는 보조 구조 사이에 존재할 수 있다.
접촉되는 영역 상에서 에칭 마스크-보드 공간을 제조하기 위한 필요한 구조적 형태는 하부 캐패시터의 레이아웃에 기초하여, 그리고 적당한 다른 방법으로도 제조될 수 있다.
제 1도는 절연 영역과 제 1 S/D 영역(3), 제 2 S/D영역(4) 및 게이트(5)를 포함하는 트랜지스터를 도시하는데, 상기 절연 영역 및 트랜지스터는 실리콘기판 내에 또는 그 위에 각각 형성된다. 상기 게이트(5)는 게이트 산화물(도시되지 않음)에 의해 반도체 기판(1)으로부터 절연되며, 나머지 표면에는 절연 게이트 캡슐(6 : encapsulation)이 제공된다. 상기 제 1 S/D 영역(3)은 스택 캐패시터로 명명되는 하부 캐패시터 플레이트(7 : 메모리 전극)에 접속되며, 상기 플레이트(7)는 도핑된 폴리실리콘 층으로 형성된다. 캐패시턴스를 증가시키기 위해서, 하부 캐패시터 플레이트는 열쇠 모양 또는 관(crown) 모양이 될 수 있다.
인접한 메모리 셀의 하부 캐패시터 플레이트(7, 7')는 충분한 공간을 갖도록 형성되어야 하며, 상기 플레이트(7, 7') 사이의 제 2 S/D 영역 위에 비트 라인 접촉부가 형성된다. 본 실시예에서, 양 메모리 셀에 비트 라인 접촉부가 제공되며, 각 셀에 대해 비트 라인 접촉부를 갖는 메모리 셀에 유사한 경우가 적용된다. 상기 캐패시터 플레이트(7,7')는 기판(1)에 대해 접촉되지 않는 위치에 서로 약간의 공간을 두고 형성되며, 상기 공간은 아주 좁으며 이후에 형성되는 셀 플레이트에 의해 채워진다.
하부 캐패시터 플레이트(7)의 형성 후에, 캐패시터 유전체(8)는 적어도 하부 캐패시터 플레이트 위에 인가되며, 바람직하게는, 소위, ONO 층이 표면에 넓게 형성된다. 상기 셀 플레이트에 대해 도핑된 실리콘 층(9)으로 좁은 공간이 채워지지만, 함몰부(10)는 넓은 공간이 유지되는 두께로 증착된다. 이러한 함몰부는 제 2 S/D 영역 위에서만 존재한다.
제 2도는 셀 플레이트 상에 증착된 약 10-30nm의 두께를 갖는 실리콘 질화물층(11)을 도시한다. 예를 들어 포토레지스트와 같은 평탄화층이 제공되어 에칭백되거나 표면 전체가 노광되어, 레지스트 플러그(12')는 커버되지 않은 함몰부(10)에만 남아있게 된다. 제 3도에서, 실리콘 질화물(11)은 레지스트 플러그에 대해 선택적으로 에치된다. 레지스트 플러그(12')의 제거 후에, 질화물 층(11)의 하부에 놓인 부분은 보조 구조(11')를 형성한다. 질화물 에칭이 바람직하게는 이방성으로 수행되므로, 레지스트 플러그의 모양에 관계없이 질화물(11')은 함몰부(10)의 상부 에지에서 아래로 연장된다. 그 결과, 에칭 마스크(12)를 위한 프로세스 높이(latitude)가 결정된다. 제 4도에서 에칭 마스크(12)는, 예를 들어 산화 프로세스에 의해 보조 구조(11')에 대해 선택적으로 셀 플레이트(9)의 융기부 표면에 형성된다. 전체 융기부 표면은 실리콘 산화물로 덮히지만, 그 하부에는 비산화된, 도핑된 폴리실리콘이 셀 플레이트로서 남아 있게 된다. 상기 보조 구조(11')는 바람직하게는 습식 에칭된다. 제 5도에서, 폴리실리콘(9)은 산화물 마스크(12)를 이용하여 이방성 에칭된다.
상기 캐패시터 유전체(8)는 게이트 캡슐(6)에 대해 선택적으로 제거되며, 그 결과, 자기 정렬된 비트 라인용 비아 홀(14)이 형성된다. 제 6도에서, 상기 셀 플레이트(9)의 노출된 에지에는, 추가 산화 또는 스페이서를 이용하여 에지절연물(13)이 제공된다. 상기 셀 플레이트 하부의 캐패시터 유전체(8)는 셀 플레이트 에칭 후 또는 스페이서 에칭 동안에 제거된다. 어떤 경우에도, 게이트 캡슐(6)은 비트 라인용 비아 홀(14)의 에칭 동안에 손상을 입지 않는다.
(섹션의 평면 외부에) 존재하는 필드 산화물도 마찬가지로 손상을 받지 않는다. 따라서, 상기 비트 라인용 접촉부는, 상부 및 하부 셀 플레이트에 대해서는 물론이고, 필드 산화물 및 게이트에 대해서도 자기 정렬된다. 메모리 장치는 공지된 방법(비트 라인(15)의 제조 등)으로 종료된다. 산화된 폴리실리콘층(12)은 절연층으로 비트 라인(15) 하부에 남아 있게 된다.
본 발명은 세부 사항에 있어서 여러 변형 변경 및 변화가 가능하다. 명세서에 기술된 그리고 첨부된 도면에 도시된 모든 사항은 예로서만 예시된 것이다. 따라서, 본 발명은 첨부된 청구범위의 사상 및 범위에서만 한정된다.
제 1도는 본 발명에 따른 프로세싱 전에 실리콘 반도체 기판상에 배치된 메모리 셀에 대한 트랜지스터의 횡단면도.
제 2도는 셀 플레이트 상에 실리콘 질화물 층이 증착된 후의 제 1도의 메모리 셀에 대한 도면.
제 3도는 실리콘 질화물 층의 선택적 에칭 후의 제 1도의 메모리 셀을 도시한 도면.
제 4도는 에칭 마스크의 제조 후의 제 1도의 메모리 셀을 도시한 도면.
제 5도는 산화물 마스크로 폴리실리콘 층의 비등방성 에칭 후의 제 1도의 메모리 셀을 도시한 도면.
제 6도는 본 발명에 따른 프로세싱이 완료된 후 비트 라인 비아홀을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 반도체 기판 3 : 제 1 S/D 영역
5 : 게이트 7 : 하부 캐패시터 플레이트
10 : 함몰부 11 : 실리콘 질화물층
11' : 보조 구조 12 : 산화물 마스크
12' : 레지스트 플러그 14 : 비트 라인용 비아 홀
15 : 비트 라인
Claims (11)
- 메모리 셀의 트랜지스터가 제 1 및 제 2 소스/드레인 영역과 게이트 영역을 포함하며, 상기 제 1 소스/드레인 영역이 하부 캐패시터 플레이트에 접속되며, 상호 인접한 메모리 셀용 하부 캐패시터 플레이트들 사이에 공간이 제공되며, 상기 공간은 상기 제 2 소스/드레인 영역 위에 존재하는, 반도체 기판 상에 배치된 메모리 셀의 비트 라인용 비아 홀 제조 방법에 있어서,상기 제 2 소스/드레인 영역 위의 공간에 도전층의 함몰 부분이 형성되는 두께로, 상기 제 2 소스/드레인 영역 위의 공간 및 상기 하부 캐패시터 플레이트 상에 도전층을 증착하는 단계;상기 함몰 부분 이외의 도전층에 마스크를 제공하는 단계; 및상기 도전층의 상기 함몰 부분에 비트 라인용 비아 홀을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인용 비아 홀 제조 방법.
- 제 1항에 있어서,상기 제 2소스/드레인 영역 위의 공간을 상호 이웃하는 메모리 셀을 절연하는 절연 영역의 공간보다 넓으며,상기 도전층은 상기 절연 영역의 공간이 반드시 채워지는 두께로 증착되며,상기 마스크는:상기 평탄화 층을 제공하고 에칭함으로써 상기 함몰부 내에 보조 구조를 형성하는 단계; 및상기 보조 구조를 제외한 상기 반도체 기판 상에 마스크를 형성하는 단계에 의해 제공되는 것을 특징으로 하는 메모리 셀의 비트 라인을 비아 홀 제조 방법.
- 제 2항에 있어서,상기 보조 구조를 형성하기 위해 상기 평탄화층이 제공되기 전에 보조층이 제공되는 것을 특징으로 하는 메모리 셀의 비트 라인용 비아 홀 제조 방법.
- 제 3항에 있어서,상기 마스크를 인가하는 단계는 상기 보조 구조에 의해 덮히지 않는 도전층의 표면을 화학적으로 변형하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인용 비아 홀 제조 방법.
- 메모리 셀의 트랜지스터가 제 1 및 제 2 소스/드레인 영역 및 게이트 영역을 포함하며, 상기 제 1 소스/드레인 영역이 하부 캐패시터 플레이트에 접속되는, 메모리 셀의 비트 라인용 비아 홀 제조 방법에 있어서,상기 제 2 소스/드레인 영역 위에 도전층의 함몰 부분을 형성하기 위해 제 2소스/드레인 영역 및 하부 캐패시터 플레이트 상에 도전층을 인가하는 단계;상기 도전층 상에 실리콘 질화물 층을 인가하는 단계;상기 실리콘 질화물층 상에 평탄화층을 인가하며 상기 함몰 부분 상에 레지스트 플러그를 형성하기 위해 평탄화 층을 에칭하는 단계;상기 실리콘 질화물 층을 선택적으로 에칭하고 상기 함몰 부분의 표면을 덮는 실리콘 질화물의 보조 구조를 제공하도록 상기 레지스트 플러그를 제거하는 단계; 및상기 도전층 상에 에칭 마스크를 인가하고 실리콘 질화물의 보조 구조를 제거한 후에 비트 라인용 비아 홀을 형성하도록 제 2 소스/드레인 영역의 표면을 노출시키기 위해 도전체의 노출된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
- 제 5항에 있어서,상기 하부 캐패시터 플레이트는 키 모양인 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조방법.
- 제 5항에 있어서,상기 평탄화 층은 포토레지스트인 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
- 제5항에 있어서,상기 도전층은 도핑된 실리콘인 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
- 제 5항에 있어서,상기 도전층의 노출된 에지상에 에지 절연부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
- 제 9항에 있어서,상기 에지 절연부는 스페이서인 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
- 제 9항에 있어서,상기 에지 절연부는 추가의 산화로부터 형성되는 것을 특징으로 하는 메모리 셀의 비트 라인 비아홀 제조 방법.
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