JPH0473685A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置に関し、詳しくは、例えば強誘
電性液晶を表示更新のための動作媒体として用い電界の
印加等によって更新された表示状態を保持可能な表示素
子を具えた表示装置のための表示制御装置に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚的表現
機能を果す情報表示手段として表示装置が用いられてお
り、このような表示装置としではＣＲＴ表示装置が広く
知られている。

ＣＲＴ表示装置における表示制御では、ＣＲＴ側が有す
る表示データバッファとしてのビデオメモリに対するシ
ステム側ＣＰＵの書込み動作と、ＣＲＴ側が有する例え
ばＣＲＴコントローラによるビデオメモリからの表示デ
ータの読出し１表示の動作がそれぞれ独立して実行され
る。

上述したようなＣＲＴの表示制御の場合、表示情報を変
更するなどのためのビデオメモリに対する表示データの
書き込みと、そのビデオメモリから表示データを読み出
して表示する動作が独立しているため、情報処理システ
ム側のプログラムでは表示タイミング等を一切考慮する
必要がなく、任意のタイミングで所望の表示データを書
き込むことができるという利点を有している。

ところが一方で、ＣＲＴは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が太き
（なり、表示装置全体の小型化を図り難い。また、これ
により、このようなＣＲＴを表示器として用いた情報処
理システムの使用にあたっての自由度、すなわち設置場
所、携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、ＬＣＤとい
う）を用いることができる。すなわち、ＬＣＤによれば
、表示装置全体の小型化（特に薄型化）を図ることがで
きる。このよりなＬＣＤの中には、上述した強誘電性液
晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉ
ｑｕｉｄ　Ｃｒｙｓｔａｌという）の液晶セルを用いた
表示器（以下、ＦＬＣＤ　：　ＦＬＣデイスプレィとい
う）があり、その特長の１つは、その液晶セルが電界の
印加に対して表示状態の保存性を有することにある。す
なわち％ＦＬＣＤは、その液晶セルが充分に薄いもので
あり、その中の細長いＦＬＣの分子は、電界の印加力向
に応じて第１の安定状態または第２の安定状態に配向し
、電界を除いてもそれぞれの配向状態を維持する。この
よりなＦＬＣ分子の双安定性により、ＦＬＣＤは記憶性
を有する。

このようなＦＬＣ８よびＦＬＣＤの詳細は、例えば特願
昭６２−７６３５７号に記載されている。

この結果、ＦＬＣＤを駆動する場合には、ＣＲＴや他の
液晶表示器と異なり、表示画面の連続的なリフレッシュ
駆動の周期に時間的な余裕ができ、また、その連続的な
リフレッシュ駆動とは別に、表示画面上の変更に当たる
部分のみの表示状態を更新する部分書き換え駆動が可能
となる。

［発明が解決しようとする課題］ 従って、ＦＬＣＤにおいて、適切かつ時機を得た部分書
換え駆動を行うことができればＦＬＣＤの利点をより一
層増すことになる。

また、情報処理システムの表示装置としてこのようなＦ
ＬＣＤをＣＲＴと互換性を有して用いることができれば
、システムの柔軟性が増しその価値を高めることができ
る。

以上の観点から、所定の部分書換えを他の表示情報の部
分書換えに優先させて行う表示制御態様を考えることが
できる。これによる表示例としてカーソル移動の表示が
あり、この表示はオペレータによるマウス等の操作に応
じて（感覚上）リアルタイムにその表示状態を変化させ
る必要があるものである。

このような表示をイベントと定義すれば、複数のイベン
ト間の優先順位に応じて当該イベントのための部分書換
えを行う構成が、例えば本願人による特開平２−９３４
９１号に開示されている。しかしながら、この構成の表
示制御ではイベントにかかる部分書換えの際に情報処理
システム側はこの処理であることを識別するための情報
を表示装置側に与える。このため、このような表示装置
を用いた情報処理システムの制御プログラムは、前述の
ＣＲＴを表示装置として用いた情報処理システムの制御
プログラムとは大幅に異なったものとなる。

その結果、ＦＬＣＤとＣＲＴとの互換性を有した情報処
理システムの構成が困難になる。

一方、ＣＲＴとの互換性を有しながら情報処理システム
の表示装置にＦＬＣＤを用いる場合、その構成上本質的
な問題を生じる。すなわち、システム側のＣＰＵは専ら
表示更新にかかる表示データおよびそのアドレスを表示
装置側へ転送して来るのみである。従って、上述のイベ
ントにかかる部分書換えを他の部分書換えとをいかに判
別するかという問題、およびこの判別の結果、イベント
にかかる部分書換えをいかにして優先的に行うかという
問題を生じる。

本発明は上述の問題点に鑑みてなされたものであり、特
定のイベントを容易かつ確実にとらえ、これを他の部分
書換え表示に優先して表示することが可能であり、また
、情報処理システム側のソフトウェアを大幅に変更せず
にＣＲＴとの互換性を有したＦＬＣＤの表示制御装置を
提供することを目的とする。

［課題を解決するための手段］ そのために本発明では、表示の変更にかかる表示素子の
みの表示状態を更新することが可能な表示装置の表示制
御装置において、前記表示素子の各々に対応して表示デ
ータを記憶する表示データ記憶手段と、イベントにかか
る表示素子情報の設定に応じて当該イベントにかかる表
示素子のアドレスを出力するアドレス出力手段と、該ア
ドレス出力手段から出力されるアドレスに基づいて前記
表示データ記憶手段から読出される表示データを前記表
示装置に転送するデータ転送手段と、を具えたことを特
徴とする。

［作　用］ 以上の構成によれば、イベントにかかる部分書換えを、
例えば当該表示装置のホスト側ＣＰＵが部分書換えにか
かる位置等を設定することにより優先的に行うことが可
能となる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

（システム構成） 第１図は本発明の一実施例に係る表示制御装置を組み込
んだ情報処理システム全体のブロック構成図である。

図において、１１は情報処理システム全体を制御するＣ
Ｐｏ　、　１２はアドレスバス、コントロールバス、デ
ータバスからなるシステムバス、１３はプログラムを記
憶したり、ワーク領域として使われるメインメモリ、１
４はＣＰＵＩＩを介さずにメモリとＩ１０機器間でデー
タの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ　Ｍ
ｅｌ！１ｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ
、以下ＤＭＡ（：という）、１５はイーサネット（ＸＥ
ＲＯＸ社による）等のＬＡＮ　（ローカルエリアネット
ワーク）１６との間のＬＡＮインタフェース、１７はＲ
ＯＭ、ＳＲＡＭ、　Ｒ３２３２Ｃ仕様のインタフェース
等からなるＩ１０機器接続用の１１０装置、１８はハー
ドディスク装置、１９はフロッピーディスク装置、２０
はハードディスク装置１８やフロッピーディスク装置１
９のためのディスクインタフェース、２１は例えばレー
ザビームプリンタ、インクジェットプリンタ等高解像度
のプリンタ、２２はプリンタ２】のためのプリンタイン
タフェース、２３は文字、数字等のキャラクタその他の
入力を行うためのキーボード、２４はポインティングデ
バイスであるマウス、２５はキーボード２３やマウス２
４のためのインタフェース、２６は例えば本出願人によ
り特開昭６３−２４３９９３号等において開示された表
示器を用いて構成できるＦＬＣＤ　（ＦＬＣデイスプレ
ィ）、２７はＦＬＣＤ２６のためのＦＬ（：Ｄインター
フェースである。

（表示制御装置） 第２図は本発明表示制御装置の一実施例としてのＦＬＣ
Ｄインタフェース２７の構成例を示すブロック図である
。

図において、３１はアドレスバスドライバ、３２はコン
トロールバスドライバ、３３，４３．４４はデータバス
ドライバである。　ＣＰＵＩＩからのアドレスデータは
、アドレスバスドライバ３１から、メモリコントローラ
４０およびアドレスセレクタ３５の一方の入力部に与え
られるとともに、第１のスイッチＳ１の切り換えによっ
てＦＩＦＯ形態のメモリ３６または３７に選択的に与え
られて記憶される。すなわち、これらメモリ３６および
３７（以下、それぞれＦＩＦＯ（＾）およびＦＩＦＯ（
Ｂｌともいう）は、書き込んだ順番にデータを読み出す
ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）メ
モリであり、これらのメモリ３６および３７に書き込ま
れたアドレスデータは、第２のスイッチＳ２の切り換え
によって選択的に読み出される。

これらのメモリ３６または３７から読み出されたアドレ
スデータと、後述するアドレスカウンタ３８からのアド
レスデータと、同じく後述する部分書換要求回路１００
からのアドレスデータとは、セレクタ５０の切り換えに
よって選択的にアドレスセレクタ３５の他方の入力部に
与えられる。アドレスカウンタ３８は、画面全体をライ
ン順次にリフレッシュするためのアドレスデータを発生
するものであり、そのアドレスデータの発生タイミング
は同期制御回路３９によって制御される。この同期制御
回路３９は、前記スイッチＳｌ、Ｓ２およびセレクタ５
０の切り換え制御信号Ｓｌ　（Ａ／Ｂ）　、　Ｓ２　（
Ａ／Ｂ）およびセレクト制御信号５ＬＣＴや後述するメ
モリコントローラ４０へのデータトランスファ要求信号
をも発生する。

また、部分書換要求回路１００と同期制御回路３９とは
、イベント発生時（本例ではカーソル移動時）に部分書
換えを要求するリクエスト信号ＲＥＱとアクノリッジ信
号ＡＣＫとの授受を行う。

ｃｐｕｔｔからのコントロール信号は、コントロールバ
スドライバ３２からメモリコントローラ４０に与えられ
、そのメモリコントローラ４０は、サンプリングカウン
タ３４と、アドレスセレクタ３５の制御信号、および後
述するビデオメモリ４１の制御信号を発生する。サンプ
リングカウンタ３４は、メモリコントローラ４０からの
歩道信号に基づいて計数動作を行い、同期制御回路３９
の制御信号Ｃを発生する。また、アドレスセレクタ３５
は、メモリコントローラ４０からの制御信号に基づいて
、当該アドレスセレクタ３５の入力部に与えられる２つ
のアドレスデータの一方を選択してビデオメモリ４１に
与える。

ビデオメモリ４１は表示データを記憶するものであり、
デュアルポートのＤＲＡＭ　（ダイナミックＲＡＭ）で
構成されていて、前記データバスドライバ３３を介して
表示データの書き込みと読み出しを行う。

ビデオメモリ４１に書き込まれた表示データは、ドライ
バレシーバ４２を介して画像データ合成回路２０［１に
供給され、ここで適宜の画像合成が行われた後にＦＬＣ
Ｄ２６に転送されて表示される。

また、そのドライバレシーバ４２は、　ＦＬＣＤ２６か
らの同期信号を同期制御回路３９に与える。ＦＬＣＤ２
６には、　ＦＬＣの温度を検出する温度センサ２６ａが
組み込まれている。

また、ＣＰＵＩＩからの後述の設定データは、データバ
スドライバ４３を介して同期制御回路３９に与えられる
。さらに、温度センサ２６ａの出力信号はデータバスド
ライバ４４を介してＣＰＵＩＩに転送される。

なお、４７はシステムバス１２上のデータバスに係合し
て、部分書換要求回路１００に対し、ビデオメモリ４１
内データに合成すべきカーソル等画像データ（以下合成
用データという）の位置情報等を設定するためのバスド
ライバ、４８は部分書換要求回路１００が出力する書換
えラインアドレスを受容してセレクタ５０に導くための
レシーバである。

符合３００で示す破線内のＦＬＣＤインタフェース本体
と、部分書換要求回路１００および画像データ合成回路
２００を含む符合４００で示した回路部とは、これらを
一体に構成してもよいが、別体に構成して回路部４００
をＦＬＣＤインタフェース本体３００に装着可能とする
ことができる。すなわち回路部４００をＦＬＣＤインタ
フェース本体３００に対する外部回路としてもよく、こ
の場合には、例えば前述した所謂ハードカーソル機能対
応のシステムにＦＬＣＤインタフェース本体３００が適
用される際に装着して好適なものとなる。換言すれば、
ハードカーソル機能対応のシステム等、カーソルなどの
合成用データの表示ないしは移動に際してＣＰＵＩ　１
がビデオメモリ４１をアクセスしないシステムにあって
も、そのようなイベントを検知して正確かつ迅速に部分
書換えが起動され、画像合成を実現できることになる。

第３図は本例に係るハードカーソル対応の部分書換要求
回路１００の構成例を示す。

ここで、１０１および１０２はカーソルの旧位置または
新位置を記憶するための位置レジスタ（それぞれ位置レ
ジスタＩおよび■という）であり、ＣＰＵＩＩからの設
定に対して交互に値をラッチする。すなわち、カーソル
表示ないし移動に際し、一方が旧位置を、他方が新位置
を記憶していることになる。１０５は表示すべきカーソ
ルのサイズを記憶するためのカーソルサイズレジスタで
あり、当該サイズはＣＰＵＩＩにより設定される。　Ｃ
ＰＵＩＩは、カーソルの表示ないし移動に際し、カーソ
ルの新位置を位置レジスタＩまたはＨにセットするとと
もにそのサイズをカーソルサイズレジスタ１０５にセッ
トするが、サイズに変更がない限りサイズのセットは行
わな（でもよい。

１０７は要求制御回路であり、位置レジスタＩまたはＨ
にカーソルの新位置がセットされると、旧位置を記憶し
ている位置レジスタ■またはＩの内容を要求アドレスカ
ウンタ１０９にロードするとともに、同期制御回路３９
にカーソル更新のための部分書換え要求信号ＲＥＱを送
出する。そして、同期制御回路３９からアクノリッジ信
号ＡＣＫが供給されると、要求アドレスカウンタ１０９
にカウント許可を与え、要求アドレスカウンタ１０９で
はカーソルサイズレジスタ１０５に設定されているカー
ソルサイズ（ライン数）分、旧位置のラインアドレスを
順次カウントアツプしつつ、その値をセレクタ５０側に
送出する。これは、ＦＬＣが記憶性を有するものである
ために、後述のようにカーソル更新に先立って旧位置に
あるカーソルを直ちに消去する、具体的にはその位置に
あるビデオメモリ４１内のデータのみを再表示するのに
供されるラインアドレス群となる。

その後、要求制御回路１０７は新位置を記憶している位
置レジスタの値をカウンタ１０９にロードさせるととも
に信号ＲＥＱを送信し、信号ＡＣＨの入力に応じてカウ
ンタ１０９に対して新位置に関し上記と同様の動作を行
わせる。このとき出力されるラインアドレス群は移動先
にカーソルを表示させるために供されるものとなる。

ＣＰＵＩＩから新たにカーソル位置が設定されるたびに
以上の動作を繰返すことにより、カーソルの移動（更新
）が行われる。なお、位置レジスタＩまたは■への交互
の新位置の設定、およびカウンタ１０９への交互のロー
ドを行うためには１例えば、トグルで動作するスイッチ
を適宜の部位に介挿すればよい。

第４図は本例に係るハードカーソル対応の画像データ合
成回路２００の構成例を示す。

ここで、２０１はｃｐｕｉｔにより更新されたカーソル
の新位置が設定される位置レジスタ、２０５は同じくカ
ーソルサイズが設定されるカーソルサイズレジスタであ
る。

第５図はこれらレジスタに格納されるデータの説明図で
ある０図に示すように、表示画面上の左上端を原点（０
，Ｏ）とし、その点からの相対距離（Ｘ、Ｙ）がカーソ
ル位置となって位置レジスタ２０１に格納される。一方
、その幅Ｗおよび高さＨがカーソルサイズレジスタ２０
５に設定される。

なお、第３図示の部分書換要求回路１００における位置
レジスタ１０１．１０２およびカーソルサイズレジスタ
１０５の格納内容もそれぞれ位置レジスタ２０１および
カーソルサイズレジスタ２０５と同一としてもよいが、
第３図の部分書換要求回路１００はラインアドレスを出
力すれば足りるため、位置レジスタ１０１，１０２およ
びカーソルサイズレジスタ１０５には副走査方向■のデ
ータ（それぞれＹおよびＨ）のみがセットされるように
してもよい。また、第４図におけるカーソルサイズレジ
スタ２０５は、上述と同様カーソルサイズの変更があっ
た場合のみその内容が変更されるものであってもよい。

第４図において、ＩＤ！３よびＡＤは、それぞれＦＬＣ
Ｄインタフェース本体３００のビデオメモリ４１から送
信されてくる識別信号およびアドレス／データ信号であ
る。第６図を用いてこれら信号を説明するに、ＦＬＣＤ
インタフェース本体３００は、ＦＬＣＤ２６からの水平
同期信号Ｈ３ＹＮＣに対して１主走査ライン（第５図に
おけるＨ方向ライン）のデータ群を出力する。このデー
タ群は、当該１主走査ラインにおける左端画素から右端
画素までのデータ群（「データ１」、「データ２」、・
・・）である。このデータ群には先頭に当該ラインのラ
インアドレスが付加されてアドレス／データ信号ＡＤと
して送出される。一方、その信号ＡＤの先頭がアドレス
であることを識別させるために、そのアドレス出力時に
ｌ”　　「データｌ」、「データ２」、・・・の出力時
に“０”となる識別信号１０が送出されるわけである。

再び第４図を参照するに、２０７は副走査比較回路であ
る。副走査比較回路２０７は、レジスタ２０１゜２０５
の値から、ＦＬＣＤインタフェース本体３００より送出
されてくる画像データがカーソルを表示すべきラインに
含まれるものであるか否かを当該画像データ群の先頭に
あるラインアドレスを基に判別する。すなわち、現在表
示を行おうとするラインアドレスがＹ〜Ｙ＋Ｈ（第５図
参照）の間にあるか否かを判別する。そしてその間にあ
ると判別した場合には一致信号を主走査カウンタ２０９
に送出する。

主走査カウンタ２０９は、この一致信号に基づいて主走
査方向の画素数を計数して行き、位置レジスタ２０１に
設定されているＸ値およびカーソルサイズレジタ２０５
に設定されているＷ値により、現在画素がＸ−Ｘ＋Ｗの
範囲にあるか否かを判別する。そしてその範囲にあれば
、カーソル表示データを展開しであるカーソルＲＡＭの
対応位置を指定してその位置のデータ読出しを行わせる
とともに、論理合成回路２１３に合成指示を与える。

論理合成回路２１３では、主走査カウンタ２０９から合
成指示信号が与えられていないときにはＦＬＣＤインタ
フェース本体３００からのアドレスデータ信号Ａ／Ｄを
そのままＦＬＣＤ２６に出力し、合成指示がある場合に
はこれにカーソルＲＡＭ２１１から読出したデータを論
理演算して合成したデータを出力する。

第３図および第４図の構成によって、次のような動作が
行われる。

すなわち、カーソルの現在位置（Ｘ、Ｙ）は部分書換え
要求回路１００内の位置レジスタ１０１，１０２の一方
、および画像データ合成回路２００内の位置レジスタ２
０１に設定されており、レジスタ２０１゜２０５の保持
データに基づいてカーソルが表示される。従って、カー
ソルが表示されているラインが後述のリフレッシュサイ
クル、部分書換えサイクルによってアクセスされても、
そのラインにはそのままその位置にカーソルが表示され
、当該アクセスによってカーソルが消去されてしまうこ
とがない。

一方、カーソルを移動させた際には（（Ｘ、Ｙ）→（Ｘ
’、Ｙ’））、新位置のデータがレジスタ１０１，１０
２　（７）他方に設定されるとともにレジスタ２０１に
設定される。そしてまず旧位置である“Ｙ”から“■４
”ライン分のラインアドレスが出力され、これに応じて
ビデオメモリ４１内の対応ラインアドレスおよびデータ
が画像データ合成回路２００に出力される。このとき、
回路２００内のレジスタ２０１の内容は既に更新されて
いるので、合成が行われずにそのデータがそのままＦＬ
ＣＤ２６に表示される。従って、それまでカーソルの表
示を行っていたラインからはそのカーソル表示が消去さ
れることになる。この後、新位置である“Ｙ”からの“
Ｈ”ライン分のラインアドレスの出力に応じて、当該ラ
インのデータに対しレジスタ２０１および２０５の内容
に従ってカーソルデータが合成され、新位置（ｘ’　、
ｙ’）にカーソルが表示される。

（動伶例） 以上の構成において、ｃｐｕｔｉがビデオメモリ４１内
の表示データの変更を行う場合、所望するデータの書換
えに対応するビデオメモリ４１のアドレス信号がアドレ
スバスドライバ３１を介してメモリコントローラ４０に
与えられ、ここでｃｐｕｔ　ｉのメモリアクセス要求信
号と同期制御回路３９からのデータトランスファ要求信
号とのアービトレーションが行われる。そしてＣＰＵア
クセス側が権利を得るとメモリコントローラ４０はアド
レスセレクタ３５に対し、メモリ４１へ与えるアドレス
としてＣＰＵがアクセスしたアドレスを選択するよう切
換えを行う。

これと同時にメモリコントローラ４０からビデオメモリ
４１の制御信号が発生され、データバスドライバ３３を
介してデータの読書きが行われる。このとき、ＣＰＵア
クセスアドレス２０はスイッチＳ１を介してＦＩＦＯ（
Ａ）３６またはＦＩＦＯ（Ｂ）　３７に記憶され、後述
する表示データの転送の際利用される。このようにＣＰ
ＵＩＩから見た表示データのアクセス方法は従来のＣＲ
Ｔを表示器として用いたシステムの場合と少しも変わら
ない。

また、ビデオメモリ４１からデータを読出し、ＦＬＣＤ
２６へ転送する場合、同期制御回路３９からメモリコン
トローラ４０ヘデータトランスフア要求が発生され、ビ
デオメモリ４１に対するアドレスとしてアドレスカウン
タ３８またはＦＩＦＯ側アドレアドレスレスセレクタ３
５において選択されるとともに、メモリコントローラ４
０よりデータトランスファ用の制御信号が生成されるこ
とで、メモリセルからシフトレジスタへ該当アドレスの
データが転送され、シリアルボートの制御信号によりド
ライバ４２へ出力される。

同期制御回路３９では、ＦＬＣＤ２６からの水平同期信
号ＨＳＹＮＣに基づいて複数ラインを単位として画面を
ライン順次に全面リフレッシュして行（サイクルとＣＰ
ＵＩＩによりアクセスされたラインの書換えを行う部分
書換えサイクルとを交互に生じさせるタイミングを生成
する。ここで、全面リフレッシュのサイクルとは表示画
面上−格上のライン（先頭ライン）から順次に下方へ向
けて書換えを行っていき、−格下のラインまで至ると再
び先頭ラインに戻って書換えを繰返して行（ものである
。また、アクセスラインの書換えサイクルとはそのサイ
クルの直前の所定時間内にＣＰＵＩＩからアクセスされ
たラインを書き換えるものである。

このように、本例においては、基本的にはＦＬＣデイス
プレィ２６の画面全面を順次リフレッシュして行く動作
と、表示内容の変更を行うべく　ＣＰＵＩＩによりアク
セスされたラインの書換えを行う動作とを時分割に交互
に行うが、カーソル移動の指示が与えられた場合、後者
の動作期間を利用してカーソル表示の更新が速やかにな
されるようにする。

まず、第７図を用いて、カーソル移動表示を行わずにリ
フレッシュの動作とライン書換えの動作とを時分割に交
互に行う本例の基本的動作について説明する。ここでは
、リフレッシュのサイクルを４ラインを単位として、ア
クセスラインの書換えサイクルを３ラインを単位として
行う場合の例を示す。

第７図において、ＲＥＥ／ＡＣ３は全面リフレッシュの
サイクルとアクセスラインの書換えサイクルとを交互に
生じさせるタイミングであり、“ｌ”のときが全面リフ
レッシュのサイクルで、“０”のときがアクセスライン
の書換えサイクルであることを示す、また、Ｔ、は全面
リフレッシュのサイクルの時間、Ｔわけアクセスライン
の書換えサイクルの時間を表わす、この例においては、
Ｔａ：Ｔゎ＝４＝３としているが、要求されるリフレッ
シュレート等によって最適な値を選ぶことができる。

すなわち、Ｔ、の割合を大きくすればリフレッシュレー
トを上げることができ、Ｔゎの割合を大きくすれば部分
的な変更の応答性を良くすることができる。この態様に
ついては後述する。

ＦＩＦＯ（Ａ）３６およびＦＩＦＯ（Ｂ）　３７の状態
を説明するに、スイッチＳｌがＦＩＦＯ（Ａ）　３６側
に接続されると（状態Ａ／Ｂ　＝　１　）　、ＣＰＵＩ
ＩがアクセスするラインのアドレスはＦＩＦＯ（Ａ）３
６にサンプリングされて記憶される。一方スイッチＳｔ
がＦＩＦＯ（Ｂ）３７側に接続されると（Ａ／Ｂ＝　Ｏ
）　、ＣＰＵＩＩがアクセスするラインアドレスがＦＩ
ＦＯ（Ｂ）　３７に記憶される。また、スイッチＳ２が
ＦＩＦＯ（Ａ）　３６側に接続されると（Ａ／Ｂ＝１　
）、ＦＩＦＯ（Ａ）３Ｂに記憶されたアドレスが出力さ
れ、スイッチＳ２がＦＩＦＯ（Ｂ）　３７側に接続され
ると（Ａ／Ｂ＝　Ｏ）　、ＦＩＦＯ（Ｂ）３７に記憶さ
れたアドレスが出力される。

画面全体の１回のリフレッシュが完了し、ＦＬＣＤ２６
が垂直同期信号ＶＳＹＮＣを出力したり、あるいはアド
レスカウンタ３８にキャリーが生じるとアドレスカウン
タ３８がクリアされ、次の全面リフレッシュのサイクル
で出力されるラインは第０ラインに戻り、ＦＬＣＤ２６
より同期制御回路３９を介して与えられる水平同期信号
Ｈ３ＹＮＣ毎に“工”、“２”“３“と順次カウントア
ツプしていく。この間にｃｐｕｉｔよりラインＬｌ、Ｌ
２．Ｌ３のアドレスがアクセスされると、スイッチＳ１
がＦＩＦＯ（Ａ）　３６に接続されてし）るので、ＬＬ
、Ｌ２．Ｌ３のアドレスがここに言己憶され、その後ス
イッチＳ２がＦＩＦＯ（Ａ）３６に接続された時点でＬ
ｌ、Ｌ２．Ｌ３のアドレスがここから出力され、出力ラ
インとしてＬｌ、Ｌ２．Ｌ３が選ばれる。ここで、セレ
クタ５０の切換え信号は同期制御回路３９からの信号５
ＬＣＴで与えられ、ラインアクセスのサイクルでは出力
ラインアドレスとしてＦＩＦＯ（Ａ）　、　ＦＩＦＯ（
Ｂｌ側に切換えられる。

そして、このときスイッチＳ１がＦＩＦＯ（Ｂ）　３７
側に接続されているのでＦＩＦＯ（Ｂ）３７側にアクセ
スアドレスが記憶される。リフレッシュサイクルとなる
と、セレクタ５０はアドレスカウンタ３８側に切換えら
れ、リフレッシュ動作を前サイクルの続きのラインから
行う。第７図においては、Ｌ３のライン出力後に前サイ
クルの続きである４“、“５”“６”、“７”のライン
が出力されている。以下同様にして、上述の動作を繰返
すが、ＦＩＦＯを２つ用意したのは、一方でメモリアク
セスされたアドレスをサンプリングし、同時に他方でサ
ンプリングしたアドレスを出力することを矛盾無（、か
つ効率よく実行するためである。すなわち、アドレスの
サンプリング期間は他方のＦＩＦＯのアクセスラインの
出力開始から全面リフレッシュサイクルの終了までであ
り、全面リフレッシュサイクルの終了後、直前のサンプ
リング期間でサンプリングしたアドレスを出力するアク
セスラインの書換えサイクルに入ると同時に、他方のＦ
ＩＦＯのアドレスサンプリング期間が開始されることに
なる。

以上のように、本例の基本的動作ではリフレッシュサイ
クルとライン書換えのサイクルとを交互に繰返し、第７
図ではその繰返し周期を７ラインを１単位としてＴ、：
ＴＩ、＝４：３として説明したが、本例ではさらに温度
等の環境条件や表示するデータの種類、あるいはさらに
ＦＬＣＤの表示デバイス素材の違い等に応じて要求され
るリフレッシュレート等によってＴ、とＴｂとの比率を
変更可能とする。すなわち、Ｔ、の割合（１リフレツシ
エサイクル内のライン数Ｍに対応、すなわちＴ、＝Ｍ×
（）ＩｓＹＮｃの周期））を大きくすればリフレッシュ
レートな向上することができ、例えば低温特等ＦＬＣ素
子の応答性が低い場合やイメージ画像を表示する場合に
おいても良好な表示状態を得ることができる。逆に、■
、の割合（１つの部分書換えサイクル内のライン数Ｎに
対応、すなわちＴｌ１＝　Ｎ　Ｘ　（ｌ（ＳＹＮＣの周
期））を大とすれば部分的な表示の変更の応答性を高く
することができ、高温時や文字等キャラクタの表示特等
、リフレッシュレートが高くなくてもよい場合に対応で
きることになる。

また、本実施例では繰返し周期のライン数をも設定可能
とすることで、リフレッシュサイクルおよび部分書換え
の割合をより細かく変えることができるようにし、より
細やかな最適化を図るようにする。例えば、リフレッシ
ュレートを優先させなければならない、もしくは優先し
たい場合に、繰返し周期のライン数を４０ラインにして
Ｔａ：Ｔｂ＝４：１とすれば、全面リフレッシュを３２
ライン分行ってアクセスラインの書換えを８ライン行う
ことができる。また、部分書換えを優先できる、もしく
は優先したい場合は繰返し周期のライン数をｌＯライン
にしてＴａ：Ｔｂ＝３：２とすれば、全面リフレッシュ
を６ライン分行ってアクセスラインの書換えを４ライン
行うことができる。

さらに、本実施例においては、そのように設定された部
分書換えのライン数の範囲内において、ＣＰＵＩＩにア
クセスされたライン数およびラインアクセス状態に応じ
、リフレッシュサイクル間に行われる実際の部分書換え
ライン数Ｐを調整するようにする。すなわち、ＣＰＵＩ
Ｉがアクセスしたラインの数等に応じて動的に１５時間
を調整することで、例えばＣＰＵＩＩからあまりアクセ
スされないときの無駄なライン書換えサイクルを省き、
リフレッシュレートを向上するようにする。これによっ
て、動作の追従性とリフレッシュレートとの関係を動的
に最適化できるようになる。

これは、例えば本願人により出願された特願平２−１０
５６２６号において開示されたルールおよび構成に従っ
て行うことができる。

次に、第８図を用いてカーソル移動表示の指示がある場
合の動作状態について説明する。但し、本図では簡略の
ためにカーソルの高さＨを“１”としている。

本例に係る装置では、カーソル移動表示のための部分書
換えはラインアクセスの期間中に行われるものとし、す
なわち第２図における同期制御回路３９はラインアクセ
ス期間にのみ要求信号ＲＥＱに対して応答ＡＣＫを出力
するものとし、リフレッシュ期間中にカーソル移動表示
の指示があった場合には直後のラインアクセス期間に、
ラインアクセス期間に指示があった場合にはその期間内
に、当該移動表示のための部分書換えを行うようにする
。なお、ラインアクセス期間に指示があってもその期間
が切れて処理を行えないような場合にはその次のライン
アクセス期間にて処理が行われる。

さて、第８図ではアドレスＥＸＩを有するライン上の位
置にあるカーソルを所望のアドレスＥＸ２を有するライ
ン上の位置に移動し、さらにアドレスＥＸ３を有するラ
イン上の位置に移動する場合の処理を示している。

ＥＸＩからＥＸ２への移動に際しては、まず現アドレス
ＥＸＩを有するライン上のカーソルを消去すべく、その
ラインのアクセスを要求して要求回路１００より信号Ｒ
ＥＱが同期制御回路３９に送出される。同期制御回路３
９ではリフレッシュ期間の終了を待って信号ＡＣＫを返
送するとともにセレクタ５０を切換え、アドレスＥＸＩ
が受容されるようにする。これに応じてそのアドレスＥ
ＸＩを有するラインがアクセスされ、第３図および第４
図に関して述べたように、そのラインにあるビデオメモ
リ４１内のデータのみが表示され、すなわちそのライン
からはカーソルが消去されることになる。ＥＸ２からＥ
Ｘ３に移動する際の消去の態様も同様である。

続いて新アドレスＥＸ２を有するライン上にカーソルを
表示すべく、そのラインのアクセスを要求して要求回路
１００が信号ＲＥＱを送出すると、本図の場合直ちに同
期制御回路３９は信号ＡＣＫを返送するとともに、その
ラインアドレスの受容を行うべくセレクタ５０を切換え
る。これによってそのアドレスＥＸ２を有するラインが
アクセスされ、前述のように、新位置にカーソルデータ
が合成されてカーソル表示が行われる。　ＥＸ２からＥ
Ｘ３に移動する際の消去の態様も同様である。

なお、本図の場合ＥＸＩにあるカーソルの消去とＥＸへ
の表示のと間にラインアクセスによる部分書換え（Ｌｌ
の出力）が行われているが、同期制御回路３９１部分書
換要求回路１００の処理速度等によってＥＸ２への表示
とり、の出力とは前後することもある。

また、本例では説明の簡略のためにラインアクセスの期
間を３ライン分としており、カーソル高さ“１”とした
が、実際には第５図に示したようにカーソルが複数ライ
ンにわたる高さを有する場合があるので、これを考慮し
てラインアクセス期間を定めることもできる。

（他の実施例） 本発明は以上の実施例にのみ限られることなく、種々の
構成、制御方式を採用できるのは勿論である。

例えば、上側ではリフレッシュ期間とラインアクセス期
間とを交互に行い、カーソル移動表示はラインアクセス
期間内にのみ行われるようにし、かつカーソル移動表示
が通常のラインアクセスに優先して行われるようにした
。しかしカーソル表示はリフレッシュ期間においても、
あるいはその期間においてのみ行われるようにしてもよ
く、さらにカーソル表示の優先度は、適宜定めつるもの
である。また、リフレシュ期間とラインアクセス期間と
を交互に行う構成とセずに、いずれか一方のみが行われ
るものであってもよい。

また、例えばハードカーソル対応の部分書換要求回路１
００を第９図のように構成することもできる。

第９図において、１２１は差分レジスタであり、第１θ
図に示すように、カーソルの旧（現在）位置（ｘ、ｙ）
の副走査方向Ｖの値ｙ１と、新位置（ｘｔ、ｙｇｌの同
方向の値との差の絶対値１ｙ＋−ｙｄが設定される。１
２３は移動方向レジスタであり、ｙ＋＞ｙ＊のとき０″
、ｙ＋＜ｙ＊のとき“１″が設定される。

１２５は前述と同様のカーソルサイズレジスタであり、
カーソル高さＨおよび幅Ｗが設定される。

１２９は第１１図に示すような動作を実行する際に各レ
ジスタ内容の比較を行うとともに、ラインアドレスカウ
ンタ１３３にロード信号を出力する比較制御回路である
。１３１はカレントラインレジスタであり、カーソルの
現在位置が含まれるラインのアドレスが設定される。１
３３はラインアドレスカウンタであり、比較制御回路１
２９のロード信号に応じてカレントラインレジスタ１３
１の内容をロードされ、その値（ラインアドレス）から
歩進を行ったラインアドレス群を順次出力し、セレクタ
５０に出力する。１３７は要求制御回路であり、同期制
御回路３９との間で信号ＲＥＱ、　ＡＣＫの授受を行う
とともに、旧位置（ｙｌ）と新位置（ｙ２）との偏差お
よびカーソルサイズ（Ｈ）により定まる期間だけ、ライ
ンアドレスカウンタ１３３にイネーブル信号を出力して
上記歩進およびラインアドレス出力を実行させる。

第１１図は第９図示の構成の動作例を説明するためのフ
ローチャートである。

ＣＰＵＩＩからカーソル移動指示があり、差分レジスタ
１２１および移動方向レジスタ１２３（カーソルサイズ
に変更がある場合にはさらにサイズレジスタ１２５）へ
の設定があると（ステップＳｌ）　、差分ｙ＋−ｙ＊ｌ
が８未満、すなわちカーソルの高さ未満の移動であるか
否かが判断される（ステップＳ３）。

ここで否定判定であれば、カレントラインレジスタ１３
１の値（ここでは旧位置であるｙ＋）をラインアドレス
カウンタ１３３にロードしくステップＳ５）、信号ＲＥ
Ｑを送出する。次に、信号ＡＣＫが返送された時点で信
号ＲＥＱを消勢しくステップＳ９゜５ｌｌ）、ラインア
ドレスカウンタ１３３に所定の動作を行わせる。次に、
カーソル高さＨに対応したライン分のアドレス出力が終
了したか否かを検知し、終了していなければステップＳ
７に復帰してステップ３７〜Ｓ１３の手順を繰返す。こ
の過程で、前述と同様に、ｙ、からＨライン分のビデオ
メモリ４１内のデータが画像データ合成回路２００に出
力され、一方画像データ合成回路２００内ではカーソル
の新位置が保持されているのでカーソルデータの合成は
なされず、すなわちカーソルが旧位置から消去される。

次に、ステップＳ１５にて、旧位置（ｙ、）、差分の結
果（ｌｙ＋−ｙｇｌおよび移動方向によって定まる新位
置（ｙ２）をカレントラインレジスタ１３１に設定し、
ステップＳＩＴにて上記ステップ３５〜Ｓｌｌと同様の
処理なＨライン分行う（ステップ５１９）。これにより
、新位置にカーソルが表示されることになる。

一方、新旧両位置の偏差が８未満である場合には、まず
移動方向を判別する（ステップ５２１）。ここで画面下
方にカーソルを移動させる“＋”方向、すなわちｙｌ＜
ｙ、の場合には、上記ステップ８７〜Ｓｌｌと同様の処
理を行う（ステップ５２３）。

次にこの処理がＨ＋ｌｙ、−ｙｄライン分終了したか否
かを判定する。これは、Ｉ’＋−ｙａｌ＜Ｈの場合新旧
カーソルにラインの重複があり、同位置についてＨライ
ンずつのアクセス（２Ｈライン分のアクセス）を行わな
くても、２Ｈラインから重複ライン数を減じた数のライ
ン分のアクセスを行えば足りることに基づくものである
（ｚｕ−（ｎ−Ｉｙ＋−ｙｘｌ）”Ｈ”ｌｙ＋−ｙａｌ
）。これによってラインのアクセスが高効率に行われる
ことになり、かつその過程で旧位置のカーソルの消去お
よび新位置へのカーソル表示が確実に行われることにな
る。なお、そのライン分の終了後にはステップＳ１５と
同様の処理を行い、ｙ、をカレントラインレジスタ１３
１にセットする（ステップ５２７）。

ステップＳ２１でのｙｌ〉）’ｚの場合には、まずステ
ップＳ１５と同様の処理によってｙ８をカレントライン
レジスタ１３１にセットした後に（ステップ５３１）、
ステップＳ５〜ＳｌｌおよびＳ２７と同様の処理（ステ
ップＳ３３および５３５）を行えば、旧位置にあるカー
ソルの消去および新位置への表示が効率よく、確実に行
われる。

ところで、以上の説明ではハードカーソル機能に対応す
る例について本発明を説明したが、ビデオメモリ内デー
タに合成されるデータ（合成用データ）の例としてはカ
ーソルの他にも例えば動画ｗｉｎｄｏｗやメツセージの
スーパーインポーズ、何らかのフオームのオーバレイ等
があり、本発明はこれらにも有効に対応できることにな
る。

これらの場合、例えば第３図の部分書換要求回路につい
て説明すると、合成用データの移動が発生した場合のみ
合成用データの旧位置の要求アドスカウンタ１０９への
ロードおよび同期制御回路３９への部分書換え要求信号
ＲＥＱの送出を行う、そして、同期制御回路３９からア
クノリッジ信号Ａ（Ｊが供給されると、要求アドレスカ
ウンタ１０９にカウント許可を与え、要求アドレスカウ
ンタ１０９ではカーソルサイズレジスタ１０５と同様の
構成とできるサイズレジスタに設定されているサイズ（
ライン数）分、旧位置のラインアドレスを順次カウント
アツプしつつ、その値をセレクタ５０側に送出する。こ
れは、ＦＬＣが記憶性を有するものであるために、後述
のように合成用データ更新に先立って旧位置にある合成
用データを直ちに消去する、具体的にはその位置にある
ビデオメモリ４１内のデータのみを再表示するのに供さ
れるラインアドレス群となる。

その後、要求制御回路１０７は新位置を記憶している位
置レジスタの値をカウンタ１０９にロードさせるととも
に信号ＲＥＱを送信し、信号ＡＣＫの入力に応じてカウ
ンタ１０９に対して新位置に関し上記と同様の動作（動
作Ａと略記する）を行わせる。

このとき出力されるラインアドレス群は移動先に合成用
データを表示させるために供されるものとなる。なお、
移動がない場合にはこの動作Ａを画面全体のリフレッシ
ュレートより速い一定周期で繰返せばよい。

一方、画像データ合成回路に関しても前述と同様の構成
および制御態様を採ることができ、例えば第４図におけ
るカーソルＲＡＭ２１１を合成用データ表示用のフレー
ムバッファ等に変更すれば足りる。

また、これらの回路１００．２００を含む回路部３００
を複数種類の合成用データに関して構成してもよい。さ
らに、そのような回路部３００を目的別に設け、−もし
くは複数の回路部３００を適宜装着して表示制御回路と
しての能力切換えを行うようにすることもできる。

さらに、ＦＬＣＤの素子が記憶性を有することを活用し
て、複数種類のイベントに対応可能に合成回路を構成す
るとともに、イベントの切換えを行うことができるよう
にしてもよい。

さらに、ＣＰＨのアクセスによってＦＩＦＯに展開され
たアドレスに基づく部分書換え（通常の部分書換え）と
は別に、何らかのイベント（カーソル移動表示、動画ｗ
ｉｎｄｏｗやメツセージの挿入表示。

フオームのオーバレイ等）の発生時にそれらのイベント
に係るデータの表示位置に係るアドレスを発生すること
により部分書換えを行わしめるという本発明の思想から
すれば、上述のような画像データ合成回路２００の配設
の有無は任意所望である。

すなわち、画像データ合成回路によってイベントに係る
表示データを合成するものにあっても、あるいはＣＰＵ
がビデオメモリ４１上にイベントに係る表示データをア
クセスするものであっても、それらデータの表示指令お
よび表示アドレスを独立に発生することにより、通常の
部分書換えとは異らせて優先的ないしは強制的に迅速か
つ正確な表示を行うことができるからである。例えば、
操作者がキーボード等を用いて文字入力を行う場合には
、文字入力速度に限界があるために部分書換えを迅速に
行わな（でも実行期間もしくはＦＩＦＯ容量に制約のあ
る通常の部分書換え（上記したラインアクセス）を実行
すれば十分であり、部分書換えを行いつつ一定のリフレ
ッシュレートをも保てることになるが、上記イベントに
係るデータの表示に際してはそのような制約（例えばＦ
ＩＦＯを用いたサンプリングのみではＦＩＦＯ容量や実
行期間に応じた検出の限界がありうる）を離れることが
できる。

第１２図はそのような思想に基づく本発明の他の実施例
に係る表示制御装置の一例である６図示のように、本例
は第２図とほぼ同様の構成を採るが、画像データ合成回
路に係る構成は設けられていない、すなわち、インタフ
ェース本体３００に対して一体の、もしくは別体にして
装着可能の回路部４５０は部分書換要求回路１５０のみ
を有している。

第１３図はその部分書換要求回路１５０の構成例を示す
、ここで、１５１は先頭ラインレジスタ、１５３はライ
ン数レジスタ、１５７は第３図における部分１０７と同
様な要求制御回路、１５９は同じく部分１０９と同様な
要求アドレスカウンタである。

本例にあっては、ＣＰＵＩＩがビデオメモリ４１の変更
直後に先頭ラインレジスタ１５１にイベントに係るデー
タの先頭ラインをセットするとともに、ライン数レジス
タ１５３に同データのライン数をセットする。要求制御
回路１５７はこれに応じて先頭ラインレジスタの値を要
求アドレスカウンタ１５９にロードし、同期制御回路３
９に信号ＲＥＱを送出する。そして、信号Ａ（Ｊの入力
を保って要求アドレスカウンタ１５９にカウント動作を
開始させ、カウンタ１５９ではライン数レジスタ１５３
に設定されたライン数分のラインアドレス群を送出する
。

すなわち、このような構成によって、イベントに係るデ
ータを最優先にし、迅速にすべての当該データを表示す
ることも可能となるわけである。

第１４図は本発明のさらに他の実施例を示す。ここで、
５００はイベントに応じて部分書換え要求を行うための
回路部であり、インタフェース本体３００に対しての外
部回路を示す、　５１０Ａはシステムバス１２に結合し
、ＣＰＵＩＩがアクセスするアドレスを蓄えるアクセス
アドレスバッファ、５１０Ｂは作業（ワーク）用のメモ
リ、５２０はディジタル信号プロセッサ（ＤＳＰ）であ
る０本例では、アクセスされたアドレスを保持し、ＤＳ
Ｐ５２０により書換えの優先順位を判断して優先度の高
いライン類に適宜のＦＬＣＤインタフェースのラインア
ドレスに変換してこれをｅｘａｄｒとしてＦＬＣＤイン
タフェース本体３００に出力要求する。また、信号ＲＥ
Ｑ、　ＡＣＫの授受に関しては前述と同様である。

このように、本発明に係る部分書換要求回路をＦＬＣＤ
インタフェース本体３００に対し外部回路として用い、
単独でも使用可能なインタフェース本体３００の性能を
向上するためのツールとすることもできる。

（以下余白） ［発明の効果］ 以上の説明から明らかなように、本発明によればイベン
トにかかる部分書換えを、例えば当該表示装置のホスト
側ＣＰＵが部分書換えにかかる位置等を設定することに
より優先的に行うことが可能となる。

これにより、イベントに係る表示のように迅速な部分書
換えを実行しなければならない場合に、上記ホスト側Ｃ
ＰＵによる書換えラインアクセスの制約（例えばＦＩＦ
Ｏメモリ容量や実行時間に応じた検出の限界）を離れる
ことができ、この部分書換えを確実に実行することが可
能となる。

【図面の簡単な説明】

第１図は本発明の表示制御装置を組込んだ情報処理装置
全体の構成例を示すブロック図、第２図は本発明の一実
施例に係る表示制御装置のブロック図、 第３図は、その部分書換要求回路の構成例を示すブロッ
ク図、 第４図は画像データ合成回路の構成例を示すブロック図
、 第５図は合成されるデータの一例としてのカーソルを説
明するための説明図、 第６図は本例に係るＦＬＣＤ本体が出力する信号の説明
図、 第７図および第８図は本例装置の動作の２例を説明する
ためのタイミングチャート、 第９図は部分書換要求回路の他の構成例を示すブロック
図、 第１Ｏ図および第１１図はその動作の説明図および動作
例のフローチャート、 第１２図は本発明の他の実施例に係る表示制御装置のブ
ロック図、 第１３図はその部分書換要求回路の構成例を示すブロッ
ク図、 第１４図は本発明のさらに他の実施例に係る表示制御装
置のブロック図である。 １１・・・ｃｐｕ　。 １２・・・システムバス、 １３・・・メインメモリ、 １４・・・ＤＭＡコントローラ、 １５・・・ＬＡＮインタフェース、 １６・・・ＬＡＮ、 １７・・・Ｉ１０装置、 １８・・・ハードディスク装置、 １９・・・フロッピーディスク装置、 ２０・・・ディスクインタフェース、 ２１・・・プリンタ、 ２２・・・プリンタインタフェース、 ２３・・・キーボード、 ２４・・・マウス、 ２５・・・インタフェース、 ２６・・・ＦＬＣＤ　（ＦＬＣＤデイスプレィ）、２６
ａ・・・温度センサ、 ２７・・・ＦＬＣＤインタフェース、 ３１・・・アドレスバスドライバ、 ３２・・・コントロールバスドライバ、３３、４３．４
４・・・データバスドライバ、３４・・・サンプリング
カウンタ、 ３５・・・アドレスセレクタ、 ３６・・・ＦＩＦＯ（Ａ）メモリ、 ３７・・・ＦＩＦＯ（Ｂ）メモリ、 ３８・・・アドレスカウンタ、 ３９・・・同期制御回路、 ４０・・・メモリコントローラ、 ４１・・・ビデオメモリ、 ４２・・・ドライバレシーバ、 Ｓｔ、Ｓ２・・・スイッチ、 ５０・・・セレクタ、 １００．１５０・・・部分書換要求回路、１０１、１０
２．１０５．１２１．１２３．１２５．１３１・・・レ
ジスタ、１０７．１３７・・・要求制御回路、 １０９、１３３・・・アドレスカウンタ、２００・・・
画像データ合成回路、 ２０１．２０５・・・レジスタ、 ２０７・・・副走査比較回路、 ２０９・・・主走査カウンタ、 ２１１・・・カーソルＲＡＭ　。 ２１３・・・論理合成回路。 第 図 工 第 １０図 １ＯＡ 第 １４図

Claims (1)

1. 【特許請求の範囲】 １）表示の変更にかかる表示素子のみの表示状態を更新
   することが可能な表示装置の表示制御装置において、 前記表示素子の各々に対応して表示データを記憶する表
   示データ記憶手段と、 イベントにかかる表示素子情報の設定に応じて当該イベ
   ントにかかる表示素子のアドレスを出力するアドレス出
   力手段と、 該アドレス出力手段から出力されるアドレスに基づいて
   前記表示データ記憶手段から読出される表示データを前
   記表示装置に転送するデータ転送手段と、 を具えたことを特徴とする表示制御装置。 ２）表示の変更にかかる表示素子のみの表示状態を更新
   することが可能な表示装置の表示制御装置において、 前記表示素子の各々に対応して表示データを記憶する表
   示データ記憶手段と、 イベントにかかる表示素子情報が設定されたとき、当該
   イベントにかかる表示素子の表示状態更新を要求するイ
   ベント表示要求手段と、 該イベント表示要求手段による要求に応じ、当該要求に
   よる前記表示データ記憶手段に対するアクセスの優先順
   位に基づいて当該表示状態更新を許可するアクセス制御
   手段と、 該アクセス制御手段による許可に応じて当該イベントに
   かかる表示素子のアドレスを出力するアドレス出力手段
   と、 該アドレス出力手段から出力されるアドレスに基づいて
   前記表示データ記憶手段から読出される表示データを前
   記表示装置に転送するデータ転送手段と、 を具えたことを特徴とする表示制御装置。 ３）前記表示素子情報は、前記変更にかかる所定の表示
   素子のアドレスおよび前記変更にかかる表示素子の総数
   にかかる値であることを特徴とする請求項１または２に
   記載の表示制御装置。