JP3043376B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置に関し、詳しくは、例えば強
誘電性液晶を表示更新のための動作媒体として用い電界
の印加等によって更新された表示状態を保持可能な表示
素子を具えた表示装置のための表示制御装置に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚的表
現機能を果す情報表示手段として表示装置が用いられて
おり、このような表示装置としてはCRT表示装置が広く
知られている。

CRT表示装置における表示制御では、CRT側が有する表
示データバッファとしてのビデオメモリに対するシステ
ム側CPUの書込み動作と、CRT側が有する例えばCRTコン
トローラによるビデオメモリからの表示データの読出
し，表示の動作がそれぞれ独立して実行される。

上述したようなCRTの表示制御の場合、表示情報を変
更するなどのためのビデオメモリに対する表示データの
書き込みと、そのビデオメモリから表示データを読み出
して表示する動作が独立しているため、情報処理システ
ム側のプログラムでは表示タイミング等を一切考慮する
必要がなく、任意のタイミングで所望の表示データを書
き込むことができるという利点を有している。

ところが一方で、CRTは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなCRTを表示器として用いた情報処理
システムの使用にあたっての自由度、すなわち設置場
所，携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、LCDとい
う）を用いることができる。すなわち、LCDによれば、
表示装置全体の小型化（特に薄型化）を図ることができ
る。このようなLCDの中には、上述した強誘電性液晶
（以下、FLC:Ferroelectric Liquid Crystalという）の
液晶セルを用いた表示器（以下、FLCD:FLCディスプレイ
という）があり、その特長の１つは、その液晶セルが電
界の印加に対して表示状態の保存性を有することにあ
る。すなわち、FLCDは、その液晶セルが充分に薄いもの
であり、その中の細長いFLCの分子は、電界の印加方向
に応じて第１の安定状態または第２の安定状態に配向
し、電界を除いてもそれぞれの配向状態を維持する。こ
のようなFLC分子の双安定性により、FLCDは記憶性を有
する。このようなFLCおよびFLCDの詳細は、例えば特願
昭62−76357号に記載されている。

この結果、FLCDを駆動する場合には、CRTや他の液晶
表示器と異なり、表示画面の連続的なリフレッシュ駆動
の周期に時間的な余裕ができ、また、その連続的なリフ
レッシュ駆動とは別に、表示画面上の変更に当たる部分
のみの表示状態を更新する部分書き換え駆動が可能とな
る。

［発明が解決しようとする課題］ 従って、FLCDにおいて、適切かつ時機を得た部分書換
え駆動を行うことができればFLCDの利点をより一層増す
ことになる。

また、情報処理システムの表示装置としてこのような
FLCDをCRTと互換性を有して用いることができれば、シ
ステムの柔軟性が増しその価値を高めることができる。

以上の観点から、所定の部分書換えを他の表示情報の
部分書換えに優先させて行う表示制御態様を考えること
ができる。これによる表示例としてカーソル移動の表示
があり、この表示はオペレータによるマウス等の操作に
応じて（感覚上）リアルタイムにその表示状態を変化さ
せる必要があるものである。

このような表示をイベントと定義すれば、複数のイベ
ント間の優先順位に応じて当該イベントのための部分書
換えを行う構成が、例えば本出願人による特開平２−93
491号に開示されている。しかしながら、この構成の表
示制御ではイベントにかかる部分書換えの際に情報処理
システム側はこの処理であることを識別するための情報
を表示装置側に与える。このため、このような表示装置
を用いた情報処理システムの制御プログラムは、前述の
CRTを表示装置として用いた情報処理システムの制御プ
ログラムとは大幅に異なったものとなる。その結果、FL
CDとCRTとの互換性を有した情報処理システムの構成が
困難になる。

一方、CRTとの互換性を有しながら情報処理システム
の表示装置にFLCDを用いる場合、その構成上本質的な問
題を生じる。すなわち、システム側のCPUは専ら表示更
新にかかる表示データおよびそのアドレスを表示装置側
へ転送して来るのみである。従って、上述のイベントに
かかる部分書換えを他の部分書換えとをいかに判別する
かという問題、およびこの判別の結果、イベントにかか
る部分書換えをいかにして優先的に行うかという問題を
生じる。

本発明は上述の問題点に鑑みてなされたものであり、
特定のイベントを容易かつ確実にとらえ、これを他の部
分書換え表示に優先して表示することが可能であり、ま
た、情報処理システム側のソフトウェアを大幅に変更せ
ずにCRTとの互換性を有したFLCDの表示制御装置を提供
することを目的とする。

［課題を解決するための手段］ そのために本発明では、表示の変更にかかる表示素子
の表示状態を更新することが可能な表示装置の表示制御
装置において、前記変更にかかる表示素子のアドレスを
記憶するアドレス記憶手段と、前記表示素子の各々に対
応して表示データを記憶する表示データ記憶手段と、前
記アドレス記憶手段から出力されるアドレスに基づいて
前記表示データ記憶手段から読出される表示データを前
記表示装置に転送するデータ転送手段と、前記表示装置
の表示に際して当該表示制御装置に転送されるアドレス
の中から所定のイベントアドレスを検出するイベント検
出手段と、該イベント検出手段が前記イベントアドレス
を検出したとき、当該検出時点に基づいた所定期間内に
前記アドレス記憶手段に記憶されたアドレスを、当該検
出時点以前に前記アドレス記憶手段に記憶されたアドレ
スより先に出力させるアドレスメモリ制御手段と、を具
えたことを特徴とする。

［作 用］ 以上の構成によれば、所定のイベント表示の際に、当
該表示装置のホスト側のCPUが例えばVRAM内のワーク領
域にある上記イベントにかかるフォントデータのアドレ
スをアクセスするとこれが検出され、当該検出後にアド
レス記憶手段に記憶されたアドレスは優先的に出力され
てこのアドレスに基づいた表示がなされる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例にかかる表示制御装置を
具えたFLC表示装置を各種文字，画像情報などの表示装
置として用いた情報処理システムのブロック図である。

図において、11は情報処理システム全体の制御を実行
するCPU、13はCPU11が実行するプログラムを記憶した
り、この実行の際のワーク領域として用いられるライン
メモリ、14は、CPU11を介さずにメインメモリ13と本シ
ステムを構成する各種機器との間でデータの転送を行う
DMAコントローラ（Direct Memory Access Controller,
以下DMACという）である。15はイーサネット（XEROX社
による）などのLAN（ローカルエリアネットワーク）16
と本システムとの間のLANインタフェース、17はROM,SRA
M,RS232C方式インタフェースなどを有した入出力装置
（以下、I/Oという）である。I/O17には、各種外部機器
を接続可能である。18および19は外部記憶装置としての
それぞれハードディスク装置およびフロッピーディスク
装置、20はハードディスク装置18やフロッピーディスク
装置19と本システムとの間で信号接続を行うためのディ
スクインタフェースである。21は比較的高解像度の記録
を行うことが可能なインクジェットプリンタ，レーザー
ビームプリンタ等によって構成することができるプリン
タ、22はプリンタと本システムとの間で信号接続を行う
ためのプリンタインタフェースである。23は各種文字等
のキャラクタ情報，制御情報などを入力するためのキー
ボード、24はポインティングデバイスとしてのマウス、
25はキーボード23およびマウス24と本システムとの間で
信号接続を行うためのキーインタフェースである。26
は、本発明の一実施例にかかる表示制御装置としてのFL
CDインタフェース27によって、その表示が制御されるFL
C表示装置（以下、FLCDともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
12は上記各機器間を信号接続するためのデータバス，コ
ントロールバス，アドレスバスからなるシステムバスで
ある。

以上説明した各種機器などを接続してなる情報処理シ
ステムでは、一般にシステムのユーザーは、FLCD26の表
示画面に表示される各種情報に対応しながら操作を行
う。すなわち、LAN16,I/O 17に接続される外部機器，ハ
ードディスク18,フロッピーディスク19,キーボード23,
マウス24から供給される文字，画像情報など、また、メ
インメモリ13に格納されユーザーのシステム操作にかか
る操作情報などがFLCD26の表示画面に表示され、ユーザ
ーはこの表示を見ながら情報の編集，システムに対する
指示操作を行う。ここで、上記各種機器等は、それぞれ
FLCD26に対して表示情報供給手段を構成する。

第２図はFLCDインタフェース27の詳細を示すブロック
図である。

図において、31はアドレスバスドライバ、32はコント
ロールバスドライバ、33,43,44,45はデータバスドライ
バであり、それぞれはシステムバス12の各バスと接続し
ている。CPU11が表示内容書換え等のためシステム側の
ビデオRAM（以下、VRAMともいう）をアクセスする際の
絶対アドレスデータは、アドレスバスドライバ31を介し
て第４図にて後述されるアクセスモニタ回路50に与えら
れる。アクセスモニタ回路50に入力した絶対アドレス
は、表示のラインアドレスに変換され、アクセスモニタ
回路50からのライト信号および第１のスイッチS1の切り
換えに応じてFIFO（Ａ）メモリ36またはFIFO（Ｂ）メモ
リ37に選択的に与えられてこれに格納される。FIFO
（Ａ）36およびFIFO（Ｂ）37は、書き込んだ順番にデー
タが読み出されるFIFO（First In First Out）メモリで
あり、これらのFIFO（Ａ）36およびFIFO（Ｂ）37に書き
込まれたラインアドレスデータは、第２のスイッチS2の
切り換えに応じて選択的に読み出される。アクセスモニ
タ回路50は、所定期間にCPU11がメモリ41をアクセスす
るアドレスデータを判別して異なるアドレスをアクセス
された場合そのデータをサンプリングカウンタ34に出力
し、カウンタ34ではこれを計数する。この計数値は、同
期制御回路39に与えられ、後述の部分書き換えとリフレ
ッシュ駆動の割合などを定めるために用いられることが
可能である。

また、絶対アドレスはCPU11がビデオメモリ41をアク
セスするためにアドレスセレクタ35にも入力される。

これらのFIFO（Ａ）36またはFIFO（Ｂ）37から読み出
されたアドレスデータと、これと同様にビデオメモリ41
をアクセスするためのアドレスデータであって後述する
アドレスカウンタ38からのアドレスデータは、第３のス
イッチS3の切り換えに応じて選択的にアドレスセレクタ
35の一方の入力部に与えられる。アドレスカウンタ38
は、ビデオメモリ41のラインアドレスを“1"ずつ歩進
し、表示画面全体をリフレッシュ駆動するためのアドレ
スデータを発生するものであり、そのアドレスデータの
発生タイミングは同期制御回路39によって制御される。
この同期制御回路39は、前記スイッチS1,S2およびS3の
切り換え制御信号や後述するメモリコントローラ40への
データトランスファ要求信号をも発生する。同期制御回
路39による上記信号発生のタイミングやスイッチS1,S2
およびS3の切換えタイミングの制御は表示画面の１ライ
ン分の表示駆動を行うごとにFLCD26側が発生する水平同
期信号（HSYNC）に応じてなされる。

CPU11からのコントロール信号は、コントロールバス
ドライバ32を介してメモリコントローラ40に与えられ、
メモリコントローラ40は、このコントロール信号に応じ
てアドレスセレクタ35および後述するビデオメモリ41を
制御する。メモリコントローラ40は、CPU11からビデオ
メモリ41のデータ書換え等の際に出力されるメモリアク
セス要求信号と同期制御回路39からビデオメモリ41のデ
ータを表示する際に出力されるデータトランスファ要求
信号とのアービトレーションを行い、これに応じてアク
セスセレクタ35の出力を切換え、アドレスセレクタ35の
入力部に与えられる２つのアドレスデータの一方を選択
してビデオメモリ41に与える。

ビデオメモリ41は表示データを記憶するものであり、
デュアルポートのDRAM（ダイナミックRAM）で構成され
ていて、データバスドライバ33を介して表示データの書
き込みと読み出しを行う。ビデオメモリ41に書き込まれ
た表示データは、ドライバレシーバ42を介して前記FLCD
26に読み出されて表示される。また、ドライバレシーバ
42は、FLCD26からの同期信号を前記同期制御回路39に与
える。

また、データバスドライバ43を介して、後述される部
分書き換えとリフレッシュ駆動との割合などを設定する
ためのデータが同期制御回路39に与えられる。

FLCD26のFLCパネルにはその温度を検出するための温
度センサ26aが設けられており、温度センサ26aの出力信
号は、データバスドライバ44を介してCPU11に転送され
る。

以上の構成において、CPU11が表示の変更を行う場
合、所望するデータの書き換えに対応するビデオメモリ
41のアドレス信号がメモリコントローラ40に与えられ、
ここでCPU11のメモリアクセス要求信号と同期制御回路3
9からのデータトランスファ要求信号とのアービトレー
ションが行われる。そして、CPUアクセス側が権利を得
ると、メモリコントローラ40はアドレスセレクタ35に対
し、ビデオメモリ41へ与えられるアドレスとしてアドレ
スドライバ31からのアドレス、すなわち、現在CPU11が
アクセスしているアドレスを選択するよう切換えを行
う。これと同時にメモリコントローラ40からビデオメモ
リ41への制御信号が発生され、データバスドライバ33を
介してデータの読み書き、すなわちビデオメモリ41のデ
ータ書換えが行われる。このとき、CPU11によってアク
セスされるアドレスデータはアクセスモニタ回路50とス
イッチS1を介してFIFO（Ａ）36またはFIFO（Ｂ）37に記
憶され、後述する表示データの転送の際利用される。こ
のようにCPU11から見た表示データのアクセス方法は前
述のCRTの場合と変わらない。

一方、ビデオメモリ41からデータを読出しこのデータ
をFLCD26へ転送して表示する場合、同期制御回路39から
メモリコントローラ40へデータトランスファ要求が発生
され、ビデオメモリ41に対するアドレスとして、スイッ
チS3の切換えに応じアドレスカウンタ38またはFIFO側の
アドレスが、アドレス変換回路を介した後アドレスセレ
クタ35において選択されるとともに、メモリコントロー
ラ40よりデータトランスファ用の制御信号が生成される
ことで、ビデオメモリ41のメモリセルからシフトレジス
タへ該当アドレスラインのデータが転送され、シリアル
ポートの制御信号によりドライバ42へ出力される。

同期制御回路39では、前述したようにFLCD26からの水
平同期信号HSYNCに基づいて本発明の一実施例に関し画
面を全面リフレッシュして行くサイクル、およびCPU11
によりアクセスされたラインの書換えを行う部分書換え
サイクルを生じさせるタイミングを生成する。ここで、
全面リフレッシュのサイクルとは表示画面を構成するラ
インを１ラインづつ順次表示駆動するサイクルをいい、
これは、後述されるようにアドレスカウンタ38で順次イ
ンクリメントされるアドレスに応じてアクセスするライ
ンが定まる。また、アクセスラインの部分書換えサイク
ルとはそのサイクルの直前の所定時間内にCPU11からア
クセスされたラインを書き換えるものである。

このように、本例においては、基本的にはFLCディス
プレイ26の画面全面をリフレッシュして行く動作と、表
示内容の変更を行うべくCPU11によりアクセスされた部
分的なラインの書換えを行う動作とを時分割に交互に行
うが、さらにそれら動作の繰返し周期と１周期内におけ
るそれら動作の時間的比率とを設定することもできる。

第３図を参照してリフレッシュの動作とライン書換え
の動作とを時分割に交互に行う本例の基本的動作につい
て説明する。ここでは、リフレッシュのサイクルを４ラ
インを単位として、アクセスラインの書換えサイクルを
３ラインを単位として行う場合の例を示す。

第３図において、REE/▲▼は全面リフレッシュ
のサイクルとアクセスラインの書換えサイクルとを交互
に生じさせるタイミングであり、“1"のときが全面リフ
レッシュのサイクルで、“0"のときがアクセスラインの
書換えサイクルであることを示す。また、T_aは全面リフ
レッシュのサイクルの時間、T_bはアクセスラインの書換
えサイクルの時間を表わす。この例においては、T_a:T_b
＝4:3としているが、要求されるリフレッシュレート等
によって最適な値を選ぶことができる。すなわち、T_aの
割合を大きくすればリフレッシュレートを上げることが
でき、T_bの割合を大きくすれば部分的な変更の応答性を
良くすることができる。

FIFO（Ａ）36およびFIFO（Ｂ）37の状態を説明する
に、スイッチS1がFIFO（Ａ）36側に接続されると（スイ
ッチS1の状態A/＝“1"）、CPU11がアクセスするライ
ンのアドレスはFIFO（Ａ）36にサンプリングされて記憶
される。一方スイッチS1がFIFO（Ｂ）37側に接続される
と（A/＝“0"）、CPU11がアクセスするラインアドレ
スはFIFO（Ｂ）37に記憶される。また、スイッチS2がFI
FO（Ａ）36側に接続されると（スイッチS2の状態A/＝
“1"）、FIFO（Ａ）36に記憶されたアドレスが出力さ
れ、スイッチS2がFIFO（Ｂ）37側に接続されると（A/
＝“0"）、FIFO（Ｂ）37に記憶されたアドレスが出力さ
れる。

画面全体の１回のリフレッシュが完了し、FLCD26が垂
直同期信号VSYNCを出力したり、あるいはアドレスカウ
ンタ38にキャリーが生じるとアドレスカウンタ38がクリ
アされ、次の全面リフレッシュのサイクルで出力される
ラインは第０ラインに戻る。アドレスカウンタ38は、前
述したように同期制御回路39が水平同期信号HSYNCをカ
ウントする毎に発生する同期信号に応じて“1",“2",
“3"と順次カウントアップしていくが、同期制御回路39
が発生するこの同期信号は、データバスドライバ43を介
して同期制御回路39に入力するパラメータM,Nに応じて
出力される。すなわち、パラメータM,Nは一定期間にお
けるリフレッシュサイクルと部分書換えサイクルの比を
定めるものであり、このパラメータによって定められる
リフレッシュサイクルのライン数だけ同期信号を出力
し、部分書換え時には出力しない。一方、CPU11よりラ
インL1,L2,L3のアドレスがアクセスされると、このと
き、スイッチS1がFIFO（Ａ）36に接続されていれば、L
1,L2,L3のアドレスがここに記憶され、その後スイッチS
2がFIFO（Ａ）36に接続された時点でL1,L2,L3のアドレ
スがここから出力され、出力ラインとしてL1,L2,L3が選
ばれる。ここで、スイッチS3の切換え信号は同期制御回
路39からのREE/▲▼として与えられ、REE/▲
▼が“1"であるラインアクセスのサイクルでは出力ラ
インアドレスとしてFIFO（Ａ）,FIFO（Ｂ）側からの出
力に切換えられる。REE/▲▼が“1"となると、ス
イッチS3がアドレスカウンタ38側に切換えられるととも
に、同期制御回路39が水平同期信号HSYNCに同期して出
力する同期信号に応じてアドレスカウンタ38は順次カウ
ントアップを開始し、リフレッシュ動作を前サイクルの
続きのラインから行う。第３図においては、例えば、L3
のライン出力後に前サイクルの続きである“4",“5",
“6",“7"のラインが出力されている。以下同様にし
て、上述の動作を繰返すが、FIFOを２つ用意したのは、
一方でメモリアクセスされたアドレスをサンプリング
し、同時に他方でサンプリングしたアドレスを出力する
ことを矛盾無く、かつ効率よく実行するためである。す
なわち、アドレスのサンプリング期間は他方のFIFOのア
クセスラインの出力開始からリフレッシュサイクルの終
了までであり、リフレッシュサイクルの終了後、直前の
サンプリング期間でサンプリングしたアドレスを出力す
るアクセスラインの書換えサイクルに入ると同時に、他
方のFIFOのアドレスサンプリング期間が開始されること
になる。

以上のように、本例の基本的動作ではリフレッシュサ
イクルとライン書換えのサイクルとを交互に繰返し、第
３図ではその繰返し周期を７ラインを１単位としてT_a:T
_b＝4:3として説明したが、本例ではさらに温度等の環境
条件や表示するデータの種類、あるいはさらにFLCDの表
示デバイス素材の違い等に応じて要求されるリフレッシ
ュレート等によってT_aとT_bとの比率を変更することがで
きる。

ところで、上述した部分書換えは表示画面上の変更に
当たる部分のみの表示状態を更新することを可能とする
ものであるが、この部分的な表示状態の更新の中でも、
カーソル移動のように優先的に行われるのが望ましいも
のがある。これは、カーソルの移動が、オペレータが操
作するマウス等の移動に応じてリアルタイムに表示され
る必要があるためであり、これに対して、例えばキーボ
ードからの入力文字の表示等は必ずしもキー操作とリア
ルタイムである必要はない。

このため、本発明の一実施例では、第２図に示される
アクセスモニタ回路50を用いこのような所定の部分書換
えを優先的に行う。以下、カーソル移動の表示を例にと
り、第４図〜第９図を参照しながら優先的部分書換えに
ついて説明する。

第４図は第２図に示されるアクセスモニタ回路50の詳
細を示すブロック図、第５図は第３図に示されたFIFO
（Ａ）に関する詳細なタイミングチャート、第６図はカ
ーソル移動時のCPU11による処理手順を示すフローチャ
ート、第７図（Ａ）は例えば第１図に示されるメインメ
モリ13に展開されるVRAMの模式図、第７図（Ｂ）はこの
VRAMのアドレスの対応づけを示す模式図、第８図（Ａ）
および（Ｂ）は、それぞれカーソルマスクデータおよび
カーソルフォントデータを示す模式図、第９図はカーソ
ルの表示例を示す模式図である。

第４図において、501は比較回路であり、アドレスド
ライバ31を介して入力されるCPU11のアクセスアドレス
と第１レジスタ46Aに格納されるイベントトリガアドレ
スとが一致したときに一致信号を出力する。このイベン
トトリガアドレスは、CPU11がカーソル移動の際に必ず
アクセスする所定のアドレスを意味する。

502はアドレス変換回路であり、CPU11がアクセスする
絶対アドレスをラインアドレスへ変換する。すなわち、
アドレスバスドライバ31を介して、このアクセスモニタ
回路50に入力されるアドレスは、第７図（Ｂ）に示され
るようなシステム側のVRAMにおける絶対アドレスであ
り、これをFLCD26へ転送するための表示ラインアドレス
に変換する。なお、第２図に示されるアドレス変換回路
47はここで変換された表示ラインアドレスをビデオメモ
リ41をアクセスするアドレスに戻す目的で設けられてい
る。

503は比較回路であり、CPU11のアクセスアドレスが第
７図（Ａ）または（Ｂ）に示される表示領域のものであ
るかワーク領域のものであるかを判別し、アクセスアド
レスが表示領域のものであるときにその旨の出力を行
う。

ここで、第７図（Ｂ）に示されるように、システム側
のVRAMは、そのアドレスが例えば絶対アドレス０〜159
で構成されており、そのうちの図の水平方向に７アドレ
ス分、垂直方向に11ライン分が、FLCDインタフェース27
のビデオメモリ41に対応した表示領域とする。すなわ
ち、この表示領域内のデータがFLCDにおいて表示される
ことになる。一方、VRAM内の表示領域以外の部分とし
て、アドレスが７〜9,17〜19,…,107〜109である右部分
と、アドレス110〜159に相当する下部分とがある。これ
らのうち、通常下部分が表示制御にかかるワーク領域と
して用いられる。

以上から明らかなように、CPU11が表示制御に際して
システム側のVRAMをアクセスするとき、表示領域のみな
らずワーク領域もアクセスする。この結果、アクセスモ
ニタ回路50に入力するCPUのアクセスアドレスはワーク
領域のアドレスも含まれることになる。このため、比較
回路503において入力するアドレスを判別し、このアド
レスがVRAMの表示領域のものである場合のみ、後述され
るように、FIFO（Ａ）36またはFIFO（Ｂ）37に書込まれ
るようにする。比較回路503の構成としては、例えば、
第７図（Ｂ）に示されるVRAMのアドレスの上位２桁が、
10以下か否かの比較回路とすればよい。この場合、比較
回路503に入力するアドレスの上位２桁が10以下のと
き、表示領域のアドレスである旨を出力する。

再び第４図において、505はラッチ比較回路であり、
比較回路503からの表示領域のアドレスデータである旨
の出力を受けて、アドレス変換回路502からのそのアド
レスデータを取込み、その前に取込まれラッチされてい
るアドレスデータと比較する。この比較が不一致の場
合、この新たに取込まれたアドレスデータをラッチする
とともに、FIFOメモリ36（37）へ出力する。これと同時
に異なるラインへアクセスである旨の出力を行う。これ
により、ビデオメモリ41において重複するラインへ続け
てアクセスすることが防止される。なお、上述の異ライ
ンへのアクセスである旨の出力はサンプリングカウンタ
34にも転送され、サンプリングカウンタ34はこの出力を
計数する。

504はFIFO制御回路であり、比較回路501からの一致信
号に応じてリセット信号を出力しFIFOメモリ36（37）の
ラインポインタをFIFOメモリの先頭へセットする。これ
により、これ以降にFIFOメモリに入力するアドレスデー
タが先頭から記憶され、出力時、最初に出力されること
になる。FIFO制御回路504は、また、比較回路503からの
表示領域である旨の出力とラッチ比較回路505からの異
ラインへのアクセスである旨の出力とのアンドに応じて
FIFOメモリ36（37）へライト信号を出力しこのメモリ
に、ラッチ比較回路505を介して入力するアドレスデー
タの書込みを許可する。

以上示したアクセスモニタ回路50の動作を第５図に示
されるFIFO（Ａ）のタイミングチャートを参照して説明
する。カーソル表示移動というインベントが発生する
と、具体的には、CPU11が第７図（Ａ）に示されるワー
ク領域に格納されるカーソルフォントデータのＡの位置
のアドレスをアクセスすると、第１レジスタ46Aにはこ
のアドレスが格納されているため比較回路501は一致信
号を出力する。これにより、CPU11が位置Ａへのアクセ
スの後にVRAMの表示領域のアドレスをアクセスすると、
そのアドレスがFIFO（Ａ）36にサンプリングされ（書込
まれ）、次の出力タイミングでこれらアドレスが最初に
出力される。

一方、このときのCPU11によるカーソル移動の際の処
理手順を、主に第６図および第７図（Ａ）を参照して説
明する。

カーソル移動処理が起動されると、ステップS61で、V
RAMのワーク領域の画像保存領域に退避させておいたカ
ーソルの旧位置の画像を表示領域の指定される位置に書
込み（第７図（Ａ）の、以下同様）、ステップS62で
カーソルの新位置にある画像を画像保存領域へ退避する
（図中）。次に、ステップS63で、この退避した画像
とワーク領域の所定位置に格納され第８図（Ａ）に示さ
れるようなカーソルマスクデータとのアンドをとり、こ
れをワーク領域の所定の位置に書込む（図中）。この
画像は第８図（Ａ）に示されるカーソルマスクデータの
“1"に相当する部分が背景色と同じで“0"に相当する部
分が白となる。次に、ステップS64で、ステップS63で合
成した画像とワーク領域の所定領域に格納され第８図
（Ｂ）に示されるようなカーソルフォントデータとのオ
アをとりワーク領域の所定の位置に書込み（図中）、
ステップS65で、ステップS63で求められた画像を表示領
域の新位置に書込む（図中）。この書込れる画像は、
第９図に示されるように背景から白抜きされたカーソル
の中に黒のカーソルが表示されたものとなる。これは、
第８図（Ａ）および（Ｂ）に示されるように、カーソル
マスクデータのサイズをカーソルフォントデータのサイ
ズより大きくしてあることによる。

以上説明したCPU11によるカーソル移動処理におい
て、ステップS64でカーソルフォントデータを合成する
際に、CPU11は第７図（Ａ）に示されるカーソルフォン
トデータの位置Ａをアクセスする。このアドレスがイベ
ントトリガアドレスとして第４図に示される第１レジス
タに格納されているため、CPU11が位置Ａをアクセスし
たとき比較回路501が一致信号を出力し、第４図等で前
述したようにFIFOメモリ36（37）のリセットが行われ
る。その後、ステップS65でCPU11がカーソルの合成画像
を書込むため表示領域をアクセスすると、これら書込み
の際のアドレスがFIFOメモリ36（37）に格納されること
になる。

ところで、第１図に示されるシステムにおいて、例え
ば、所定のアプリケーションプログラムを実行する場
合、このプログラムがディスク等の外部記憶装置に記憶
されているときはこのプログラムをシステムのメモリに
移さなければならない。このためメモリにおけるデータ
と物理アドレス（前述の説明にいう絶対アドレス）との
対応付けに変化を生ずる。このような場合、前述のイベ
ントトリガアドレスとして用いられるカーソルフォント
データの絶対アドレスも変化するから、これを第１レジ
スタ46Aにセットし直さなければならない。

第10図は、この際の処理を示すフローチャートであ
る。すなわち、何らかのアプリケーションプログラムが
起動されると、ステップS101でこのプログラムの動作を
行う。このとき、常にステップS103この動作におけるバ
スエラーをチェックする。ステップS103で、例えば起動
したプログラムがシステム側のメモリに無い場合にはバ
スエラーを生じ、次に、ステップS104で、このバスエラ
ーがメモリにプログラムが無いことによって生じたのか
否かが判断され、否定判断の場合はシステムに異常があ
ったとしてステップS110のバスエラー処理ルーチンへ進
む。アプリケーションプログラムがメモリ上に無いと判
断された場合は、ステップS105でディスク等の外部記憶
装置にあるこのアプリケーションプログラケムを移送す
るのにシステム側メモリの空き領域が充分か否かを判断
する。ここで充分でないと判断された場合はステップS1
06で優先度の低いプログラムをディスクへ移送してか
ら、また、空き領域が充分である場合には直接ステップ
S107へ進み、ここでアプリケーションプログラムをディ
スクからシステム側メモリへ移送する。次に、ステップ
S108でメモリにおけるマッピングを行なう。これによ
り、システム全体のメモリにおける仮想アドレスとメモ
リ上の物理アドレスの対応づけが定まる。これに基づ
き、ステップS109で、カーソルフォントデータの位置Ａ
の新たな絶対アドレスをレジス46Aにセットする。

上述した実施例では、部分書換えを行うラインのアド
レスデータをFIFOメモリに記憶するようにしたが、この
構成においては、CPUが所定のイベントトリガアドレス
をアクセスした時点でFIFOメモリに格納されているアド
レスデータは出力されないことになる。これに対してア
ドレスデータ記憶媒体として例えばSRAMを用いることに
より、優先的な部分書換えのアドレスを出力した後に、
先に格納されていたアドレスデータを出力しこの部分の
書換えを行うようにすることもできる。

第11図は、このような場合のFLCDインタフェースの構
成を示すブロック図である。第11図において、145およ
び146はそれぞれSRAM（Ａ）およびSRAM（Ｂ）、147はSR
AM145,146における書込み，読み出しのアドレスを制御
するアドレスコントローラである。60は、第２図に示さ
れるアクセスモニタ回路50とほぼ同様の構成を有するア
クセスモニタ回路、148はSRAM制御回路であり、後述さ
れるように、アクセスモニタ回路60からの制御信号、お
よび同期制御回路39からのスイッチS₃にかかる信号に応
じてアドレスコントローラ147によるアドレスデータ出
力のタイミング、すなわちSRAM145,146におけるデータ
書込み，読出しのタイミングを制御する。

第12図はアクセスモニタ回路60およびアドレスコント
ローラ147の詳細な構成を示すブロック図である。アク
セスモニタ回路60は比較回路601,アドレス変換回路602,
比較回路603およびラッチ比較回路605を有し、これら各
回路は第４図に示される各回路と同様の動作を行う。SR
AM制御回路148は比較回路601からの一致信号に応じてイ
ベント発生信号を出力し、また、比較回路603からの表
示領域のアドレスである旨の出力およびラッチ比較回路
605からの異ラインへのアクセスである旨の出力がある
ときに書込み信号を出力し、同期制御回路39からの信号
S₃に同期して読出し信号を出力する。また、SRAM145,14
6へのサンプリングの期間を管理するサンプリング期間
信号を出力する。

アドレスコントローラ147において、1471はアドレス
制御回路であり、上記SRAM制御回路148からの制御信号
を受けて、SRAMアドレスカウンタ1474およびレジスタ14
72を制御する。SRAMアドレスカウンタ147は、SRAM145
（146）にアドレスデータを書込む毎に、また、SRAM145
（146）からアドレスデータを読出す毎にカウントアッ
プするカウンタであり、このカウントアップはアドレス
制御回路1471からのイネーブル信号で行う。レジスタ14
72は、イベント発生時およびSRAM145（146）へのサンプ
リング（アドレスデータ書込み）終了時それぞれのカウ
ンタ1474のカウント値を格納する。1473は比較回路であ
り、レジスタ1472に格納されるサンプリング終了時のカ
ウント値とカウンタ1474の内容とが一致したときその旨
の出力をアドレス制御回路1471へ出力する。

以上説明したアドレスコントローラ147における動作
を第13図を参照して説明する。

SRAM145（146）への書込み（サンプリング）時には、
その開始時にアドレス制御回路1471はクリア信号を出力
してアドレスカウンタ1474のアドレス（カウント値）を
“0"とする（第13図中）。その後、SRAM制御回路148
からの書込み信号毎にアドレス制御回路1471はイネーブ
ル信号を出力しアドレスカウンタ1474のカウント値を順
次カウントアップし、イベント発生信号が出力される
と、これに応じてレジスタ1472にこのときのアドレスカ
ウンタ1474のカウント値を格納する（図中）。その
後、同様に上記書込み信号に応じてイネーブル信号を出
力して、アドレスカウンタ1474のカウント値をカウント
アップする。上記イベント発生信号が出力した後に、SR
AM145（146）においてアドレスカウンタ1474のカウント
値によって示されるアドレスに格納されるアドレスデー
タは、上述の実施例に示したように、例えばカーソルの
移動を表示するデータとなる。以上のような動作を繰り
返し、サンプリング期間が終了すると、アドレス制御回
路1471はレジスタ1472にそのときのアドレスカウンタ14
74のカウント値を格納するとともに、レジスタ1472に格
納されるイベント発生時のカウント値をアドレスカウン
タ1474のカウント値とする（図中）。

上記サンプリング期間に続く、読出し時には、アドレ
ス制御回路1471はSRAM制御回路148からの読出し信号毎
にイネーブル信号を出力しアドレスカウンタ1474のカウ
ント値をカウントアップする。以上説明したように、読
出しが、イベントが発生した時点のアドレスから開始さ
れるため（図中）、カーソル移動等の部分書換え表示
が優先的に行われることになる。その後、同様に読出し
信号毎にイネーブル信号を出力してカウント値をカウン
トアップして行き、このカウント値がレジスタ1472に格
納されるサンプリング終了時のカウント値と一致すると
（図中）、アドレス制御回路1471はクリア信号を出力
しアドレスカウンタ1474のカウント値を“0"とし、SRAM
145（146）に先に格納されたアドレスデータを読出すよ
うにする（図中）。

上述の各実施例では、優先的に部分書換えを行う表
示、すなわちイベントとしてカーソル移動の例を示した
が、イベントの例としてはこれに限られないことはいう
までもない。以下、第１図に示されるシステムにおい
て、ユーザーがFLCD26の表示を見ながらキーボード23お
よびマウス24を操作して行う一連の処理を例にとり、第
14図（Ａ）〜（Ｉ）に示すFLCD26の表示例を参照しなが
らイベントのいくつかを示す。なお、イベントにかかる
表示の説明には後に「（イベント）」を記述する。

第14図（Ａ） 初期画面であり、パワーオンの後、何もしていない状
態を示す。

第14図（Ｂ） キャビネットのアイコンをマウスでダブルクリックす
る（図中、１）。

これにより、キャビネットのウインドウがオープンし
（イベント）、ディスク領域を示すウインドウがクロー
ズする（イベント）。

第14図（Ｃ） キャビネット内のバインダの１つをマウスでクリック
する（図中、２）。

これにより、クリックされたバインダが黒白反転する
（イベント）。

第14図（Ｄ） ある文書ファイルをオープンする（図中、３）。

第14図（Ｅ） 範囲指定を指示して、マウスまたは矢印キーで縦のカ
ーソル移動する。これにより、範囲指定された文章の部
分が黒白反転する（図中、４）（イベント）。

第14図（Ｆ） 第14図（Ｅ）に示される画面で左下の方にある「見出
しフォーム」と書いてある所（同図中、５）をマウスで
クリックするかまたは対応するファンクションキーF1を
押す。これにより、画面下の方のメニュー画面が変わる
（図中、６）（イベント）。

第14図（Ｇ） 他の文書ファイルをオープンした状態を示す。

第14図（Ｈ） 第14図（Ｇ）に示される文書ウインドウの上の方にあ
る印刷の部分をマウスでクリックする（同図中、７）。
これにより、印刷用のサブウインドウが表示される（イ
ベント）。

第14図（Ｉ） 印刷をマウスで指示して、エラーが発生し、これによ
り、エラーメッセージが表示される（イベント）。

［発明の効果］ 以上の説明から明らかなように、本発明によれば、所
定のイベント表示の際に、当該表示装置のホスト側のCP
Uが例えばVRAM内のワーク領域にある上記イベントにか
かるフォントデータのアドレスをアクセスするとこれが
検出され、当該検出後にアドレス記憶手段に記憶された
アドレスは優先的に出力されてこのアドレスに基づいた
表示がなされる。

この結果、リアルタイムに表示されるべき特定のイベ
ントを確実にとらえこれを速やかに表示することができ
る。また、本発明の表示制御装置を具えたFLCDを情報処
理システム側のソフトウェアを大幅に変更せずにCRTと
の互換性を有したものとすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる表示制御装置を組
込んだ情報処理システムのブロック図、 第２図は、第１図に示される表示制御装置としてのFLCD
インタフェースの構成を示すブロック図、 第３図は、第２図に示されるFLCDインタフェースの基本
動作を説明するためのタイミングチャート、 第４図は、第２図に示されるアクセスモニタ回路の詳細
な構成を示すブロック図、 第５図は、第２図に示されるFLCDインタフェースの本発
明の一実施例にかかる動作を説明するためのタイミング
チャート、 第６図は本発明の一実施例にかかるカーソル移動の処理
手順を示すフローチャート、 第７図（Ａ）は上記カーソル移動を説明するためのシス
テム側VRAMの概念図、 第７図（Ｂ）は、上記VRAMにおける表示領域とワーク領
域のアドレス対応を説明するためのVRAMの概念図、 第８図（Ａ）および（Ｂ）は上記カーソル移動にかかる
それぞれカーソルマスクデータおよびカーソかるそれぞ
れカーソルマスクデータおよびカーソルフォントデータ
の概念図、 第９図は上記カーソルの表示例を示す模式図、 第10図は本発明の一実施例にかかるイベントトリガーア
ドレスのレジスタへのセットを説明するための所定のア
プリケーションプログラムに実行時のフローチャート、 第11図は本発明の他の実施例にかかるFLCDインタフェー
スの構成を示すブロック図、 第12図は第11図に示したアクセスモニタ回路,SRAM制御
回路およびアドレスコントローラの詳細な構成を示すブ
ロック図、 第13図は上記本発明の他の実施例にかかるFLCDインタフ
ェースの動作を説明するためのSRAMの概念図、 第14図（Ａ）〜（Ｉ）はそれぞれ本発明の実施例にかか
るイベントトリガのいくつかの例を示すためのFLCDの表
示例を示す正面図である。 11……CPU、 12……アドレスバス、 13……メインメモリ、 14……DMAコントローラ、 15……LANインタフェース、 16……LAN、 17……I/O装置、 18……ハードディスク装置、 19……フロッピーディスク装置、 20……ディスクインタフェース、 21……プリンタ、 22……プリンタインタフェース、 23……キーボード、 24……マウス、 25……キーインタフェース、 26……FLCD（FLCDディスプレイ）、 26a……温度センサ、 27……FLCDインタフェース、 31……アドレスバスドライバ、 32……コントロールバスドライバ、 33,43,44,45……データバスドライバ、 34……サンプリングカウンタ、 35……アドレスセレクタ、 36……FIFO（Ａ）メモリ、 37……FIFO（Ｂ）メモリ、 38……アドレスカウンタ、 39……同期制御回路、 40……メモリコントローラ、 41……ビデオメモリ、 42……ドライバレシーバ、 S1,S2,S3……スイッチ、 46A,46B……レジスタ、 47……アドレス変換回路、 50,60……アクセスモニタ回路、 145……SRAM（Ａ）、 146……SRAM（Ｂ）、 147……アドレスコントローラ、 148……SRAM制御回路、 501,601……比較回路、 502,602……アドレス変換回路、 503,603……比較回路、 504……FIFO制御回路、 505,605……ラッチ比較回路、 1471……アドレス制御回路、 1472……レジスタ、 1473……比較回路、 1474……SRAMアドレスカウンタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40 G09G 3/18,3/36 G02F 1/133 505 - 535 G02F 1/133 545 - 580 G06F 3/14 - 3/153

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】表示の変更にかかる表示素子の表示状態を
   更新することが可能な表示装置の表示制御装置におい
   て、 前記変更にかかる表示素子のアドレスを記憶するアドレ
   ス記憶手段と、 前記表示素子の各々に対応して表示データを記憶する表
   示データ記憶手段と、 前記アドレス記憶手段から出力されるアドレスに基づい
   て前記表示データ記憶手段から読出される表示データを
   前記表示装置に転送するデータ転送手段と、 前記表示装置の表示に際して当該表示制御装置に転送さ
   れるアドレスの中から所定のイベントアドレスを検出す
   るイベント検出手段と、 該イベント検出手段が前記イベントアドレスを検出した
   とき、当該検出時点に基づいた所定期間内に前記アドレ
   ス記憶手段に記憶されたアドレスを、当該検出時点以前
   に前記アドレス記憶手段に記憶されたアドレスより先に
   出力させるアドレスメモリ制御手段と、 を具えたことを特徴とする表示制御装置。
2. 【請求項２】前記イベントアドレスは当該イベント表示
   にかかるフォントのアドレスであることを特徴とする請
   求項１に記載の表示制御装置。