JP3164576B2 - 表示制御装置および表示制御方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置および表示制御方法に関し、
さらに詳しくは、例えば、強誘電性液晶を表示変更のた
めの動作媒体として用い、電界の印加等によって更新さ
れた表示状態を保持可能な表示素子を具えた表示装置の
ための表示制御装置および表示制御方法に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚表示
機能を果す情報表示手段として表示装置が接続されてい
る。このような表示装置としてはCRTが広く利用されて
おり、このような情報処理装置に接続されるCRTのため
の表示制御装置の一例を第10図に示す。

図において、１はアドレスバスドライバ、２はコント
ロールバスドライバ、３はデータバスドライバであり、
それぞれ情報処理システムを構成する各機器間を信号接
続するためのシステムバス４に接続されている。５はデ
ータバスドライバ３を介して転送される表示データを記
憶するビデオメモリ、６は表示制御装置とCRTとの間の
データ転送のためのドライバ、７はCRTである。

ビデオメモリ５はデュアルポートのDRAM（ダイナミッ
クRAM）によって構成されており、表示データが直接書
き込まれる。ビデオメモリ５に書き込まれた表示データ
は、CRTC（CRTコントローラ）８によって順次読み出さ
れ、CRT7に表示される。

すなわち、表示データの書き込みのときは、図示しな
い情報処理システムのCPUがCRT7の表示エリアに対応す
るビデオメモリ５のアドレスをアクセスする。まず、そ
のアクセスの要求信号がコントロールバスドライバ２を
介してメモリコントローラ９に与えられ、この信号をCR
TC8から与えられるデータトランスファー要求信号また
はリフレッシュ要求信号とのアービトレーションを受け
る。これに応じて、CPUのメモリアクセス時には、メモ
リコントローラ９からアドレスセレクタ10にアドレス選
択信号が与えられ、CPUからのデータ書き込みのための
アクセスアドレスがアドレスドライバ１およびアドレス
セレクタ10を介してビデオメモリ５に与えられる。これ
に伴ない、そのビデオメモリ５には、メモリコントロー
ラ９からのDRAM制御信号と、データバスドライバ３を介
した表示データが与えられる。これにより、表示データ
がビデオメモリ５に書き込まれる。

一方、CRT7への表示は、CRTC8がドライバ６に同期信
号を与え、かつその同期信号に合わせて、CRTC8がメモ
リコントローラ９にデータトランスファー要求信号を与
えると共に、アドレスセレクタ10にデータトランスファ
ーアドレスを与えることにより実行される。

まず、データトランスファー要求信号がメモリコント
ローラ９にてアービトレーションを受け、これに応じて
アドレス選択信号がメモリコントローラ９からアドレス
セレクタ10に与えられると、CRTC8からのデータトラン
スファーアドレスがアドレスセレクタ10を介してビデオ
メモリ５に与えられる。また、そのビデオメモリ５には
メモリコントローラ９からDRAM制御信号が与えられ、こ
れによりデータトランスファーサイクルが実行される。
このデータトランスファーサイクルとは、ビデオメモリ
５のライン（表示画面のラスターに相当する）単位のデ
ータをビデオメモリ５内のシフトレジスタに転送するこ
とであり、１回のデータトランスファーサイクルによっ
て１ラインから数ライン分のデータをシフトレジスタに
転送できる。

そして、シフトレジスタに転送された表示データは、
ビデオメモリ５に与えられるCRTC8からのシリアルポー
ト制御信号によって、順次シフトレジスタから読み出さ
れてCRT7へ出力されて表示される。ビデオメモリ５から
の表示データの読み出しおよびこれに伴う表示は、表示
エリアに対応してその上部から下部へ１ラインずつ行な
われ、その１ライン中においては左端から右端への一定
の順番で行なう、いわゆる全面リフレッシュ動作によっ
て行なわれる。

このように、CRTの表示制御の場合には、ビデオメモ
リ５に対するCPUの書き込み動作と、CRTコントローラ８
によるビデオメモリ５からの表示データの読み出し表示
の動作がそれぞれ独立に実行される。

上述したようなCRT用の表示制御装置の場合、表示情
報を変更するなどのためのビデオメモリ５に対する表示
データの書き込みと、そのビデオメモリ５から表示デー
タを読み出して表示する動作が独立しているため、情報
処理システムのプログラムでは表示タイミング等を一切
考慮する必要がなく、任意のタイミングで所望の表示デ
ータを書き込むことができるという利点を有している。

ところが一方で、CRTは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなCRTを表示器として用いた情報処理
システムの使用にあたっての自由度、すなわち設置場
所，携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、LCDとい
う）を用いることができる。すなわち、LCDによれば、
表示装置全体の小型化（特に薄型化）を図ることができ
る。このようなLCDの中には、上述した強誘電性液晶
（以下、FLC:Ferroelectric Liquid Crystalという）の
液晶セルを用いた表示器（以下、FLCD:FLCディスプレイ
という）があり、その特長の１つは、その液晶セルが電
界の印加に対して表示状態の保存性を有することにあ
る。そのため、FLCDを駆動する場合には、CRTや他の液
晶表示器と異なり、表示画面の連続的なリフレッシュ駆
動の周期に時間的な余裕ができ、また、その連続的なリ
フレッシュ駆動とは別に、表示画面上の変更に当たる部
分のみの表示状態を更新する部分書き換え駆動が可能と
なる。したがって、このようなFLCDは他の液晶表示器と
比較して大画面の表示器とすることができる。

ここで、FLCDは、その液晶セルが充分に薄いものであ
り、その中の細長いFLCの分子は、電界の印加方向に応
じて第１の安定状態または第２の安定状態に配向し、電
界を切ってもそれぞれの配向状態を維持する。このよう
なFLCの分子の双安定性により、FLCDは記憶性を有す
る。このようなFLCおよびFLCDの詳細は、例えば特願昭6
2−76357号に記載されている。

［発明が解決しようとする課題］ ところが、以上のような利点を有するFLCDを前述のCR
Tと同様の表示制御により情報処理システムの表示装置
として用いる場合、FLCの表示更新動作にかかる時間が
比較的遅いため、例えば、カーソル，文字入力，スクロ
ール等、即座にその表示が書き換えられなければならな
いような表示情報の変化に追従できないことがあった。

これに対して、FLCDの特長の一つである部分書き換え
が可能であることを利用し、この処理を行うため、情報
処理システム側はこの処理であることを識別するための
情報を与える等を行なう構成もあるが、前述した表示画
面上における部分的な書き換え駆動を実現するために
は、情報処理システムにおける制御プログラムの大幅な
変更を余儀なくされていた。

本発明は上述の観点に基づいてなされたものであり、
情報処理システムのソフトウェアを大幅に変更せずに、
CRTとの互換性を有したFLCD等の表示制御装置を提供す
ることを目的とする。

また、FLCD等における表示状態の保存性を有効に利用
し最適な画質を実現可能な表示制御装置を提供すること
を本発明の他の目的とする。

［課題を解決するための手段］ 本発明の表示制御装置は、画素の表示状態を部分的に
変更可能な表示装置の表示制御装置において、前記表示
装置に表示する画像を記憶する画像記憶手段と、前記画
像記憶手段のアドレスと共に、該アドレスにより指定さ
れる位置に記憶する画像を供給する供給手段と、所定の
間隔でカウント値を順次更新するアドレスカウント手段
と、前記供給手段から供給されるアドレスを記憶するア
ドレス記憶手段と、前記アドレス記憶手段に記憶されて
いるアドレスの数をカウントするアドレス数カウント手
段と、前記表示装置を構成する走査ラインを、前記アド
レスカウント手段のカウントに基づき順次走査するリフ
レッシュ走査手段と、前記アドレス記憶手段に記憶され
たアドレスに基づき、前記表示装置を構成する走査ライ
ンを指定して走査する部分走査手段と、前記アドレス数
カウント手段によりカウントされたアドレスの数のカウ
ント値に応じて、前記リフレッシュ走査手段と前記部分
走査手段とを切換える切換手段と、前記切換手段によ
り、前記リフレッシュ走査手段による走査から前記部分
走査手段による走査に切換えられた場合に前記アドレス
カウント手段によるカウントを停止させ、前記部分走査
手段による走査から前記リフレッシュ走査手段による走
査に切換えられた場合に前記アドレスカウント手段によ
るカウントを再開させる制御手段と、を有することを特
徴とする。

本発明の表示制御方法は、画素の表示状態を部分的に
変更可能な表示装置の表示制御方法において、前記表示
装置に表示する画像を記憶する画像記憶手段のアドレス
と共に、該アドレスにより指定される位置に記憶する画
像を供給し、前記供給されるアドレスをアドレス記憶手
段に記憶し、前記アドレス記憶手段に記憶されているア
ドレスの数をアドレス数カウント手段によりカウント
し、前記表示装置を構成する走査ラインを、所定の間隔
でカウント値を順次更新するアドレスカウント手段のカ
ウント値に基づき順次走査するリフレッシュ走査と、前
記アドレス記憶手段に記憶されたアドレスに基づき前記
表示装置を構成する走査ラインを指定して走査する部分
走査と、を前記アドレス数カウント手段でカウントされ
たアドレス数のカウント値に応じて切換手段により切換
え、前記切換手段により、前記リフレッシュ走査から前
記部分走査に切換えられた場合に前記アドレスカウント
手段によるカウントを停止させ、前記部分走査から前記
リフレッシュ走査に切換えられた場合に前記アドレスカ
ウント手段によるカウントを再開させることを特徴とす
る。

［作 用］ 本発明は、画像記憶手段における画像の書込み時のア
ドレスをアドレス記憶手段に記憶して、記憶したアドレ
スの数をアドレス数カウント手段によりカウントし、こ
のカウント値に基づき、アドレス記憶手段に記憶したア
ドレスに基づいて部分書換をすべく部分走査と、カウン
ト値を順次更新するアドレスカウント手段のカウント値
に基づいて全面書換をすべくリフレッシュ走査とを切換
える。さらに、前者の部分走査が行われている場合に
は、後者のリフレッシュ走査のためのアドレスカウント
手段のカウントを停止させることにより、部分走査のた
めのアドレスと、リフレッシュ走査のカウント値のそれ
ぞれを適格に生成して、部分書換と全面書換を確実に実
施する。

［実施例］ 以下、図面を参照して本発明を詳細に説明する。

（第１実施例） 第１図は本発明の一実施例に係る表示制御装置を組み
込んだ情報処理システム全体のブロック構成図である。

図において、11は情報処理システム全体を制御するCP
U、12はアドレスバス，コントロールバス，データバス
からなるシステムバス、13はプログラムを記憶したり、
ワーク領域として使われるメインメモリ、14はCPU11を
介さずにメモリとI/O機器間でデータの転送を行うDMAコ
ントローラ（Direct Memory Access Controller,以下DM
ACという）、15はイーサネット（XEROX社による）等のL
AN（ローカルネットワーク）16との間のLANインターフ
ェース、17はROM,SRAM,RS232C仕様のインタフェース等
からなるI/O機器接続用のI/O装置、18はハードディスク
装置、19はフロッピーディスク装置、20はハードディス
ク装置18やフロッピーディスク装置19のためのディスク
インターフェース、21は例えばレーザビームプリンタ，
インクジェットプリンタ等高解像度のプリンタ、22はプ
リンタ21のためのプリンタインターフェース、23は文
字，数字等のキャラクタその他の入力を行うためのキー
ボード、24はポインティングデバイスであるマウス、25
はキーボード23やマウス24のためのインターフェース、
26は例えば本出願人により特開昭63−243993号等におい
て開示された表示器を用いて構成できるFLCD（FLCディ
スプレイ）、27はFLCD26のためのFLCDインターフェース
である。

第２図は本発明表示制御装置の一実施例としてのFLCD
インターフェース27の構成例を示すブロック図である。

図において、31はアドレスバスドライバ、32はコント
ロールバスドライバ、33,43,44はデータバスドライバで
ある。CPU11からのアドレスデータは、アドレスバスド
ライバ31から、メモリコントローラ40およびアドレスセ
レクタ35の一方の入力部に与えられるとともに、第１の
スイッチS1の切り換えによってFIFO形態のメモリ36また
は37に選択的に与えられて記憶される。すなわち、これ
らメモリ36および37（以下、それぞれFIFO（Ａ）および
FIFO（Ｂ）ともいう）は、書き込んだ順番にデータを読
み出すFIFO（First In First Out）メモリであり、これ
らのメモリ36および37に書き込まれたアドレスデータ
は、第２のスイッチS2の切り換えによって選択的に読み
出される。

これらのメモリ36または37から読み出されたアドレス
データと、後述するアドレスカウンタ38からのアドレス
データは、第３のスイッチS3の切り換えによって選択的
にアドレスセレクタ35の他方の入力部に与えられる。ア
ドレスカウンタ38は、画面全体をライン順次にリフレッ
シュするためのアドレスデータを発生するものであり、
そのアドレスデータの発生タイミングは同期制御回路39
によって制御される。この同期制御回路39は、前記スイ
ッチS1,S2およびS3の切り換え制御信号や後述するメモ
リコントローラ40へのデータトランスファ要求信号をも
発生する。

CPU11からのコントロール信号は、コントロールバス
ドライバ32からメモリコントローラ40に与えられ、その
メモリコントローラ40は、サンプリングカウンタ34と、
アドレスセレクタ35の制御信号、および後述するビデオ
メモリ41の制御信号を発生する。サンプリングカウンタ
34は、メモリコントローラ40からの歩進信号に基づいて
計数動作を行い、同期制御回路39の制御信号を発生す
る。このサンプリングカウンタ34は、アドレス記憶手段
としてのFIFO（Ａ）36、FIFO（Ｂ）37に記憶されるアド
レスの数を計数するためのアドレス数カウント手段を構
成する。また、アドレスセレクタ35は、メモリコントロ
ーラ40からの制御信号に基づいて、当該アドレスセレク
タ35の入力部に与えられる２つのアドレスデータの一方
を選択してビデオメモリ41に与える。

ビデオメモリ41は表示データを記憶するものであり、
デュアルポートのDRAM（ダイナミックRAM）で構成され
ていて、前記データバスドライバ33を介して表示データ
の書き込みと読み出しを行う。ビデオメモリ41に書き込
まれた表示データは、ドライバレシーバ42を介してFLCD
26に転送されて表示される。また、そのドライバレシー
バ42は、FLCD26からの同期信号を同期制御回路39に与え
る。FLCD26には、FLCの温度を検出する温度センサ26aが
組み込まれている。

また、CPU11からの後述の設定データは、データバス
ドライバ43を介して同期制御回路39に与えられる。さら
に、温度センサ26aの出力信号はデータバスドライバ44
を介してCPU11に転送される。

以上の構成において、CPU11が表示の変更を行う場
合、所望するデータの書換えに対応するビデオメモリ41
のアドレス信号がアドレスバスドライバ31を介してメモ
リコントローラ40に与えられ、ここでCPU11のメモリア
クセス要求信号と同期制御回路39からのデータトランス
ファ要求信号とのアービトレーションが行われる。そし
てCPUアクセス側が権利を得るとメモリコントローラ40
はアドレスセレクタ35に対し、メモリ41へ与えるアドレ
スとしてCPUがアクセスしたアドレスを選択するよう切
換えを行う。これと同時にメモリコントローラ40からビ
デオメモリ41の制御信号が発生され、データバスドライ
バ33を介してデータの読書きが行われる。このとき、CP
UアクセスアドレススイッチS1を介してFIFO（Ａ）36ま
たはFIFO（Ｂ）37に記憶され、後述する表示データの転
送の際利用される。このようにCPU11から見た表示デー
タのアクセス方法は前述のCRTの場合と少しも変わらな
い。

また、ビデオメモリ41からデータを読出し、FLCD26へ
転送する場合、同期制御回路39からメモリコントローラ
40へデータトランスファ要求が発生され、ビデオメモリ
41に対するアドレスとしてアドレスカウンタ38またはFI
FO側アドレスがアドレスセレクタ35において選択される
とともに、メモリコントローラ40よりデータトランスフ
ァ用の制御信号が生成されることで、メモリセルからシ
フトレジスタへ該当アドレスのデータが転送され、シリ
アルポートの制御信号によりドライバ42へ出力される。

同期制御回路39では、FLCD26からの水平同期信号HSYN
Cに基づいて複数ラインを単位として画面をライン順次
に全面リフレッシュして行くサイクルとCPU11によりア
クセスされたラインの書換えを行う部分書換えサイクル
とを交互に生じさせるタイミングを生成する。ここで、
全面リフレッシュのサイクルとは表示画面上一番上のラ
イン（先頭ライン）から順次に下方へ向けて書換えを行
っていき、一番下のラインまで至ると再び先頭ラインに
戻って書換えを繰返して行くものである。また、アクセ
スラインの書換えサイクルとはそのサイクルの直前の所
定時間内にCPU11からアクセスされたラインを書き換え
るものである。

このように、本例においては、基本的にはFLCディス
プレイ26画面全面を順次リレッシュして行く動作と、表
示内容の変更を行うべくCPU11によりアクセスされたラ
インの書換えを行う動作とを時分割に交互に行うが、さ
らにそれら動作の繰返し同期と１周期内におけるそれら
動作の時間的比率とを設定可能とするとともに、ライン
書換え（部分書換え）の動作期間をCPU11によりアクセ
スされたラインの数等に応じて調整するようにする。

まず、第３図を用いてリフレッシュの動作とライン書
換えの動作とを時分割に交互に行う本例の基本的動作に
ついて説明する。ここでは、リフレッシュのサイクルを
４ラインを単位として、アクセスラインの書換えサイク
ルを３ラインを単位として行う場合の例を示す。

第３図において、REE/▲▼は全面リフレッシュ
のサイクルとアクセスラインの書換えサイクルとを交互
に生じさせるタイミングであり、“1"のときが全面リフ
レッシュのサイクルで、“0"のときがアクセスラインの
書換えサイクルであることを示す。また、T_aは全面リフ
レッシュのサイクルの時間、T_bはアクセスラインの書換
えサイクルの時間を表わす。この例においては、T_a:T_b
＝4:3としているが、要求されるリフレッシュレート等
によって最適な値を選ぶことができる。すなわち、T_aの
割合を大きくすればリフレッシュレートを上げることが
でき、T_bの割合を大きくすれば部分的な変更の応答性を
良くすることができる。この態様については後述する。

FIFO（Ａ）36およびFIFO（Ｂ）37の状態を説明する
に、スイッチS1がFIFO（Ａ）36側に接続されると（状態
A/＝１）、CPU11がアクセスするラインのアドレスはF
IFO（Ａ）36にサンプリングされて記憶される。一方ス
イッチS1がFIFO（Ｂ）37側に接続されると（A/＝
０）、CPU11がアクセスするラインアドレスがFIFO
（Ｂ）37に記憶される。また、スイッチS2がFIFO（Ａ）
36側に接続されると（A/＝１）、FIFO（Ａ）36に記憶
されたアドレスが出力され、スイッチS2がFIFO（Ｂ）37
側に接続されると（A/＝０）、FIFO（Ｂ）37に記憶さ
れたアドレスが出力される。

画面全体の１回のリフレッシュ完了し、FLCD26が垂直
同期信号VSYNCを出力したり、あるいはアドレスカウン
タ38にキャリーが生じるとアドレスカウンタ38がクリア
され、次の全面リフレッシュのサイクルで出力されるラ
インは第０ラインに戻り、FLCD26より同期制御回路39を
介して与えられる水平同期信号HSYNC毎に“1",“2",
“3"と順次カウントアップしていく。この間にCPU11よ
りラインL1,L2,L3のアドレスがアクセスされると、スイ
ッチS1がFIFO（Ａ）36に接続されているので、L1,L2,L3
のアドレスがここに記憶され、その後スイッチS2がFIFO
（Ａ）36に接続された時点でL1,L2,L3のアドレスがここ
から出力され、出力ラインとしてL1,L2,L3が選ばれる。
ここで、スイッチS3の切換え信号は同期制御回路39から
のRFF/▲▼として与えられ、ラインアクセスのサ
イクルでは出力ラインアドレスとしてFIFO（Ａ）,FIFO
（Ｂ）側に切換えられる。

そして、このときスイッチS1がFIFO（Ｂ）37側に接続
されているのでFIFO（Ｂ）37側にアクセスアドレスが記
憶される。REF/▲▼が“1"となると、スイッチS3
はアドレスカウンタ38側に切換えられ、リフレッシュ動
作を前サイクルの続きのラインから行う。第３図におい
ては、L3のライン出力後に前サイクルの続きである
“4",“5",“6",“7"のラインが出力されている。以下
同様にして、上述の動作を繰返すが、FIFOを２つ用意し
たのは、一方でメモリアクセスされたアドレスをサンプ
リングし、同時に他方でサンプリングしたアドレスを出
力することを矛盾無く、かつ効率よく実行するためであ
る。すなわち、アドレスのサンプリング期間は他方のFI
FOのアクセスラインの出力開始から全面リフレッシュサ
イクルの終了までであり、全面リフレッシュサイクルの
終了後、直前のサンプリング期間でサンプリングしたア
ドレスを出力するアクセスラインの書換えサイクルに入
ると同時に、他方のFIFOのアドレスサンプリング期間が
開始されることになる。

以上のように、本例の基本的動作ではリフレッシュサ
イクルとライン書換えのサイクルとを交互に繰返し、第
３図ではその繰返し周期を７ラインを１単位としてT_a:T
_b＝4:3として説明したが、本例ではさらに温度等の環境
条件や表示するデータの種類、あるいはさらにFLCDの表
示デバイス素材の違い等に応じて要求されるリフレッシ
ュレート等によってT_aとT_bとの比率を変更可能とする。
すなわち、T_aの割合（１リフレッシュサイクル内のライ
ン数Ｍに対応。すなわちT_a＝Ｍ×（HSYNCの周期））を
大きくすればリフレッシュレートを向上することがで
き、例えば低温時等FLC素子の応答性が低い場合やイメ
ージ画像を表示する場合においても良好な表示状態を得
ることができる。逆に、T_bの割合（１つの部分書換えサ
イクル内のライン数Ｎに対応。すなわちT_b＝Ｎ×（HSYN
Cの周期））を大とすれば部分的な表示の変更の応答性
を高くすることができ、高温時や文字等キャラクタの表
示時等、リフレッシュレートが高くなくてもよい場合に
対応できることになる。

また、本実施例では繰返し周期のライン数をも設定可
能とすることで、リフレッシュサイクルおよび部分書換
えの割合をより細かく変えることができるようにし、よ
り細やかな最適化を図るようにする。例えば、リフレッ
シュレートを優先させなければならない、もしくは優先
したい場合に、繰返し周期のライン数を40ラインにして
T_a:T_b＝4:1とすれば、全面リフレッシュを32ライン分行
ってアクセスラインの書換えを８ライン行うことができ
る。また、部分書換えを優先できる、もしくは優先した
い場合は繰返し周期のライン数を10ラインにしてT_a:T_b
＝3:2とすれば、全面リフレッシュを６ライン分行って
アクセスラインの書換えを４ライン行うことができる。

さらに、本実施例においては、そのように設定された
部分書換えのライン数の範囲内において、CPU11にアク
セスされたライン数およびラインアクセス状態に応じ、
リフレッシュサイクル間に行われる実際の部分書換えラ
イン数Ｐを調整するようにする。すなわち、CPU11がア
クセスしたラインの数等に応じて動的にT_b時間を調整す
ることで、例えばCPU11からあまりアクセスされないと
きの無駄なライン書換えサイクルを省き、リフレッシュ
レートを向上するようにする。これによって、動作の追
従性とリフレッシュレートとの関係を動的に最適化でき
るようになる。

これは、例えば次表のようなルールに従って行うこと
ができる。

例示した第１表において、T_bは０ライン分から10ライ
ン分の時間だけアクセスライン数によって変化する。T_b
の割合が小さくなればリフレッシュレートが上がり、T_b
の割合が大きくなればリフレッシュレートは下がるが、
例示の第１表における10ライン（上述のように温度等に
従って設定されたライン数）のように制限値を設けてい
るので、上記設定された値以上のリフレッシュレートを
保つことができる。すなわち、アクセスされたラインの
数によってT_a:T_bの割合を変化させるため、動的に最適
な部分書換えのタイミングを調整できるとともに、リフ
レッシュレートをさらに向上できることになる。

第４図は以上の設定および調整を行ってリフレッシュ
サイクルと部分書換えサイクルとを定める信号REF/▲
▼を出力するための同期制御回路39の内部構成例を
示す。

ここで、Ｃはサンプリングカウンタ34によるカウント
値、Ｍは温度等の条件に応じてCPU11側よりデータバス
コントローラ43を介して設定される１リフレッシュサイ
クル内のライン数に対応した値を示す信号、Ｎは同じく
１つの部分書換えサイクル内のライン数に対応した値を
示す信号である。

390は当該与えられるＮ値（N1,…,Nn）に対応して第
１表に示した如きＰ値を格納したテーブル群（各テーブ
ルにおいて最大のＰ値をそれぞれN1,…,Nnとすることが
できる）を設けたメモリであり、例えばROMを用いて構
成できる。391はサンプリングカウンタ34より与えられ
るカウント値入力を、そのときのＮ値に対応したテーブ
ルに与えるための参照テーブル切換え部である。そし
て、これによりメモリ390から選択された値が転送ライ
ン数Ｐとしてカウンタ393に入力される。そして、カウ
ンタ393は、与えられたＭ値およびＰ値に従って同期信
号HSYNCをカウントし、信号REF/▲▼を出力す
る。

ところで、本例においては、１サンプリング期間にお
いて同一ラインが１回以上アクセスされても、これを１
回として計数するようにする。すなわち、１サンプリン
グ期間に与えられたあるアドレスが、すでにその期間に
与えられているアドレスと同一ラインに含まれるもので
ある場合には、サンプリングカウンタ34の歩進が行われ
ないようにし、異なったラインの数の計数のみを行うよ
うにする。

第５図はかかるサンプリングカウンタの計数動作制御
を行うための構成例であり、例えばメモリコントローラ
40に設けておくことができる。ここで、401は１サンプ
リング期間に入力したアドレスをラッチするアドレスラ
ッチ部、403は入力したアドレスとアドレスラッチ部に
ラッチされているアドレスとを比較する比較回路であ
り、入力したアドレスが、ラッチされているいずれのア
ドレスとも同一ラインにないときにのみサンプリングカ
ンタ34の歩進信号を出力する。

上記において、アドレスラッチ部401の内容およびサ
ンプリングカウンタ34は、１サンプリング期間の終了時
にリセットすればよい。また、第５図の各部動作を行う
のはCPU11によるビデオメモリ41に対するデータ書込み
（ライト）時とすればよい。

なお、同一ラインのアドレスが複数回アクセスされて
もその都度カウントを行うのであれば、第５図の構成は
不要であり、ビデオメモリ41に対するライト信号もしく
はラインの数を単に計数するようにすればよい。

次に、第６図を用いて部分書換えの動作期間の調整の
態様を例示する。

第３図と同様に、画面全体の１回のリフレッシュが完
了し、FLCD26が垂直同期信号を出力したり、あるいはア
ドレスカウンタ38にキャリーが生じると、アドレスカン
タ38がクリアされ、次の全面リフレッシュのサイクルで
出力されるラインは“0"に戻り、水平同期信号HSYNC毎
に“1",“2",“3"と順次カウントアップしていく。この
間にCPU11よりL1,L2,L3,L4,L5のアドレスがアクセスさ
れると、スイッチS1がFIFO（Ａ）36側に接続されている
ので、L1,L2,L3,L4,L5のアドレスがFIFO（Ａ）36に記憶
される。また、サンプリングカウンタ34の値は“5"を示
す。第１表に対応したテーブルが参照される場合には、
サンプリングカウンタ値が“5"の場合はＰ＝４ラインの
出力であるので、スイッチS2がFIFO（Ａ）36に接続され
た時点で最初の４ラインであるL1,L2,L3,L4がFIFO
（Ａ）36から出力され、出力ラインとしてL1,L2,L3,L4
が選ばれる。ここで、スイッチS3の切換え信号はREF/AC
Sで与えられるので、このときは出力ラインアドレスと
してFIFO側のアドレスが選ばれる。

また、このときスイッチS1（A/）が“0"になってい
るのでFIFO（Ｂ）37側にアクセスアドレスが記憶され
る。REF/▲▼が“1"になると、スイッチS3はアド
レスカウンタ側に切換わりリフレッシュラインの前サイ
クルの続きを行う。第６図においてはL4のライン出力後
に前サイクルの続きである4,5,6,7ラインが出力されて
いる。

ここで、FIFO（Ｂ）37のアクセスアドレスサンプリン
グ期間中には、同一のL6が３回アクセスされただけで、
サンプリングカウンタ値は“1"であるので、第１表に対
応したテーブルの場合アクセスアドレス書換えサイクル
の期間は“0"となり、全面リフレッシュサイクルが連続
することになる。次にFIFO（Ａ）36のアクセスアドレス
サンプリング期間は全面リフレッシュサイクルの間だけ
となるが、この間にサンプリングされた３ラインの内２
ラインが次のアクセスアドレス書換えサイクルで転送さ
れる。以下、同様の動作を繰返すが、ここで部分書換え
で行われなかったライン（例えばL5,L6,L9）もリフレッ
シュサイクルにていずれ書換えられる。

次に、本例装置にかかる以上の各部によって行われる
動作を説明する。

第７図はその動作手順の一例を示し、まずステップS2
00Aでは温度センサ26aの検出値をCPU11がリードし、ス
テップS200Bにてこれに応じた最適のＭ値（１リフレッ
シュサイクル内のライン数であってT_aを規定するもの）
とＮ値（１つの部分書換えサイクル内のライン数であっ
て最大のT_bを規定するもの）とを同期制御回路39に設定
する。

次に、ステップS201にてスイッチS1およびS2の初期状
態を設定する。ここでは、スイッチS1をFIFO（Ａ）36側
にし、スイッチS2をFIFO（Ｂ）37側にしたが、これはど
ちらかに確定させればどちらから始めても構わない。ス
テップS202ではアドレスカウンタ38をクリアし、そのリ
フレッシュアドレスを初期値、例えば“0"にする。次
に、ステップS203でREF/▲▼を“1"にして全面リ
フレッシュサイクルが行われるようにする。また、リフ
レッシュまたは部分書換えの１サイクル（ここでは１リ
フレッシュサイクル）内の転送ライン数を数えるための
カウンタをクリアし、そのカウンタ値LNを“0"にしてお
く。

次に、ステップS205にて、最終ラインまでのリフレッ
シュが終了してアドレスカウンタにキャリーが生じた期
間（帰線期間）中であるかどうかを判定し、その期間中
ならばステップS200Aに戻るが、期間中でなければステ
ップS206でHSYNCが来るのを待つ。HSYNCが来ると、リフ
レッシュラインアドレスで示されるラインのデータをFL
CD26へ転送する。ステップS208では１回の全面リフレッ
シュサイクルで転送するライン数Ｍを終了したかどうか
を判定しており、LNがＭより小さければステップS209へ
移行し、アドレスカウンタ38をカウントアップし、ステ
ップS210でLNを＋１歩進してステップS206へ戻る。これ
をＭライン転送するまで繰返すわけであり、第６図に示
した別においてはＭ＝４であるからステップS206〜S210
のループを４回繰返すことになる。

Ｍラインの転送が終了すると、設定されたＮ値および
サンプリングカウンタ34のカウント値Ｃより得られるア
クセスラインの書換えサイクル中の転送ライン数Ｐをス
テップS219で参照し、“0"ならばアクセスラインの書換
えサイクルを省略し、ステップS203へ移って再び全面リ
フレッシュサイクルを行う。一方、ステップS219でＰが
“0"でなければアクセスラインの書換えサイクルを実行
するためのステップS211へ移る。

ステップS211ではREF/▲▼を“0"にしてアクセ
スラインの書換えサイクルが行われるようにする。ま
た、スイッチS1とスイッチS2とのそれぞれの接続状態を
逆転させ、FIFOのアドレスサンプリングとラインアドレ
ス出力の役目を逆にする。次に、ステップS212でアクセ
スラインの書換えサイクル中の転送ライン数を数えるた
めに、再びカウンタ値LNを“0"にしておく。ステップS2
13ではFIFO（Ａ）36またはFIFO（Ｂ）37のいずれか一方
からサンプリングしたアドレスを読出す。

ステップS215ではHSYNCが来るのを待ち、入来した場
合にはステップS216で先程読出したアドレスのラインの
データをFLCD26へ転送する。次に、ステップS217でライ
ンの転送がＰライン分終了したかどうか判定する。すな
わち、LNがＰより小さければステップS218へ移り、LNを
＋１歩進してステップS213へ戻るようにし、これをＰラ
イン分終了するまで繰返す。Ｐ＝４である場合にはステ
ップS213〜S218のループを４回繰返すことになる。そし
て、Ｐライン終了すると再び全面リフレッシュサイクル
を実行するべく、ステップS203へ戻る。

以上述べてきたように、ビデオメモリ41の内容を表示
するのは、ステップS203からS208までの全面リフレッシ
ュサイクルと、ステップS211からS217までのアクセスラ
インの書換えサイクルを繰返し、アドレスカウンタ38に
キャリーが生じたときに全面リフレッシュサイクルのラ
インを先頭に戻して信号を初期化することで行われる。
一方、CPU11は表示した内容を得るために、上記表示動
作とは独立にビデオメモリ41からデータを読出したり書
込んだりすれば良いわけである。

以上述べてきたようにビデオメモリ41からデータを読
出してFLCD26へ転送するのはコマンド解釈も不要であ
り、比較的簡単な回路で構成できるのみならず、グラフ
ィックプロセッサ等を設けてコマンド解釈を行って表示
制御を行うよりも廉価に実現可能であり、システム全体
のコストダウンを図りながら性能の向上も可能である。

（第２実施例） 第２図においては、サンプリングアドレスの記憶手段
としてFIFOを用いたが、第８図に示したように、サンプ
リングアドレスの記憶手段としてSRAM等を用いてアドレ
ス制御を行うことで、第９図に示したようにサンプリン
グしたアドレスのうち古いアドレスを捨てて最新のアド
レスを転送できるようにすることも可能である。

ここでは、第２図と第６図に対して、第８図と第９図
で変更のある部分についてのみ説明する。

第８図において、本例ではFIFO（Ａ）36,FIFO（Ｂ）3
7の代わりに、ランダムアクセス可能なSRAM（Ａ）145お
よびSRAM（Ｂ）146を配設し、SRAMのアドレスを制御す
るアドレスコントローラ147を設けている。そして、サ
ンプリングカウンタ34からの出力値Ｃに従って、例えば
第１表より得られる転送ライン数分出力できるようにア
ドレッシングされる。例えば、サンプリングアドレスの
書込みアドレスを“0"→“1"→“2"→“3"→“4"→“5"
のように変化させ、転送ライン数が４ラインだとすると
SRAMからの読出しアドレスを“2"から開始し、例えば
“2"→“3"→“4"→“5"と変化させるわけである。この
とき、次のアドレスサンプリング期間の開始で書込みア
ドレスを“0"に戻して古いアドレス情報を捨てるように
することになるのであるから、SRAMとしては一周期内で
必要最小限の情報を記憶できる容量を持ったSRAMを準備
すれば良い。

第９図の例では、SRAM（Ａ）145にアドレスサンプリ
ングされたL1,L2,L3,L4,L5の内、最新の４ラインである
L2,L3,L4,L5がアクセスライン書換えサイクルで転送さ
れる。また、次のSRAM（Ａ）145のアドレスサンプリン
グ期間中にサンプリングされたL7,L8,L9の内、最新の２
ラインであるL8,L9がアクセスライン書換えサイクルで
転送される。

FIFOの場合、書込んだ順番に読出しを行い、アドレス
制御を外から行う必要が無いためにコンパクトに構成で
きるが、この例で示すように最新の情報を読出したい場
合は、ダミーの読出し動作を行う必要があり、SRAMで構
成する方が制御し易い。また、SRAMのアドレス制御を適
切に行うことでFIFOのようにも動作させることもでき、
さらに例えば上述において“5"→“4"→“3"→“2"のよ
うに逆方向に読出しを行うこともできるので、サンプリ
ングしたアドレスに対する出力アドレスの自由度が大き
い。すなわち、アクセスされたアドレスの古い方に意味
があるか、新しい方に意味があるかは、場合によっても
変わるであろうし、一概にどちらが適当かとは言えず、
また読出し順序もハードウェア構成を有利にすることに
関与することもあるから、SRAMを用いた構成ではその場
に応じて適当と思われるものを選べるようになる。

（その他） なお、本発明は、以上述べた実施例にのみ限られるこ
となく、本発明の趣旨を逸脱しない範囲で適宜の変形が
可能であるのは勿論である。

例えば、上例では、基本的にリフレッシュサイクル
と部分書換えサイクルとを交互に行うようにし、また
それらサイクルの繰返し周期（T_a＋T_b）を可変とすると
ともに両サイクルの割合を設定可能とし、さらに部分
書換えのサイクルをアドレスライン数等に応じて調整す
るようにしたが、これらすべてを行うものでなくてもよ
い。また、これら〜を一連のシーケンスにて行うの
ではなく、所望に応じていずれかのモードが適宜選択さ
れて実行されるようにしてもよい。

さらに、上例では設定されたＮ値をそれぞれ上限値と
したＰ値のテーブル群を設けたが、上記での設定と
での調整との関係は適切に定めることができる。例えば
設定されたＮ値をそれぞれ中程度の値としたＰ値のテー
ブル群を設けるようにしてもよい。また、カウント値Ｃ
とＰ値とのテーブルを単一のものとし、例えばその最大
のＰ値に対応してステップS200Aでは温度等に基づく適
切なＭ値のみを定めるようにしても、T_a＋T_bの期間およ
びT_aとT_bとの比率が変更できる。また、アクセスライン
数を計数するのにサンプリングカウンタを設ける代り
に、FIFOメモリが通常有する「フル」，「ハーフ」，
「エンプティ」等のフラグを用いてアクセスライン数を
知るようにしてもよい。

加えて、上例では温度情報のみに基づいて帰線期間で
CPU11が上記の設定を行うようにしたが、当該設定の
タイミングは適宜定めることができ、またCPU11によら
ずFLCインタフェース27側にそのような処理を行う手段
を設けて、動作（第７図）の過程で常にM,Pの書換えが
行われるものでもよい。また、そのような温度情報のみ
ならずその他の環境条件を考慮してもよく、これに代え
て、あるいはこれとともにイメージ画像やキャラクタ等
の表示データ種類を考慮してもよい。

さらに、アクセスないしは表示の１単位は１ラインで
もよく、複数のラインでもよい。

［発明の効果］ 以上説明したように、本発明は、画像記憶手段におけ
る画像の書込み時のアドレスをアドレス記憶手段に記憶
して、記憶したアドレスの数をアドレス数カウント手段
によりカウントし、このカウント値に基づき、アドレス
記憶手段に記憶したアドレスに基づいて部分書換をすべ
く部分走査と、カウント値を順次更新するアドレスカウ
ント手段のカウント値に基づいて全面書換をすべくリフ
レッシュ走査とを切換える。さらに、前者の部分走査が
行われている場合には、後者のリフレッシュ走査のため
のアドレスカウント手段のカウントを停止させることに
より、部分走査のためのアドレスと、リフレッシュ走査
のカウント値のそれぞれを適格に生成して、部分書換と
全面書換を確実に実施することができる。

また、部分書き込みするデータかどうかの識別をコマ
ンド等に応じて行う必要無く、一定のリフレッシュレー
トを保つことができ、且つ書き換えられたデータを直ち
に表示することも可能になる。従って、FLCディスプレ
イを用いるシステムのソフトウェア等の仕様を一切変更
せずに、画面の表示を図形やカーソルの移動にも応答性
高く追従させることができるようにもなり、さらにFLC
の特性を十二分に活用した良好な表示を行うこともでき
る。また、システムからみたCRTとFLCとの互換性も保た
れる。しかも単純な回路構成で実現されるので、廉価に
して高速の表示制御を行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図、 第２図は本発明の一実施例としてのFLCDインターフェー
スの構成を示すブロック図、 第３図は第２図示のFLCDインターフェースの基本的動作
を説明するためのタイミングチャート、 第４図は第２図に示される同期制御回路の内部構成例を
示すブロック図、 第５図は第２図に示されるサンプリングカウンタの計数
動作を行なうための構成例を示すブロック図、 第６図は第２図示のFLCDインターフェースの部分書換え
動作期間の調整の態様を例示するタイミングチャート、 第７図は第２図示のFLCDインターフェースの動作手順の
一例を示すフローチャート、 第８図は本発明の他の実施例としてのFLCDインターフェ
ースの構成を示すブロック図、 第９図は第８図示のFLCDインターフェースの動作を説明
するためのタイミングチャート、 第10図は従来のCRTインターフェースの構成を示すブロ
ック図である。 11……CPU、 12……アドレスバス、 13……システムバス、 14……DMAコントローラ、 15……LANインターフェース、 16……LAN、 17……I/O装置、 18……ハードディスク装置、 19……フロッピーディスク装置、 20……ディスクインターフェース、 21……プリンタ、 22……プリンタインターフェース、 23……キーボード、 24……マウス、 25……キーインタフェース、 26……FLCD（FLCDディスプレイ）、 26a……温度センサ、 27……FLCDインターフェース、 31……アドレスドライバ、 32……コントロールバスドライバ、 33,43,44……データバスドライバ、 34……サンプリングカウンタ、 35……アドレスセレクタ、 36……FIFO（Ａ）メモリ、 37……FIFO（Ｂ）メモリ、 38……アドレスカウンタ、 39……同期制御回路、 40……メモリコントローラ、 41……ビデオメモリ、 42……ドライバレシーバ、 S1,S2,S3……スイッチ、 390……メモリ、 391……参照テーブル切換え部、 393……カウンタ、 401……アドレスラッチ部、 403……比較回路、 145……SRAM（Ａ）、 146……SRAM（Ｂ）、 147……アドレスコントローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山梨 能嗣 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 長 健二朗 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭61−149933（ＪＰ，Ａ) 特開 平２−101495（ＪＰ，Ａ) 特開 平２−246482（ＪＰ，Ａ) 特開 平２−235094（ＪＰ，Ａ) 特開 平３−109524（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 G09G 3/36 G02F 1/133

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】画素の表示状態を部分的に変更可能な表示
   装置の表示制御装置において、前記表示装置に表示する
   画像を記憶する画像記憶手段と、 前記画像記憶手段のアドレスと共に、該アドレスにより
   指定される位置に記憶する画像を供給する供給手段と、 所定の間隔でカウント値を順次更新するアドレスカウン
   ト手段と、 前記供給手段から供給されるアドレスを記憶するアドレ
   ス記憶手段と、 前記アドレス記憶手段に記憶されているアドレスの数を
   カウントするアドレス数カウント手段と、 前記表示装置を構成する走査ラインを、前記アドレスカ
   ウント手段のカウントに基づき順次走査するリフレッシ
   ュ走査手段と、 前記アドレス記憶手段に記憶されたアドレスに基づき、
   前記表示装置を構成する走査ラインを指定して走査する
   部分走査手段と、 前記アドレス数カウント手段によりカウントされたアド
   レスの数のカウント値に応じて、前記リフレッシュ走査
   手段と前記部分走査手段とを切換える切換手段と、 前記切換手段により、前記リフレッシュ走査手段による
   走査から前記部分走査手段による走査に切換えられた場
   合に前記アドレスカウント手段によるカウントを停止さ
   せ、前記部分走査手段による走査から前記リフレッシュ
   走査手段による走査に切換えられた場合に前記アドレス
   カウント手段によるカウントを再開させる制御手段と、 を有することを特徴とする表示制御装置。
2. 【請求項２】前記アドレス記憶手段を複数有し、 前記アドレス記憶手段へのアドレスの書込みと、前記ア
   ドレス手段からのアドレスの読み出しを交互に切換えて
   行うことを特徴とする請求項１に記載の表示制御装置。
3. 【請求項３】画素の表示状態を部分的に変更可能な表示
   装置の表示制御方法において、 前記表示装置に表示する画像を記憶する画像記憶手段の
   アドレスと共に、該アドレスにより指定される位置に記
   憶する画像を供給し、 前記供給されるアドレスをアドレス記憶手段に記憶し、 前記アドレス記憶手段に記憶されているアドレスの数を
   アドレス数カウント手段によりカウントし、 前記表示装置を構成する走査ラインを、所定の間隔でカ
   ウント値を順次更新するアドレスカウント手段のカウン
   ト値に基づき順次走査するリフレッシュ走査と、前記ア
   ドレス記憶手段に記憶されたアドレスに基づき前記表示
   装置を構成する走査ラインを指定して走査する部分走査
   と、を前記アドレス数カウント手段でカウントされたア
   ドレス数のカウント値に応じて切換手段により切換え、 前記切換手段により、前記リフレッシュ走査から前記部
   分走査に切換えられた場合に前記アドレスカウント手段
   によるカウントを停止させ、前記部分走査から前記リフ
   レッシュ走査に切換えられた場合に前記アドレスカウン
   ト手段によるカウントを再開させることを特徴とする表
   示制御方法。
4. 【請求項４】前記アドレス記憶手段を複数有し、 前記アドレス記憶手段へのアドレスの書込みと、前記ア
   ドレス手段からのアドレスの読み出しを交互に切換えて
   行うことを特徴とする請求項３に記載の表示制御方法。