JP3264520B2

JP3264520B2 - 表示制御装置

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Publication number: JP3264520B2
Application number: JP23747892A
Authority: JP
Inventors: 英一松崎; 研一郎小野; 正美島倉; 淳一棚橋; 俊行信谷; はじめ森本; 達也坂下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 2002-03-11
Anticipated expiration: 2017-03-11
Also published as: JPH0683291A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関する。

【０００２】

【背景技術】情報処理システムなどには、情報の視覚的
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。

【０００３】また、いわゆるパーソナルコンピュータ等
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴに専用のＶＧＡ（Ｖｉ
ｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）としてのＶＧ
Ａ８１（ＩＢＭ社による）あるいは、これに円，矩形等
の所定画像を表示する際のアクセラレータ機能等が付加
されたＳＶＧＡ（ＳｕｐｅｒＶＧＡ）としての８６Ｃ
９１１（Ｓ３社による）が知られている。

【０００４】図１はＳＶＧＡをＣＲＴＣに用いた構成の
一例を示すブロック図である。

【０００５】情報処理システムのホストＣＰＵが、ホス
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。

【０００６】一方、ＳＶＧＡ１はＣＲＴにおける走査周
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。

【０００７】上述したＣＲＴ表示制御の場合、ＶＲＡＭ
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。

【０００８】しかしながら、ＣＲＴは特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。

【０００９】この点を補う表示装置として液晶表示器
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃＬｉｑｕｉｄＣｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。

【００１０】ＦＬＣＤは、以上のような記憶性を有する
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。

【００１１】このように相反する特性を有するＦＬＣＤ
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。

【００１２】以上のような利点を有するＦＬＣＤの表示
制御を、既存のＣＲＴ用表示制御回路を用いて行うこと
ができれば、ＦＬＣＤを表示装置に用いた情報処理シス
テムを、比較的廉価に構成できて有利である。

【００１３】

【目的】本発明は、ＣＲＴ用の表示制御回路を利用した
ＦＬＣＤの表示制御装置において、インターレース表示
を良好に行うことが可能な表示制御装置を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】そのために本発明では、
更新された表示状態を保持可能な表示素子を具え、表示
状態の更新を、表示更新にかかる表示ラインのみについ
て行なうことが可能な表示装置の表示制御装置におい
て、表示データを記憶した表示データ記憶手段と、イン
ターレース値を保持する保持手段と、水平同期信号を基
準にして、前記保持手段に保持されているインターレー
ス値に応じたカウントアップイネーブル時間を各水平走
査期間内に生成する生成手段と、前記生成手段で生成さ
れたカウントアップイネーブル時間の間、所定のクロッ
クのカウントを行なうカウンタ手段と、前記カウンタ手
段でカウントした値を、カウントアップ後の所定タイミ
ングでラインアドレスとして保持するアドレスラッチ手
段と、前記アドレスラッチ手段により保持されたライン
アドレスに基づき、当該ラインアドレスに対応する表示
ラインに表示する表示データを前記表示データ記憶手段
から読み出して、前記表示装置に供給する供給手段とを
具えたことを特徴とする。

【００１５】

【作用】以上の構成によれば、保持手段に保持されてい
るインターレース値に応じた、水平走査期間内のカウン
トアップイネーブル時間の間、所定クロックのカウント
を行ない、このカウントした値をインターレースのライ
ンアドレスとして保持するので、保持されるインターレ
ース値に応じたアドレスが生成され、このアドレスの表
示データに基づくインターレース表示が行われる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図２は、本発明の一実施例にかかる表示制
御装置を具えたＦＬＣ表示装置を各種文字，画像情報な
どの表示装置として用いた情報処理システムのブロック
図である。

【００１８】図において、２１は情報処理システム全体
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。１４は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（ＤｉｒｅｃｔＭｅ
ｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェースを介して本例システムと信号の授受
を行う。割込みコントローラ２４は、プログラム実行に
おける割込み処理を制御し、リアルタイムクロック２５
は本例システムにおける計時機能を司る。２０は、本発
明の一実施例にかかる表示制御装置としてのＦＬＣＤイ
ンターフェース１０によって、その表示が制御されるＦ
ＬＣ表示装置（ＦＬＣＤともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
また、ＦＬＣＤインターフェース１０にはＣＰＵ２１が
アクセスできる表示メモリウィンドウ領域も展開されて
いる。４０は上記各機器間を信号接続するためのデータ
バス，コントロールバス，アドレスバスからなるシステ
ムバスである。

【００１９】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。

【００２０】実施例１図３は、本発明の実施例１にかかるＦＬＣＤインターフ
ェース１０の詳細を示すブロック図である。

【００２１】同図に示すように、本例のＦＬＣＤインタ
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。

【００２２】図４において、ホストＣＰＵ２１（図２参
照）がインターフェース１０（図２参照）の表示メモリ
ウィンドウ領域で書込みのためにアクセスするその書換
え表示データは、システムバス４０を介して転送され、
ＦＩＦＯ１０１に一時的に格納される。また、表示メモ
リウィンドウ領域をＶＲＡＭ３の任意の領域に投映する
ためのバンクアドレスデータもシステムバス４０を介し
て転送される。表示データは、Ｒ，Ｇ，Ｂ各色２５６階
調を表現する２４ビットデータの形態を有している。Ｃ
ＰＵ２１からのコマンドや前述のバンクアドレスデータ
等、制御情報はレジスタセットデータの形態で転送さ
れ、また、ＣＰＵ２１がＳＶＧＡ側の状態を知る等のた
めにレジスタゲットデータがＣＰＵ２１側へ転送され
る。ＦＩＦＯ１０１に格納されたレジストセットデータ
および表示データは順次出力され、これらのデータに応
じてバスインターフェースユニット１０３やＶＧＡ１１
１中の各レジスタにセットされる。ＶＧＡ１１１はこれ
らレジスタのセットされた状態によって、バンクアドレ
スとその表示データおよび制御コマンドを知ることがで
きる。

【００２３】ＶＧＡ１１１は、表示メモリウィンドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。

【００２４】一方、ＶＧＡ１１１は、後に詳述されるよ
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。

【００２５】ＳＶＧＡ１には、前述したようにアクセラ
レータ機能を果すデータマニピュレータ１０５およびグ
ラフィックスエンジン１０７が設けられている。例え
ば、ＣＰＵ２１が、バスインターフェース１０３のレジ
スタに円およびその中心と半径に関するデータをセット
し円の描画を指示すると、グラフィックスエンジン１０
７はその円表示データを生成し、データマニピュレータ
１０５はこのデータをＶＲＡＭ３に書込む。

【００２６】書換検出／フラグ生成回路１１７は、ＶＧ
Ａ１１１が発生するＶＲＡＭアドレスを監視し、ＶＲＡ
Ｍ３の表示データが書換えられた（書込まれた）ときの
ＶＲＡＭアドレス、すなわちライトイネーブル信号およ
びチップセレクト信号ＣＳが“１”となったときのＶＲ
ＡＭアドレスを取り込む。そして、このＶＲＡＭアドレ
スおよびＣＰＵ９から得られるＶＲＡＭアドレスオフセ
ット、総ライン数、総ラインビット数の各データに基づ
いてラインアドレスを計算する。この計算の概念を図５
に示す。

【００２７】また、書換検出／フラグ生成回路１１７の
一部には、後述されるようにＣＰＵ９からのインターレ
ース値に応じてインターレース用ラインアドレスを生成
する回路も設けられている。

【００２８】図５に示されるように、ＶＲＡＭ３上のア
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。

【００２９】

【数１】

【００３０】書換検出／フラグ生成回路１１７は、この
計算したラインアドレスに応じて、部分書換ラインフラ
グレジスタ１１９のフラグをセットする。この様子を図
６に示す。

【００３１】図６に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ３上の対応するアドレ
スの表示が書換えられた場合、上記計算によって書換え
られたラインアドレスが検出され、このアドレスに対応
するレジスタにフラグがたてられる（“１”がセットさ
れる）。

【００３２】再び、図３を参照すると、ＣＰＵ９は、ラ
インアドレス生成回路７を介して書換検出／フラグ生成
回路１１７の書換ラインフラグレジスタの内容を読取
り、フラグがセットされているラインアドレスをＳＶＧ
Ａ１へ送出する。このとき、ラインアドレス生成回路
は、上記ラインアドレスデータに対応してラインデータ
転送イネーブル信号を送出し、ＳＶＧＡ１（のＦＩＦＯ
１１３）から上記アドレスの表示データを二値化中間調
処理回路１１に転送させる。

【００３３】二値化中間調処理回路１１は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調もしくは２５６色
の多値表示データを、ＦＬＣＤ２０の表示画面における
各画素に対応した二値の画素データに変換する。本例で
は上記表示画面の１画素は、図７に示されるように、各
色について面積の異なる表示セルを有している。これに
応じて１画素のデータも、図８に示されるように、各色
について２ビット（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ
２）を有する。従って、二値化中間調処理回路１１は８
ビットの表示データを各色２ビットそれぞれの２値デー
タ（すなわち各色４値データ）に変換する。

【００３４】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図９に示す。

【００３５】図９に明らかなように、本例では、ＶＲＡ
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。

【００３６】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。

【００３７】図３において、ボーダー生成回路１３は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。

【００３８】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。

【００３９】ボーダー生成回路１３で生成されたボーダ
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。

【００４０】ＣＰＵ９は、以上説明した構成全体を制御
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路１１７に対して、Ｖ
ＲＡＭアドレスオフセット，総ライン数および総ライン
ビット数の各データを送出し、また、ラインフラグレジ
スタの初期化を行い、また、ラインアドレス生成回路７
に対して表示開始ラインアドレス，連続表示ライン数，
総ライン数，総ラインビット数およびボーダー領域の各
データを送出し、同回路７から部分書換ラインフラグ情
報を得る。さらに、ＣＰＵ９は二値化中間調処理回路１
１に対してバンド幅，総ラインビット数および処理モー
ドの各データを送出し、ボーダー生成回路１３に対して
ボーダーパターンデータを送出する。

【００４１】また、ＣＰＵ９は、ＦＬＣＤ２０からその
温度情報，トリマ情報，Ｂｕｓｙ信号等のステータス信
号を受け取るとともに、ＦＬＣＤ２０に対してコマンド
信号，リセット信号を送出する。さらに、リフレッシュ
モードテーブル９Ａを参照して後述のインターレースリ
フレッシュ表示の制御を行う。

【００４２】以上、図３および図４を参照して説明した
ＦＬＣＤインターフェース１０によるインターレースの
リフレッシュ表示制御について以下に説明する。

【００４３】図１０は、図３に示したリフレッシュモー
ドテーブルを示す模式図である。

【００４４】リフレッシュ表示は、一般に所定期間内に
部分書換えが行われない場合に起動され、上記インター
レース値に応じて、図１０に示す部分書換えとリフレッ
シュとの比が定まる。テーブルにおいてインターレース
値、すなわち間引きするライン数は、ＦＬＣＤ２０から
の温度情報およびトリマー情報を参照して求められる。

【００４５】一般に、ＦＬＣＤ２０の温度が高くその動
作速度が速い場合は、小さなインターレース値でリフレ
ッシュの比率を高くし、温度が低く動作速度が遅い場合
には比較的大きなインターレース値で部分書換えの比率
が高くなるようにテーブルを設定する。

【００４６】図１１は、書換検出／フラグ生成回路１１
７内に設けられるインターレースラインアドレス生成回
路を示すブロック図である。

【００４７】図１１において、ＣＰＵ９がテーブル９Ａ
を参照して求めたインターレース値は、インターレース
ラッチ１２１に保持される。タイミング発生器１２３
は、インターレースラッチ１２１に保持されるインター
レース値に応じて、Ｈｓｙｎｃカウンタ１２５のカウン
トアップイネーブル時間を生成する。

【００４８】図１２はタイミング発生器１２３の詳細を
示すブロック図である。図１２において、デコーダ１２
３１はインターレース値に応じて、図１３に示す関係の
デコーダ出力を行う。このデコーダ１２３１の出力は、
それぞれの対応するアンドゲート１３３に入力する。こ
れらアンドゲート１３３の他方には、クロックに同期し
てシフトするシフトレジスタ１２３３の各ビットの信号
が入力する。この結果、タイミング発生器１２３は、図
１４に示されるような各インターレース値に対応した長
さのカウントアップイネーブル信号（時間）を出力す
る。

【００４９】Ｈｓｙｎｃカウンタ１２５は、上記カウン
トアップイネーブル時間の間、クロックに同期してカウ
ントアップし、このカウント値は、所定タイミングでア
ドレスラッチ１２７によって保持される。

【００５０】イニシャルレジスタ１３１は、Ｈｓｙｎｃ
カウンタ１２５の初期値（スタートアドレス）を保持
し、比較器１２９はインターレースラッチ１２１の値と
イニシャルレジスタ１３１の値とを比較し、等しいとき
にはイニシャルレジスタ１３１の値をクリアする。

【００５１】図１５は、図１１に示す回路の処理の流れ
を示すフローチャートである。

【００５２】ステップＳ１１でカウンタ１２５の初期化
を行い、ステップＳ１２でインターレースラッチの値を
デコーダ１２３１によってデコードする。次に、ステッ
プＳ１３，Ｓ１４でＨｓｙｎｃが“１”となる毎に、デ
コードされたインターレース値に応じて定まるカウント
イネーブル時間の間カウントアップし、アドレスラッチ
１２８は、例えばこのイネーブル時間の立下りでカウン
ト値をラッチする。このラッチしたカウント値は、イン
ターレース表示の表示ラインアドレスデータとしてライ
ンアドレス生成回路７に転送される。すなわち、カウン
ト値に応じて表示ラインが間引かれることになる。

【００５３】ステップＳ１５で、カウンタ１２５のカウ
ント値がＦＬＣＤ２０の表示ライン数である１０２４あ
るいは０に等しくなるまで、上記ステップＳ１３，Ｓ１
４の処理を繰り返し、等しくなると、ステップＳ１６で
イニシャルレジスタ１３１の初期アドレスを１だけイン
クリメントする。ステップＳ１７でこの初期アドレスが
インターレース値と等しくなったと判断すると、ステッ
プＳ１９でイニシャルレジスタ１３１の初期アドレスを
初期化して、これをＨｓｙｎｃカウンタ１２５の初期値
とする。また、初期アドレスがインターレース値に満た
ない場合は、ステップＳ１８でその値をカウンタ１２５
の初期値とする。

【００５４】図１６はインターレースラインアドレス生
成回路の他の例を示すブロック図であり、図１７はその
タイミングチャートである。

【００５５】Ｈｓｙｎｃカウンタ２０３は、

【００５６】

【外１】

【００５７】ラッチ２０４はこのカウント値を、セレク
タ２０１を介してタイミング生成器２０２から転送され
るタイミング１〜４のいずれかの信号によってラッチし
てこれを表示ラインアドレスとする。例えば、タイミン
グ１を例にとると、図１７に示すように、最初のタイミ
ング１が“１”のときカウンタ値は０であるから、表示
ラインアドレスは０となり、次のタイミング１が“１”
となるときカウンタ値は２であるから表示ラインアドレ
スは２となる。この場合１インターレース表示となる。

【００５８】また、タイミング生成器２０２からの信号
１〜４は、セレクタ２０１を介してマスクタイミング生
成回路２０５に入り、この出力マスクタイミングはデー
タマスク回路２０６に入力する。これにより、ＶＲＡＭ
からの表示データは、

【００５９】

【外２】

【００６０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、保持手段に保持されているインターレース値
に応じた、水平走査期間内のカウントアップイネーブル
時間の間、所定クロックのカウントを行ない、このカウ
ントした値をインターレースのラインアドレスとしてラ
ッチするので、保持されるインターレース値に応じたア
ドレスが生成され、このアドレスの表示データに基づく
インターレース表示が行われる。

【００６１】この結果、簡易な構成で良好なインターレ
ース表示を行うことが可能となる。

【図面の簡単な説明】

【図１】従来の表示制御装置を示すブロック図である。

【図２】本発明の一実施例にかかる情報処理システムを
示すブロック図である。

【図３】本発明の実施例１にかかる表示制御装置を示す
ブロック図である。

【図４】図３に示すＳＶＧＡの詳細を示すブロック図で
ある。

【図５】本発明の実施例におけるＶＲＡＭアドレスから
ラインアドレスへの変換を説明するための模式図であ
る。

【図６】本発明の実施例における書換え表示画素と書換
ラインフラグレジスタとの関係を示す模式図である。

【図７】本発明の実施例におけるＦＬＣＤ表示画面を示
す模式図である。

【図８】（Ａ）および（Ｂ）は、本発明の実施例におけ
る表示データのデータフォーマットを示す模式図であ
る。

【図９】本発明の実施例における表示データの処理の流
れを示すブロック図である。

【図１０】図３に示したリフレッシュモードテーブルの
模式図である。

【図１１】本発明の一実施例にかかるインターレースラ
インアドレス生成回路を示すブロック図である。

【図１２】図１１に示したタイミング発生器の詳細を示
すブロック図である。

【図１３】図１２に示したデコーダのデコード関係を説
明するための説明図である。

【図１４】上記タイミング発生器が発生するカウントア
ップイネーブル時間を示す波形図である。

【図１５】図１１に示したインターレースラインアドレ
ス生成回路における処理の流れを示すフローチャートで
ある。

【図１６】インターレースラインアドレス生成回路の他
の例を示すブロック図である。

【図１７】図１６に示した回路における処理のタイミン
グチャートである。

【符号の説明】

１ＳＶＧＡ３ＶＲＡＭ７ラインアドレス生成回路９ＣＰＵ９Ａリフレッシュモードテーブル１０ＦＬＣＤインターフェース１１二値化中間調処理回路１３ボーダー生成回路１５，１７合成回路２０ＦＬＣＤ２０Ａトリマ２１ＣＰＵ／ＦＰＵ１０１，１０３ＦＩＦＯ１０３バスインターフェースユニット１０５データマニピュレータ１０７グラフィックスエンジン１０９メモリインターフェースユニット１１１ＶＧＡ１１７書換検出／フラグ生成回路１１９部分書換ラインフラグレジスタ１２１インターレースラッチ１２３タイミング発生器１２５Ｈｓｙｎｃカウンタ１２７アドレスラッチ１２９比較回路１３１イニシャルレジスタ１３３アンドゲート２０１セレクタ２０２タイミング発生器２０３Ｈｓｙｎｃカウンタ２０４ラッチ２０５マスクタイミング生成回路２０６データマスク回路１２３１デコーダ１２３３シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者棚橋淳一東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者信谷俊行東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者森本はじめ東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者坂下達也東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (56)参考文献特開平４−3119（ＪＰ，Ａ) 特開平２−120720（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims

(57)【特許請求の範囲】

【請求項１】更新された表示状態を保持可能な表示素
子を具え、表示状態の更新を、表示更新にかかる表示ラ
インのみについて行なうことが可能な表示装置の表示制
御装置において、表示データを記憶した表示データ記憶手段と、インターレース値を保持する保持手段と、水平同期信号を基準にして、前記保持手段に保持されて
いるインターレース値に応じたカウントアップイネーブ
ル時間を各水平走査期間内に生成する生成手段と、前記生成手段で生成されたカウントアップイネーブル時
間の間、所定のクロックのカウントを行なうカウンタ手
段と、前記カウンタ手段でカウントした値を、カウントアップ
後の所定タイミングでラインアドレスとして保持するア
ドレスラッチ手段と、前記アドレスラッチ手段により保持されたラインアドレ
スに基づき、当該ラインアドレスに対応する表示ライン
に表示する表示データを前記表示データ記憶手段から読
み出して、前記表示装置に供給する供給手段とを具えた
ことを特徴とする表示制御装置。