JP2824263B2 - 高電圧併合バイポーラ／ｃｍｏｓ集積回路 - Google Patents
高電圧併合バイポーラ／ｃｍｏｓ集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は全般的に集積回路に関連し、更に具体的に言
えば、高電圧リニア・アプリケーションに応用される、
Ｎウェルをペースとした併合バイポーラ/CMOS集積回路
と、その製造方法に関連する。
えば、高電圧リニア・アプリケーションに応用される、
Ｎウェルをペースとした併合バイポーラ/CMOS集積回路
と、その製造方法に関連する。
従来の技術及び問題点 エレクトロニクス産業では、種々な機能を単一の集積
回路に集積することで、性能を改良し、システムの寸法
を小さくし、システムの信頼性を増大させようとするの
が主流である。この様な多くの応用では、アナログとデ
ジタル機能の組合せを必要とする。
回路に集積することで、性能を改良し、システムの寸法
を小さくし、システムの信頼性を増大させようとするの
が主流である。この様な多くの応用では、アナログとデ
ジタル機能の組合せを必要とする。
アナログ及びデジタル機能の両方を最適に作動させる
には、二つの半導体技術が望ましい。アナログ機能に
は、バイポーラ技術の高電圧能力、低ノイズ、より速い
スピードにより、優れた回路が製造される。一方CMOS技
術は、部品実装密度が高く、また電力が少なくてすむの
で、一般的にデジタル回路にとって優れている。デジタ
ルとアナログの両方を最適に作動させ、両者を合わせて
使用させるために、両方の技術を単一の回路で利用可能
にする、併合バイポーラ・CMOS技術（以後BiCMOSと呼
ぶ）が開発されてきた。
には、二つの半導体技術が望ましい。アナログ機能に
は、バイポーラ技術の高電圧能力、低ノイズ、より速い
スピードにより、優れた回路が製造される。一方CMOS技
術は、部品実装密度が高く、また電力が少なくてすむの
で、一般的にデジタル回路にとって優れている。デジタ
ルとアナログの両方を最適に作動させ、両者を合わせて
使用させるために、両方の技術を単一の回路で利用可能
にする、併合バイポーラ・CMOS技術（以後BiCMOSと呼
ぶ）が開発されてきた。
二つの基本的なBiCMOS工程、即ちバイポーラをベース
としたBiCMOS工程と、CMOSをベースとした（Ｎウェルを
ベースとした）BiCMOS工程が、一般的に用いられる。バ
イポーラをベースとしたBiCMOS工程には、アナログ機能
に対して高電圧を処理する能力があるが、幾つかの欠陥
がある。第一にCMOS装置は集積回路で一般的に最も使用
されている装置であるが、バイポーラ装置を最適に作動
させるには、CMOS装置を犠牲にする。通常一つの回路に
は80乃至90％のデジタル機能が含まれる。第二に深い接
合分離のために、NPN寸法はバイポーラをベースとした
工程において大きくなる。第三にバイポーラをベースと
する工程は、ＰウェルCMOS工程を必要とする。これはＰ
ウェルCMOS工程が、高速のNMOS装置を犠牲にして、速度
の遅いPMOS装置を最適に作動させるので、ASIC基本セル
・ライブラリにとって一般的に好ましくはない。
としたBiCMOS工程と、CMOSをベースとした（Ｎウェルを
ベースとした）BiCMOS工程が、一般的に用いられる。バ
イポーラをベースとしたBiCMOS工程には、アナログ機能
に対して高電圧を処理する能力があるが、幾つかの欠陥
がある。第一にCMOS装置は集積回路で一般的に最も使用
されている装置であるが、バイポーラ装置を最適に作動
させるには、CMOS装置を犠牲にする。通常一つの回路に
は80乃至90％のデジタル機能が含まれる。第二に深い接
合分離のために、NPN寸法はバイポーラをベースとした
工程において大きくなる。第三にバイポーラをベースと
する工程は、ＰウェルCMOS工程を必要とする。これはＰ
ウェルCMOS工程が、高速のNMOS装置を犠牲にして、速度
の遅いPMOS装置を最適に作動させるので、ASIC基本セル
・ライブラリにとって一般的に好ましくはない。
第二のBiCMOS工程、即ちＮウェルをベースとする工程
には、多くのASIC基本セル・ライブラリと両立性がある
という利点があり、NMOS装置に軽くドーピングされたＰ
−エピタキシャル層を提供し、高速のNMOS装置をもたら
す。しかしながら、従来の技術のＮウェル装置は、高電
圧バイポーラ装置を必要とする、混合アナログ・デジタ
ル応用には不適当である。Ｎウェル工程の流れは、CMOS
装置の特性を変えることなしには、高電圧（５ボルト以
上）の応用に役立たない。更にＮウェルをベースとした
工程は、アナログが良く機能するのに必要な低いシート
・ベースを提供しない。
には、多くのASIC基本セル・ライブラリと両立性がある
という利点があり、NMOS装置に軽くドーピングされたＰ
−エピタキシャル層を提供し、高速のNMOS装置をもたら
す。しかしながら、従来の技術のＮウェル装置は、高電
圧バイポーラ装置を必要とする、混合アナログ・デジタ
ル応用には不適当である。Ｎウェル工程の流れは、CMOS
装置の特性を変えることなしには、高電圧（５ボルト以
上）の応用に役立たない。更にＮウェルをベースとした
工程は、アナログが良く機能するのに必要な低いシート
・ベースを提供しない。
多くの基本「セル」が、バイポーラ及びCMOS応用のた
めに開発されてきた。これらのセルを使用すれば、設計
時間が短縮され、設計エラーが無くなる。しかしながら
基本CMOSセルは、高電圧応用にまで拡張される従来の技
術のBiCMOS工程で用いられない。これはCMOS装置の特設
が、セルが設計されたものとは、相違する結果となるた
めである。新しい工程のために、基本セル・ライブラリ
を再び特性づけたり、再び設計することには、費用と時
間が掛かる。
めに開発されてきた。これらのセルを使用すれば、設計
時間が短縮され、設計エラーが無くなる。しかしながら
基本CMOSセルは、高電圧応用にまで拡張される従来の技
術のBiCMOS工程で用いられない。これはCMOS装置の特設
が、セルが設計されたものとは、相違する結果となるた
めである。新しい工程のために、基本セル・ライブラリ
を再び特性づけたり、再び設計することには、費用と時
間が掛かる。
従って、BiCMOSライブラリの部分的セットとして、存
在するCMOS基本セル・ライブラリの使用を可能にしなが
ら、高性能アナログ及びデジタル機能を提供できるBiCM
OS技術への要求がある。更にBiCMOS技術のバイポーラに
おいて、20乃至30ボルトの範囲の電圧を処理できること
が望ましい。
在するCMOS基本セル・ライブラリの使用を可能にしなが
ら、高性能アナログ及びデジタル機能を提供できるBiCM
OS技術への要求がある。更にBiCMOS技術のバイポーラに
おいて、20乃至30ボルトの範囲の電圧を処理できること
が望ましい。
問題点を解決するための手段及び作用 本発明によると、従来の併合バイポーラ/CMOS装置に
係わる欠点や問題点を、著しく排除もしくは妨げる、併
合バイポーラ及びCMOS技術が提供される。
係わる欠点や問題点を、著しく排除もしくは妨げる、併
合バイポーラ及びCMOS技術が提供される。
本発明による集積回路は、Ｐ＋基板を利用し、その上
にＰ−エピタキシー層が形成される。Ｎ＋領域が第一の
Ｐ−エピタキシー層に形成される。Ｎ＋領域はPMOSトラ
ンジスタとNPNトランジスタに抵抗の低い領域を提供
し、一方Ｐ＋基板はNMOSトランジスタに抵抗の低い領域
を提供する。この代わりにＰ＋領域を、NMOS装置の下の
第一のＰ−エピタキシー層にＮ＋領域から分離して形成
しても良い。
にＰ−エピタキシー層が形成される。Ｎ＋領域が第一の
Ｐ−エピタキシー層に形成される。Ｎ＋領域はPMOSトラ
ンジスタとNPNトランジスタに抵抗の低い領域を提供
し、一方Ｐ＋基板はNMOSトランジスタに抵抗の低い領域
を提供する。この代わりにＰ＋領域を、NMOS装置の下の
第一のＰ−エピタキシー層にＮ＋領域から分離して形成
しても良い。
本発明のこの局面は、高電圧NPNトランジスタを供給
しながら、各装置に抵抗の低い領域を提供する。これら
の抵抗の低い層に対する従来の技術のツイン・ウェルDU
F法は、Ｎ＋領域とＰ＋領域が近接しているため、固有
の低いブレークダウン電圧を持ち、コレクタから基板に
高いキャパシタンスを生じさせる。
しながら、各装置に抵抗の低い領域を提供する。これら
の抵抗の低い層に対する従来の技術のツイン・ウェルDU
F法は、Ｎ＋領域とＰ＋領域が近接しているため、固有
の低いブレークダウン電圧を持ち、コレクタから基板に
高いキャパシタンスを生じさせる。
本発明のもう一つの局面では、NMOS及びPMOS装置の特
性を保持するために、高温バイポーラ拡散及び酸化サイ
クルは、CMOS活性領域が定められる前に行われる。重大
なことには、発明のこの局面により、基本CMOSセルがデ
ジタル／アナログ回路の設計で利用可能となり、よって
設計時間が短縮されるという技術的利点がもたらされ
る。
性を保持するために、高温バイポーラ拡散及び酸化サイ
クルは、CMOS活性領域が定められる前に行われる。重大
なことには、発明のこの局面により、基本CMOSセルがデ
ジタル／アナログ回路の設計で利用可能となり、よって
設計時間が短縮されるという技術的利点がもたらされ
る。
本発明の更にもう一つの局面では、窒化物層がベース
領域の拡散に先立ち、集積回路表面に形成され、酸化障
壁として機能する。発明のこの局面により不活性アニー
ルがなされ、拡散の間のシリコン酸化による損傷を最小
限にする。この代わりに、イオン注入工程におけるシリ
コンへの損傷を減らすために、窒化物層が注入以前に形
成されてもよい。窒化物層を、熱酸化のような他の高温
サイクルの間、ベース領域に残して置くことも望まし
い。
領域の拡散に先立ち、集積回路表面に形成され、酸化障
壁として機能する。発明のこの局面により不活性アニー
ルがなされ、拡散の間のシリコン酸化による損傷を最小
限にする。この代わりに、イオン注入工程におけるシリ
コンへの損傷を減らすために、窒化物層が注入以前に形
成されてもよい。窒化物層を、熱酸化のような他の高温
サイクルの間、ベース領域に残して置くことも望まし
い。
本発明並びにその利点が更によく理解されるように、
以下図面について詳しく説明する。
以下図面について詳しく説明する。
実施例 本発明の好ましい実施態様は、第１乃至11図を参照と
して、良く理解されるであろう。図面の同様な部分に
は、同じ参照番号を用いている。
して、良く理解されるであろう。図面の同様な部分に
は、同じ参照番号を用いている。
第１図は、従来の修正コレクタ拡散分離BiCMOS（CDI
−BiCMOS）技術の断面図である。集積回路10は、PMOSト
ランジスタ12、NMOSトランジスタ14、及びバイポーラ・
トランジスタ16を含む。
−BiCMOS）技術の断面図である。集積回路10は、PMOSト
ランジスタ12、NMOSトランジスタ14、及びバイポーラ・
トランジスタ16を含む。
PMOSトランジスタ12は、ポリシリコン・ゲート22によ
り橋渡しされる、Ｐ＋ソース／ドレイン領域を収めるＮ
ウェル18を含む。Ｎウェル18は、一般的にバイポーラ技
術用語で「埋込みコレクタ」として知られる、Ｎ＋DUF
（ディフュージョン・アンダー・フィルム、半導体層下
の埋込み拡散領域）により、Ｐ形基板24から分離され
る。
り橋渡しされる、Ｐ＋ソース／ドレイン領域を収めるＮ
ウェル18を含む。Ｎウェル18は、一般的にバイポーラ技
術用語で「埋込みコレクタ」として知られる、Ｎ＋DUF
（ディフュージョン・アンダー・フィルム、半導体層下
の埋込み拡散領域）により、Ｐ形基板24から分離され
る。
NMOSトランジスタ14は、基板24の上に形成されたＰ−
エピタキシー層30に収められる、拡散されたＮ＋ソース
／ドレイン領域を含む。ゲート31は、Ｎ＋ソース／ドレ
イン領域28の上に形成される。
エピタキシー層30に収められる、拡散されたＮ＋ソース
／ドレイン領域を含む。ゲート31は、Ｎ＋ソース／ドレ
イン領域28の上に形成される。
バイポーラ・トランジスタ16は、Ｎ＋エミッタ34とＰ
＋コンタクト36を収めるＰ−ベース領域32を含む。ベー
ス32はＮウェル38に収められ、Ｎウェル38は又、Ｎ＋コ
ンタクト40と深いＮ＋コレクタ41をも収める。このコレ
クタ41は省いてもかまわない。Ｎウェル38は、Ｎ＋DUF
領域42により、基板から分離されている。
＋コンタクト36を収めるＰ−ベース領域32を含む。ベー
ス32はＮウェル38に収められ、Ｎウェル38は又、Ｎ＋コ
ンタクト40と深いＮ＋コレクタ41をも収める。このコレ
クタ41は省いてもかまわない。Ｎウェル38は、Ｎ＋DUF
領域42により、基板から分離されている。
修正CDI−BiCMOS技術の別の実施態様では、Ｎ＋DUF領
域26及び42が用いられていないところは全て、Ｐ＋DUF
領域44を使う。これは一般的に、「ツイン・ウェル」DU
F工程と呼ばれる。
域26及び42が用いられていないところは全て、Ｐ＋DUF
領域44を使う。これは一般的に、「ツイン・ウェル」DU
F工程と呼ばれる。
修正CDI−BiCMOS集積回路10は、Ｎ＋DUF領域26及び42
がそれぞれＮウェル18及び38の下に形成されるという点
で、従来のCDI−BiCMOS技術とは相違する。Ｎ＋DUF領域
26及び42の目的は二つある。第一に、Ｎ＋DUF領域26及
び42は、電流を通す抵抗の低い通路を提供する。従っ
て、バイポーラNPNトランジスタ16において、電流はエ
ミッタ34から流れ出し、ベース32及びＮウェル38を通
り、Ｎ＋DUF領域42に流れ込む。次に電流は、Ｎ＋DUF領
域42を通って横方向に流れ、Ｎウェル38を通ってコンタ
クト40に戻る。Ｎ＋DUF領域により設けられた抵抗の低
い通路は、高電圧の応用では必要である。さもなけれ
ば、比較的抵抗の高いＮウェル38で、大きな電圧降下が
生じるであろう。
がそれぞれＮウェル18及び38の下に形成されるという点
で、従来のCDI−BiCMOS技術とは相違する。Ｎ＋DUF領域
26及び42の目的は二つある。第一に、Ｎ＋DUF領域26及
び42は、電流を通す抵抗の低い通路を提供する。従っ
て、バイポーラNPNトランジスタ16において、電流はエ
ミッタ34から流れ出し、ベース32及びＮウェル38を通
り、Ｎ＋DUF領域42に流れ込む。次に電流は、Ｎ＋DUF領
域42を通って横方向に流れ、Ｎウェル38を通ってコンタ
クト40に戻る。Ｎ＋DUF領域により設けられた抵抗の低
い通路は、高電圧の応用では必要である。さもなけれ
ば、比較的抵抗の高いＮウェル38で、大きな電圧降下が
生じるであろう。
第二に、Ｎ＋DUF領域26及び42は、PMOSトランジスタ1
2とNPNトランジスタ16の両方に形成された、寄生PNPト
ランジスタの影響を緩和する。PMOSトランジスタ12で
は、PNPトランジスタはソース／ドレイン領域20、Ｎウ
ェル18、及びＰ基板24により形成される。同様に、寄生
PNPトランジスタが、Ｐ−ベース32、Ｎウェル38、及び
Ｐ基板24により、NPNトランジスタ16に形成される。寄
生PNPトランジスタは、所定の装置から電流を引き、基
板に電流を流しても良い。基板は比較的抵抗が高いの
で、装置を不適切にターン・オンする電圧が生じるであ
ろう。Ｎ＋DUF領域26及び42は、寄生PNPトランジスタの
利得を減らすように働き、その影響を緩和する。省略可
能なＰ＋DUF領域44は、Ｎ＋ソース／ドレイン領域下の
横方向の抵抗を下げ、これにより横方向の寄生NPN装置
が、利得の高い領域へとターン・オンする可能性を低め
る。
2とNPNトランジスタ16の両方に形成された、寄生PNPト
ランジスタの影響を緩和する。PMOSトランジスタ12で
は、PNPトランジスタはソース／ドレイン領域20、Ｎウ
ェル18、及びＰ基板24により形成される。同様に、寄生
PNPトランジスタが、Ｐ−ベース32、Ｎウェル38、及び
Ｐ基板24により、NPNトランジスタ16に形成される。寄
生PNPトランジスタは、所定の装置から電流を引き、基
板に電流を流しても良い。基板は比較的抵抗が高いの
で、装置を不適切にターン・オンする電圧が生じるであ
ろう。Ｎ＋DUF領域26及び42は、寄生PNPトランジスタの
利得を減らすように働き、その影響を緩和する。省略可
能なＰ＋DUF領域44は、Ｎ＋ソース／ドレイン領域下の
横方向の抵抗を下げ、これにより横方向の寄生NPN装置
が、利得の高い領域へとターン・オンする可能性を低め
る。
修正CDI−BiCMOS技術には、幾つかの問題点がある。
重大の問題の一つに、修正CDI−BiCMOS技術を用いて装
置を製造する順番が挙げられる。以下で説明される様
に、活性素子領域を定めるチャンネル・ストップ領域及
びフィールド酸化物は、ベース32及び深いＮ＋コレクタ
41が熱サイクリングされる前に形成され、活性素子領域
を自己整合する。高電圧バイポーラ装置を実施するため
に、CDI−BiCMOSが利用されるならば、深いＮ＋コレク
タ、及び深く多量にドーピングされたベースに必要な高
熱サイクリングは、チャンネル・ストップ拡散を増加さ
せ、降伏電圧、キャパシタンス、及び装置の減寸のよう
な、CMOS特性を変化させることになろう。
重大の問題の一つに、修正CDI−BiCMOS技術を用いて装
置を製造する順番が挙げられる。以下で説明される様
に、活性素子領域を定めるチャンネル・ストップ領域及
びフィールド酸化物は、ベース32及び深いＮ＋コレクタ
41が熱サイクリングされる前に形成され、活性素子領域
を自己整合する。高電圧バイポーラ装置を実施するため
に、CDI−BiCMOSが利用されるならば、深いＮ＋コレク
タ、及び深く多量にドーピングされたベースに必要な高
熱サイクリングは、チャンネル・ストップ拡散を増加さ
せ、降伏電圧、キャパシタンス、及び装置の減寸のよう
な、CMOS特性を変化させることになろう。
一般的にCDI−BiCMOS工程では、存在する多量のＰ＋
ソース／ドレイン注入を利用するか、もしくは1E12乃至
5E13atoms/CCの範囲のＰ−注入を軽く行い、浅い（0.5
乃至1.0um）のNPNベースを形成する。一方Ｎ＋ソース／
ドレイン領域はNPNエミッタとして機能する。これらの
方法により、高熱サイクリングの逆効果は避けられる
が、バイポーラNPN装置の機能は低下する。前者の場
合、多量のＰ＋注入（1015前後）は、多量のNPNベース
・ドーピングにより、極めて低いベース・シート抵抗
（約30ohm/sq）を生み出す。この多量のベース・ドーピ
ングにより、低いトランジスタ利得（Hfe）がもたらさ
れる。更に多量のＰ＋注入はシリコンを破損し、許容さ
れ得ないエミッタ・ベース漏れ電流をもたらす。第二の
方法は一般的に、高いベース・シート抵抗（1000乃至50
00ohm/sq）を生じさせ、これによりNPNノイズ・レベル
が高くなり、電流が高いときNPNのHfeロール・オフを増
やし、ベース抵抗の非直線性を増やす。これらは全て、
アナログ設計において重要である。
ソース／ドレイン注入を利用するか、もしくは1E12乃至
5E13atoms/CCの範囲のＰ−注入を軽く行い、浅い（0.5
乃至1.0um）のNPNベースを形成する。一方Ｎ＋ソース／
ドレイン領域はNPNエミッタとして機能する。これらの
方法により、高熱サイクリングの逆効果は避けられる
が、バイポーラNPN装置の機能は低下する。前者の場
合、多量のＰ＋注入（1015前後）は、多量のNPNベース
・ドーピングにより、極めて低いベース・シート抵抗
（約30ohm/sq）を生み出す。この多量のベース・ドーピ
ングにより、低いトランジスタ利得（Hfe）がもたらさ
れる。更に多量のＰ＋注入はシリコンを破損し、許容さ
れ得ないエミッタ・ベース漏れ電流をもたらす。第二の
方法は一般的に、高いベース・シート抵抗（1000乃至50
00ohm/sq）を生じさせ、これによりNPNノイズ・レベル
が高くなり、電流が高いときNPNのHfeロール・オフを増
やし、ベース抵抗の非直線性を増やす。これらは全て、
アナログ設計において重要である。
アナログのために改良されたNPN装置を用いるには、
より適切なベース・シート（約200ohm/sq），及び深い
ベース（約1.5ミクロン）が必要である。しかしなが
ら、この工程で必要とされる高温ベース拡散は、ベース
ラインCMOS工程を変え、CMOS基本セルの利用を妨げるで
あろう。更にHfeが著しく下げられるので、この深いベ
ースがあっては、浅いＮ＋ソース／ドレイン領域を、も
はやNPNエミッタとして使用できない。よって、ベース
ラインCMOS工程とは相反するが、別個の深いエミッタ工
程が必要である。
より適切なベース・シート（約200ohm/sq），及び深い
ベース（約1.5ミクロン）が必要である。しかしなが
ら、この工程で必要とされる高温ベース拡散は、ベース
ラインCMOS工程を変え、CMOS基本セルの利用を妨げるで
あろう。更にHfeが著しく下げられるので、この深いベ
ースがあっては、浅いＮ＋ソース／ドレイン領域を、も
はやNPNエミッタとして使用できない。よって、ベース
ラインCMOS工程とは相反するが、別個の深いエミッタ工
程が必要である。
第二の問題は、NMOSトランジスタ14に関する。現在、
ツイン・ウェルDUF工程では、Ｎ＋DUFが使用されていな
いところは全て、Ｐ＋DUFが使用されなければならな
い。この解決法は、高電圧が見られないデジタル応用で
は適切だが、５ボルトよりかなり上の電圧が、隣接する
Ｎ＋DUF及びＰ＋DUFの関に、ブレークダウンを生じさせ
るような、アナログ応用では望ましくない。更に、隣接
するＮ＋及びＰ＋DUF領域は、コレクタ・基板間のキャ
パシタンスを増加し、NPNトランジスタ16の速度を著し
く低下させる。
ツイン・ウェルDUF工程では、Ｎ＋DUFが使用されていな
いところは全て、Ｐ＋DUFが使用されなければならな
い。この解決法は、高電圧が見られないデジタル応用で
は適切だが、５ボルトよりかなり上の電圧が、隣接する
Ｎ＋DUF及びＰ＋DUFの関に、ブレークダウンを生じさせ
るような、アナログ応用では望ましくない。更に、隣接
するＮ＋及びＰ＋DUF領域は、コレクタ・基板間のキャ
パシタンスを増加し、NPNトランジスタ16の速度を著し
く低下させる。
修正CDI−BiCMOS技術における第三の問題点は、NPNト
ランジスタ16は、Ｎ＋DUF42を利用して抵抗の低い、横
方向の通路を設けるが、Ｎ＋DUF42とコレクタ40の間に
は、抵抗の低い通路を設けないので、Ｎウェル38の電圧
降下を増加することである。Ｎ＋DUF42とコンタクト40
の間の、深いＮ＋領域を使うこれらの装置は、CMOSチャ
ンネル・ストップ注入の後、深いＮ＋領域を形成し、よ
ってCMOS装置の動作を変化させる。
ランジスタ16は、Ｎ＋DUF42を利用して抵抗の低い、横
方向の通路を設けるが、Ｎ＋DUF42とコレクタ40の間に
は、抵抗の低い通路を設けないので、Ｎウェル38の電圧
降下を増加することである。Ｎ＋DUF42とコンタクト40
の間の、深いＮ＋領域を使うこれらの装置は、CMOSチャ
ンネル・ストップ注入の後、深いＮ＋領域を形成し、よ
ってCMOS装置の動作を変化させる。
第２図は、リニアBiCMOS（以降LinBiCMOS）技術を用
いた、第一の工程段階の断面図である。Ｐ−エピタキシ
ー層46は、Ｐ＋基板48上に形成される。Ｐ−エピタキシ
ー層46は酸化され、パターン処理され、Ｎ＋DUF領域50
及び52を画定する。Ｎ＋DUF領域50及び52を覆う酸化物
が除去され、Ｐ−エピタキシー層46の露出された領域
に、アンチモンのようなドーパントが注入される。注入
物は拡散され、Ｎ＋DUF領域50及び52を形成し、残りの
酸化物は除去される。
いた、第一の工程段階の断面図である。Ｐ−エピタキシ
ー層46は、Ｐ＋基板48上に形成される。Ｐ−エピタキシ
ー層46は酸化され、パターン処理され、Ｎ＋DUF領域50
及び52を画定する。Ｎ＋DUF領域50及び52を覆う酸化物
が除去され、Ｐ−エピタキシー層46の露出された領域
に、アンチモンのようなドーパントが注入される。注入
物は拡散され、Ｎ＋DUF領域50及び52を形成し、残りの
酸化物は除去される。
Ｐ＋基板48の利用により、従来の技術に比べて、著し
い利点がみられる。集積回路の製造段階において、Ｐ＋
基板は第一のＰ−エピタキシー層46へと上方向に拡散す
る。Ｐ−エピタキシーの幅は、Ｐ＋基板48と、Ｎ＋DUF
領域51及び52の間の、最終的な距離を変えるよう調節さ
れ得る。通常この距離は、数ミクロンが望ましい。この
上方向の拡散の後、Ｐ＋基板はNMOS装置14に、低抵抗領
域を提供するよう利用され得る。
い利点がみられる。集積回路の製造段階において、Ｐ＋
基板は第一のＰ−エピタキシー層46へと上方向に拡散す
る。Ｐ−エピタキシーの幅は、Ｐ＋基板48と、Ｎ＋DUF
領域51及び52の間の、最終的な距離を変えるよう調節さ
れ得る。通常この距離は、数ミクロンが望ましい。この
上方向の拡散の後、Ｐ＋基板はNMOS装置14に、低抵抗領
域を提供するよう利用され得る。
この代わりに、パターン処理されたＰ＋領域53が、低
抵抗領域を提供するよう、第一のＰ−エピタキシー層46
に形成されてもよい。ツイン・ウェル工程とは反対に、
パターン処理されたＰ＋領域はNMOS装置14の下に形成さ
れるが、Ｎ＋DUF装置50又は52へは伸びない。従って、
低いブレークダウン電圧と高いキャパシタンスは、パタ
ーン処理されたＰ＋領域53の固有の特性ではない。
抵抗領域を提供するよう、第一のＰ−エピタキシー層46
に形成されてもよい。ツイン・ウェル工程とは反対に、
パターン処理されたＰ＋領域はNMOS装置14の下に形成さ
れるが、Ｎ＋DUF装置50又は52へは伸びない。従って、
低いブレークダウン電圧と高いキャパシタンスは、パタ
ーン処理されたＰ＋領域53の固有の特性ではない。
本発明ではブレークダウン電圧に悪いインパクトを与
えることなく、また、コレクタ−基板間容量の増大を招
くことなく低抵抗を提供する、 図２において、Ｐ＋領域53に対する領域52と50との間
のＰ−EPI領域の量はＰ＋領域53をＮ＋領域より小さく
することによって増加される。もしＰ＋領域53が（Ｎ＋
領域と）同サイズかそれより大きい場合、コレクタ−基
板間容量が増加することになる。
えることなく、また、コレクタ−基板間容量の増大を招
くことなく低抵抗を提供する、 図２において、Ｐ＋領域53に対する領域52と50との間
のＰ−EPI領域の量はＰ＋領域53をＮ＋領域より小さく
することによって増加される。もしＰ＋領域53が（Ｎ＋
領域と）同サイズかそれより大きい場合、コレクタ−基
板間容量が増加することになる。
第３図は、LinBiCMOS技術の第二段階の断面図を示
す。厚さが５乃至10ミクロンの範囲のＰ−エピタキシー
層54が、Ｐ−エピタキシー46と、Ｎ＋DUF領域50及び52
の上に形成される。第二のＰ−エピタキシー層54は、酸
化され、パターン処理され、Ｎ＋DUF領域50及び52の上
にそれぞれ、Ｎウェル領域56及び58を定める。リンのよ
うなＮ形のドーパントが、第二のＰ−エピタキシー層54
に注入されても良い。注入物はＰ−エピタキシー54に拡
散され、Ｎウェル領域56と58を形成する。Ｎ＋DUF領域5
0及び52は、Ｐ−エピタキシー54へと上方向に拡散す
る。同様にＰ＋基板48は、Ｐ−エピタキシー46へと、上
方向に拡散する。Ｎウェル拡散の後、再び基板はパター
ン処理され、エッチングされて、Ｎ＋コレクタ60を定め
る。Ｎ＋コレクタ60は、液体ドーパントを炉被着及び拡
散で用いたり、又は注入及び拡散のような、本技術分野
で知られる幾つかの技術により形成され得る。深いＮ＋
コレクタの形成には、摂氏約1200度の高温サイクルが必
要である。従ってこの工程は、活性装置が画定される前
に行われることが大切である。これは第４乃至９図と関
連して説明される。
す。厚さが５乃至10ミクロンの範囲のＰ−エピタキシー
層54が、Ｐ−エピタキシー46と、Ｎ＋DUF領域50及び52
の上に形成される。第二のＰ−エピタキシー層54は、酸
化され、パターン処理され、Ｎ＋DUF領域50及び52の上
にそれぞれ、Ｎウェル領域56及び58を定める。リンのよ
うなＮ形のドーパントが、第二のＰ−エピタキシー層54
に注入されても良い。注入物はＰ−エピタキシー54に拡
散され、Ｎウェル領域56と58を形成する。Ｎ＋DUF領域5
0及び52は、Ｐ−エピタキシー54へと上方向に拡散す
る。同様にＰ＋基板48は、Ｐ−エピタキシー46へと、上
方向に拡散する。Ｎウェル拡散の後、再び基板はパター
ン処理され、エッチングされて、Ｎ＋コレクタ60を定め
る。Ｎ＋コレクタ60は、液体ドーパントを炉被着及び拡
散で用いたり、又は注入及び拡散のような、本技術分野
で知られる幾つかの技術により形成され得る。深いＮ＋
コレクタの形成には、摂氏約1200度の高温サイクルが必
要である。従ってこの工程は、活性装置が画定される前
に行われることが大切である。これは第４乃至９図と関
連して説明される。
Ｎ＋コレクタ拡散の後、酸化物は取り除かれ、パッド
酸化物層62が表面上に形成される。フォトレジスト層64
がパッド酸化物層62の上に形成され、ベース領域68を定
める窓66が、写真印刷技術により形成される。ホウ素注
入が窓66を介して行われ、次にフォトレジスト層64が取
り除かれる。
酸化物層62が表面上に形成される。フォトレジスト層64
がパッド酸化物層62の上に形成され、ベース領域68を定
める窓66が、写真印刷技術により形成される。ホウ素注
入が窓66を介して行われ、次にフォトレジスト層64が取
り除かれる。
第４図は、LinBiCMOS技術を用いた工程の第三段階を
示す。フォトレジスト層64の除去後、窒化物層70が、パ
ッド酸化物層62の上に形成される。窒化物層70が被着さ
れた後、ベース68に対すホウ素注入が、Ｎウェル58に拡
散される。ベース拡散の後、窒化物層70はフォトレジス
ト層72で覆われ、フォトレジスト層72と窒化物層70の両
方が、パターン処理され、写真印刷技術でエッチングさ
れる。ホウ素チャンネル・ストップ注入（＋の記号で記
される）が、露出した領域で行われ、活性装置の間を絶
縁させる。
示す。フォトレジスト層64の除去後、窒化物層70が、パ
ッド酸化物層62の上に形成される。窒化物層70が被着さ
れた後、ベース68に対すホウ素注入が、Ｎウェル58に拡
散される。ベース拡散の後、窒化物層70はフォトレジス
ト層72で覆われ、フォトレジスト層72と窒化物層70の両
方が、パターン処理され、写真印刷技術でエッチングさ
れる。ホウ素チャンネル・ストップ注入（＋の記号で記
される）が、露出した領域で行われ、活性装置の間を絶
縁させる。
ベース拡散と深いコレクタの形成が、CMOSトランジス
タ領域を定める前に行われることが、本発明の重要な点
である。これらの拡散は通常約摂氏1100度乃至1200度で
行われるので、いかなる拡散されたチャンネル・ストッ
プ領域、もしくはソース／ドレイン領域も更に拡散さ
れ、装置の特性は変えられる。従ってCMOSトランジスタ
の特性を成す基本セルの機能は、著しく変えられる。よ
って本発明により、バイポーラ装置と関連する全ての高
温サイクルは、CMOSトランジスタの形成以前に行われ、
基本セルの使用を可能にするという重大な技術的な利点
がもたらされる。
タ領域を定める前に行われることが、本発明の重要な点
である。これらの拡散は通常約摂氏1100度乃至1200度で
行われるので、いかなる拡散されたチャンネル・ストッ
プ領域、もしくはソース／ドレイン領域も更に拡散さ
れ、装置の特性は変えられる。従ってCMOSトランジスタ
の特性を成す基本セルの機能は、著しく変えられる。よ
って本発明により、バイポーラ装置と関連する全ての高
温サイクルは、CMOSトランジスタの形成以前に行われ、
基本セルの使用を可能にするという重大な技術的な利点
がもたらされる。
本発明のもう一つの重要な点として、ベース68の拡散
は、窒化物層がウェハの表面を覆っている間に成され
る。シリコンが酸化されるならば、高温によりベース68
が損傷を受けるので、窒化物層71はベース68をいかなる
酸化要因からも保護する。従って窒化物層を使うベース
拡散は、不活性拡散を提供し、注入された領域の酸化、
またその結果生じる損傷を防ぐ。
は、窒化物層がウェハの表面を覆っている間に成され
る。シリコンが酸化されるならば、高温によりベース68
が損傷を受けるので、窒化物層71はベース68をいかなる
酸化要因からも保護する。従って窒化物層を使うベース
拡散は、不活性拡散を提供し、注入された領域の酸化、
またその結果生じる損傷を防ぐ。
この代わりに窒化物層70は、ベース68の注入以前に形
成されても良い。その場合イオンはまず窒化物層70を通
過しなければならないので、窒化物層70は、シリコン表
面でイオンの速度を遅くする働きをする。イオンの速度
を遅くすることで、シリコンの損傷は著しく少なくな
る。
成されても良い。その場合イオンはまず窒化物層70を通
過しなければならないので、窒化物層70は、シリコン表
面でイオンの速度を遅くする働きをする。イオンの速度
を遅くすることで、シリコンの損傷は著しく少なくな
る。
結果として、第５図に示されるように、フォトレジス
ト層72は除去され、残りの窒化物層70と露出したパッド
酸化物層62の上に、別のフォトレジスト層74が形成され
る。ウェット・エッチングが行われ、窒化物層70もしく
はフォトレジスト層74のどちらにも覆われていない。パ
ッド酸化物層62の部分が取り除かれる。リン・チャンネ
ル・ストップ注入（−の記号にで記される）は、パッド
酸化物62がエッチングで除された領域で行われ、それゆ
えＮウェル領域56及び58に絶縁を与える。リン注入とホ
ウ素注入の順番は、逆でも構わない。しかしながら両方
とも一般的に、20ボルト以上の装置の絶縁には必須であ
る。
ト層72は除去され、残りの窒化物層70と露出したパッド
酸化物層62の上に、別のフォトレジスト層74が形成され
る。ウェット・エッチングが行われ、窒化物層70もしく
はフォトレジスト層74のどちらにも覆われていない。パ
ッド酸化物層62の部分が取り除かれる。リン・チャンネ
ル・ストップ注入（−の記号にで記される）は、パッド
酸化物62がエッチングで除された領域で行われ、それゆ
えＮウェル領域56及び58に絶縁を与える。リン注入とホ
ウ素注入の順番は、逆でも構わない。しかしながら両方
とも一般的に、20ボルト以上の装置の絶縁には必須であ
る。
第６図は、LinBiCMOS工程技術の第五段階を示す。チ
ャンネル・ストップ・リンの注入後、リン層74は除去さ
れ、チャンネル・ストップは拡散される。リンが拡散さ
れると、第４図と関連して説明されたように、フィール
ド酸化物領域76が、窒化物層70が取り除かれたＮウェル
領域56及び58、またＰ−エピタキシー層に成長される。
残りの窒化物層70は、リン・チャンネル・ストップ拡散
／熱酸化処理の間に、ベース68を覆う。これによりベー
ス68の損傷された部分は、この段階での高温サイクルの
間、酸化されないという利点がもたらされる。
ャンネル・ストップ・リンの注入後、リン層74は除去さ
れ、チャンネル・ストップは拡散される。リンが拡散さ
れると、第４図と関連して説明されたように、フィール
ド酸化物領域76が、窒化物層70が取り除かれたＮウェル
領域56及び58、またＰ−エピタキシー層に成長される。
残りの窒化物層70は、リン・チャンネル・ストップ拡散
／熱酸化処理の間に、ベース68を覆う。これによりベー
ス68の損傷された部分は、この段階での高温サイクルの
間、酸化されないという利点がもたらされる。
リン・チャンネル・ストップ拡散／フィールド酸化物
成形の後、残りの窒化物70は除去され、またもし望まれ
るならば、フォトレジスト・マスク78が、後にNMOSトラ
ンジスタを収める領域の上に形成される。ホウ素しきい
値電圧調節注入が、フィールド酸化物領域76もしくは、
フォトレジスト・マスク78でマスクされていない領域で
行われる。マスク78を利用して、「注入されていない」
NMOS装置を形成しても良いが、LinBiCMOS工程では必要
ではない。
成形の後、残りの窒化物70は除去され、またもし望まれ
るならば、フォトレジスト・マスク78が、後にNMOSトラ
ンジスタを収める領域の上に形成される。ホウ素しきい
値電圧調節注入が、フィールド酸化物領域76もしくは、
フォトレジスト・マスク78でマスクされていない領域で
行われる。マスク78を利用して、「注入されていない」
NMOS装置を形成しても良いが、LinBiCMOS工程では必要
ではない。
第７図は、LinBiCMOS工程技術の第六番目の段階を示
す。ポリシリコン層がウェハ表面上に被着及びドーピン
グされ、パターン処理、エッチングされ、PMOSとNMOSト
ランジスタにそれぞれゲート80及び82を形成する。この
時またポリシリコン層により、キャパシタに第一の極板
が形成されても良い。インターレベル酸化により、ゲー
ト80と82、及び第一の極板84の上に、薄い酸化物層85が
形成される。キャパシタを形成するならば、窒化物被
着、酸化、ポリシリコン被着、及び注入が連続して行わ
れ、被着された層はパターン処理及びエッチングされ、
インターレベル窒化物層86と第二の極板88を形成する。
す。ポリシリコン層がウェハ表面上に被着及びドーピン
グされ、パターン処理、エッチングされ、PMOSとNMOSト
ランジスタにそれぞれゲート80及び82を形成する。この
時またポリシリコン層により、キャパシタに第一の極板
が形成されても良い。インターレベル酸化により、ゲー
ト80と82、及び第一の極板84の上に、薄い酸化物層85が
形成される。キャパシタを形成するならば、窒化物被
着、酸化、ポリシリコン被着、及び注入が連続して行わ
れ、被着された層はパターン処理及びエッチングされ、
インターレベル窒化物層86と第二の極板88を形成する。
第８図は、LinBiCMOS工程技術の第７番目の段階を示
す。フォトレジスト層がウェハ表面上に形成され、パタ
ーン処理、エッチングされ、フォトレジスト・マスク90
露出領域が形成される。ここにはＮ−注入が望ましい。
一般的にＮ−注入は、1013の範囲のリンを軽く注入する
ことで成される。Ｎ−注入は、Ｎウェル領域56に対する
バックゲート・コンタクト92及び、NMOSトランジスタの
Ｎ−トランジスタ／ドレイン領域94を形成するのに用い
られる。
す。フォトレジスト層がウェハ表面上に形成され、パタ
ーン処理、エッチングされ、フォトレジスト・マスク90
露出領域が形成される。ここにはＮ−注入が望ましい。
一般的にＮ−注入は、1013の範囲のリンを軽く注入する
ことで成される。Ｎ−注入は、Ｎウェル領域56に対する
バックゲート・コンタクト92及び、NMOSトランジスタの
Ｎ−トランジスタ／ドレイン領域94を形成するのに用い
られる。
Ｎ−領域94は、NMOS装置のドレインの端で電界を減少
し、「ホット・エレクトロン」による劣化を減少する。
し、「ホット・エレクトロン」による劣化を減少する。
同形の酸化被着、及び後続する異方性エッチングは、
側壁酸化物領域96を形成しながら行われる。続いてフォ
トレジスト・マスク90が再び適応され、Ｎ＋注入が行わ
れ、これによりＮ−バックゲート・コンタクト領域92の
上のＮ＋バックゲート・コンタクト領域98、及びＮ−ソ
ース／ドレイン領域94の上のＮ＋ソース／ドレイン領域
100が形成される。続いてアニールがＮ＋及びＮ−注入
物の上で行われる。
側壁酸化物領域96を形成しながら行われる。続いてフォ
トレジスト・マスク90が再び適応され、Ｎ＋注入が行わ
れ、これによりＮ−バックゲート・コンタクト領域92の
上のＮ＋バックゲート・コンタクト領域98、及びＮ−ソ
ース／ドレイン領域94の上のＮ＋ソース／ドレイン領域
100が形成される。続いてアニールがＮ＋及びＮ−注入
物の上で行われる。
第９図は、LinBiCMOS工程技術の第八番目の段階を示
す。フォトレジスト・マスク90は除去され、新しいフォ
トレジスト層がパターン処理、エッチングされ、Ｐ＋ソ
ース／ドレイン注入に対するマスク102を形成する。ホ
ウ素注入を使って、Ｐ＋ソース／ドレイン領域104、バ
ックゲート・コンタクト105、ベース・コンタクト領域1
06を形成しても良い。
す。フォトレジスト・マスク90は除去され、新しいフォ
トレジスト層がパターン処理、エッチングされ、Ｐ＋ソ
ース／ドレイン注入に対するマスク102を形成する。ホ
ウ素注入を使って、Ｐ＋ソース／ドレイン領域104、バ
ックゲート・コンタクト105、ベース・コンタクト領域1
06を形成しても良い。
第10図は、LinBiCMOS工程技術の第九番目の段階を示
す。フォトレジスト・マスク102の除去後、低温酸化物
層108が、ウェハの表面上に被着される。酸化物層108の
エッチング前に、スタンダードＰ＋アニールが行われ、
被着された酸化物を集密化するのと同様に、第９図と関
連して説明されたＰ＋注入を活性化する。
す。フォトレジスト・マスク102の除去後、低温酸化物
層108が、ウェハの表面上に被着される。酸化物層108の
エッチング前に、スタンダードＰ＋アニールが行われ、
被着された酸化物を集密化するのと同様に、第９図と関
連して説明されたＰ＋注入を活性化する。
アニールの後、酸化物層108はパターン処理、エッチ
ングされ、Ｎ＋コレクタ60、及びエミッタ110が形成さ
れるべき領域を露出する。エミッタ被着／拡散が行わ
れ、これによりエミッタ110及びコレクタ・コンタクト1
12が形成される。続いて熱酸化が行われ、エミッタ110
とコレクタ・コンタクト112上に、薄い酸化物114が形成
される。エミッタ被着／拡散に必要とされた熱サイクル
は比較的穏やかで、MOSトランジスタの特性に影響を与
えない。エミッタ拡散に必要とされた熱サイクルは、Ｐ
＋アニールと関連して行われて良く、そうすればスタン
ダードCMOSフローには余分な熱サイクリングは加えられ
ない。
ングされ、Ｎ＋コレクタ60、及びエミッタ110が形成さ
れるべき領域を露出する。エミッタ被着／拡散が行わ
れ、これによりエミッタ110及びコレクタ・コンタクト1
12が形成される。続いて熱酸化が行われ、エミッタ110
とコレクタ・コンタクト112上に、薄い酸化物114が形成
される。エミッタ被着／拡散に必要とされた熱サイクル
は比較的穏やかで、MOSトランジスタの特性に影響を与
えない。エミッタ拡散に必要とされた熱サイクルは、Ｐ
＋アニールと関連して行われて良く、そうすればスタン
ダードCMOSフローには余分な熱サイクリングは加えられ
ない。
この代わりにエミッタは、Ｎ＋及び／又はＮ−ソース
／ドレイン形成と同じ段階で形成されてもよい。これら
の代案がマスク工程を省略する一方で、エミッタは結果
として望ましいものより浅いかもしれない。これにより
利得は少なくなるか、もしくはより高いベース抵抗が必
要となる。
／ドレイン形成と同じ段階で形成されてもよい。これら
の代案がマスク工程を省略する一方で、エミッタは結果
として望ましいものより浅いかもしれない。これにより
利得は少なくなるか、もしくはより高いベース抵抗が必
要となる。
第11図は、LinBiCMOS工程技術の最終段階を示す。ド
ーピングされたガラス層116はウェハの表面上に被着さ
れ、焼きしめられる。ドーピングされた酸化物層116
は、拡散された領域を露出するよう、間にある酸化物層
と共に、パターン処理され、エッチングされる。コンタ
クト118は金属被着により、エッチングされた部分に形
成される。
ーピングされたガラス層116はウェハの表面上に被着さ
れ、焼きしめられる。ドーピングされた酸化物層116
は、拡散された領域を露出するよう、間にある酸化物層
と共に、パターン処理され、エッチングされる。コンタ
クト118は金属被着により、エッチングされた部分に形
成される。
LinBiCMOS工程が、PMOS、NMOS、NPN、及び低電圧キャ
パシタ構造と関連して説明されてきた。しかしながら、
横方向及び基板PNPトランジスタ、レジスタ、ダイオー
ドのような標準的な装置、及びその他の装置は、同業者
に知られる標準的な技術を用いて、この工程で製造され
得る。
パシタ構造と関連して説明されてきた。しかしながら、
横方向及び基板PNPトランジスタ、レジスタ、ダイオー
ドのような標準的な装置、及びその他の装置は、同業者
に知られる標準的な技術を用いて、この工程で製造され
得る。
好ましい実施例を詳しく説明したが、特許請求の範囲
によって定められたこの発明の範囲を逸脱せずに、種々
の変更を加えることができることを承知されたい。
によって定められたこの発明の範囲を逸脱せずに、種々
の変更を加えることができることを承知されたい。
以上の説明に関連して以下の項を開示する。
（１） NMOS、PMOS、及びバイポーラ・トランジスタを
含む集積回路において、 第一のＰ形層と、 PMOSトランジスタとNPNトランジスタのいくつかに対
応して、前記第一のＰ形層に形成されたＮ＋領域と、 前記第一のＰ形層及び前記Ｎ＋領域を覆い、NMOSトラ
ンジスタを収める第二のＰ形層と、 PMOSトランジスタを収め、またNPNトランジスタのコ
レクタ領域として機能するＮウェル領域と、 前記第一及び第二のＰ形層の間であって、NMOSトラン
ジスタの下に置かれ、前記Ｎ＋領域より絶縁されるＰ＋
領域とを含む集積回路。
含む集積回路において、 第一のＰ形層と、 PMOSトランジスタとNPNトランジスタのいくつかに対
応して、前記第一のＰ形層に形成されたＮ＋領域と、 前記第一のＰ形層及び前記Ｎ＋領域を覆い、NMOSトラ
ンジスタを収める第二のＰ形層と、 PMOSトランジスタを収め、またNPNトランジスタのコ
レクタ領域として機能するＮウェル領域と、 前記第一及び第二のＰ形層の間であって、NMOSトラン
ジスタの下に置かれ、前記Ｎ＋領域より絶縁されるＰ＋
領域とを含む集積回路。
（２） 前記第１項に記載した集積回路において、前記
Ｐ＋領域は、拡散された領域を含む。
Ｐ＋領域は、拡散された領域を含む。
（３） 前記第１項に記載した集積回路において、前記
Ｐ＋領域は、前記第一のＰ形層の下に置かれ、上方向に
拡散されたＰ＋基板を含む。
Ｐ＋領域は、前記第一のＰ形層の下に置かれ、上方向に
拡散されたＰ＋基板を含む。
（４） NPN及びMOSトランジスタを含む集積回路を形成
する方法において、 Ｐ形半導体基体にＮ形領域を形成し、前記NPN及びMOS
装置のそれぞれを収め、 NPNトランジスタと関連する、前記Ｎ形領域のＰ＋ベ
ース領域をドーピングし、 前記Ｐ形ベース領域を拡散し、また、 前記Ｐ形拡散の後、MOSトランジスタのソース／ドレ
イン領域を形成し、それゆえMOSトランジスタの特性
は、NPNトランジスタの形成に関連する、後続の高温サ
イクルにより変えられることのない集積回路の形成方
法。
する方法において、 Ｐ形半導体基体にＮ形領域を形成し、前記NPN及びMOS
装置のそれぞれを収め、 NPNトランジスタと関連する、前記Ｎ形領域のＰ＋ベ
ース領域をドーピングし、 前記Ｐ形ベース領域を拡散し、また、 前記Ｐ形拡散の後、MOSトランジスタのソース／ドレ
イン領域を形成し、それゆえMOSトランジスタの特性
は、NPNトランジスタの形成に関連する、後続の高温サ
イクルにより変えられることのない集積回路の形成方
法。
（５） 前記第４項に記載した方法において、前記ソー
ス／ドレイン領域の形成段階では、装置を電気的に絶縁
するための装置絶縁領域が形成され、またMOSトランジ
スタのソース／ドレインを形成するため、ドーピングさ
れた領域を形成する。
ス／ドレイン領域の形成段階では、装置を電気的に絶縁
するための装置絶縁領域が形成され、またMOSトランジ
スタのソース／ドレインを形成するため、ドーピングさ
れた領域を形成する。
（６） 前記第４項に記載した方法は更に、関連する前
記Ｎ形領域の下の、前記MOS及びNPNトランジスタとそれ
ぞれ関連する、Ｎ＋領域を形成する段階を含む。
記Ｎ形領域の下の、前記MOS及びNPNトランジスタとそれ
ぞれ関連する、Ｎ＋領域を形成する段階を含む。
（７） 前記第６項に記載した方法は更、MOSトランジ
スタと関連するＰ＋領域を形成する段階を含み、前記Ｐ
＋領域は前記MOS領域より絶縁される。
スタと関連するＰ＋領域を形成する段階を含み、前記Ｐ
＋領域は前記MOS領域より絶縁される。
（８） 前記第７項に記載した方法において、前記Ｐ＋
領域を形成する前記段階は、前記Ｐ形半導体基体に隣接
するＰ＋基板を設ける。
領域を形成する前記段階は、前記Ｐ形半導体基体に隣接
するＰ＋基板を設ける。
（９） 前記第８項に記載した方法は更に、前記Ｐ＋半
導体基板を上向きに、前記Ｐ形半導体基体に拡散する段
階を含む。
導体基板を上向きに、前記Ｐ形半導体基体に拡散する段
階を含む。
（10） 前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に前記ベース領域を拡散す
る前に、前記注入されたベース領域の上に窒化物層を形
成し、不活性アニールを行う。
ピング段階は注入を含み、更に前記ベース領域を拡散す
る前に、前記注入されたベース領域の上に窒化物層を形
成し、不活性アニールを行う。
（11） 前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に高温サイクルを必要とす
る工程段階の前に、前記注入されたベース領域の上に窒
化物層を形成する段階を含む。
ピング段階は注入を含み、更に高温サイクルを必要とす
る工程段階の前に、前記注入されたベース領域の上に窒
化物層を形成する段階を含む。
（12） 前記第４項に記載した方法において、前記ドー
ピング段階は注入を含み、更に前記ベース領域を注入す
る前に、前記半導体基体の上に、窒化物層を形成する段
階を含み、それゆえ前記ベース領域を注入する前記段階
は、前記窒化物層を介して行われる。
ピング段階は注入を含み、更に前記ベース領域を注入す
る前に、前記半導体基体の上に、窒化物層を形成する段
階を含み、それゆえ前記ベース領域を注入する前記段階
は、前記窒化物層を介して行われる。
（13） 半導体基体に拡散された領域を形成する方法に
おいて、 第一の型の不純物を、半導体基体の所定の部分に注入
し、 半導体基体の所定の部分を覆う窒化物層を形成し、ま
た、 前記不純物を拡散し、半導体基体の注入された部分
は、拡散の間に前記窒化物層により覆われ、その酸化を
防ぐ、拡散された領域を形成する方法。
おいて、 第一の型の不純物を、半導体基体の所定の部分に注入
し、 半導体基体の所定の部分を覆う窒化物層を形成し、ま
た、 前記不純物を拡散し、半導体基体の注入された部分
は、拡散の間に前記窒化物層により覆われ、その酸化を
防ぐ、拡散された領域を形成する方法。
（14） 前記第13項に記載した方法において、前記窒化
物層を形成する前記段階は、前記不純物を注入する前に
行われる。
物層を形成する前記段階は、前記不純物を注入する前に
行われる。
（15） 前記第13項に記載した方法は更に、前記半導体
基体と前記窒化物層の間に、パッド酸化物層を形成する
段階を含む。
基体と前記窒化物層の間に、パッド酸化物層を形成する
段階を含む。
（16） 前記第13項に記載した方法は更に、前記拡散領
域の外の、前記窒化物層の部分をエッチングする段階を
含み、前記取り除かれた部分に熱酸化物を形成する。
域の外の、前記窒化物層の部分をエッチングする段階を
含み、前記取り除かれた部分に熱酸化物を形成する。
（17） 前記第13項に記載した方法において、拡散され
た領域はベース領域を含み、前記注入段階は半導体基体
の前記所定の部分に、ホウ素を注入する段階を含む。
た領域はベース領域を含み、前記注入段階は半導体基体
の前記所定の部分に、ホウ素を注入する段階を含む。
（18） NPN、NMOS、及びPMOSトランジスタを含む集積
回路を形成する方法において、 Ｐ＋半導体基板を提供し、 前記Ｐ＋基板上に、第一のＰ−エピタキシー層を形成
し、 前記NPN及びPMOSトランジスタとそれぞれ関連する、
Ｎ＋の拡散領域を形成し、 前記第一のＰ−エピタキシー層と前記Ｎ＋領域上に、
第二のＰ−エピタキシー層を形成し、 前記Ｎ＋領域に重なる前記第二のＰ−エピタキシー層
に、Ｎウェル領域を形成し、 前記第二のＰ−エピタキシー層を介する、Ｎ＋拡散領
域を形成し、前記NPNトランジスタと関連する前記Ｎ＋
領域と接触させ、 NPNトランジスタと関連する前記Ｎウェル領域に、ベ
ース領域を注入し、 前記ベース領域を覆う窒化物層を形成し、 前記ベース領域を拡散し、 フィールド酸化領域を形成し、トランジスタをそれぞ
れ絶縁し、 前記窒化物層を取り除き、 前記第二のＰ−エピタキシー層に、装置絶縁領域を形
成し、 前記第二のＰ−エピタキシー層に、ドーピングされた
Ｎ−ソース／ドレイン領域を形成し、 前記ベース領域を拡散した後、PMOSトランジスタと関
連する前記Ｎウェル領域に,P＋ソース／ドレイン領域を
形成し、また、 前記ベース領域にエミッターを形成する、集積回路を
形成する方法。
回路を形成する方法において、 Ｐ＋半導体基板を提供し、 前記Ｐ＋基板上に、第一のＰ−エピタキシー層を形成
し、 前記NPN及びPMOSトランジスタとそれぞれ関連する、
Ｎ＋の拡散領域を形成し、 前記第一のＰ−エピタキシー層と前記Ｎ＋領域上に、
第二のＰ−エピタキシー層を形成し、 前記Ｎ＋領域に重なる前記第二のＰ−エピタキシー層
に、Ｎウェル領域を形成し、 前記第二のＰ−エピタキシー層を介する、Ｎ＋拡散領
域を形成し、前記NPNトランジスタと関連する前記Ｎ＋
領域と接触させ、 NPNトランジスタと関連する前記Ｎウェル領域に、ベ
ース領域を注入し、 前記ベース領域を覆う窒化物層を形成し、 前記ベース領域を拡散し、 フィールド酸化領域を形成し、トランジスタをそれぞ
れ絶縁し、 前記窒化物層を取り除き、 前記第二のＰ−エピタキシー層に、装置絶縁領域を形
成し、 前記第二のＰ−エピタキシー層に、ドーピングされた
Ｎ−ソース／ドレイン領域を形成し、 前記ベース領域を拡散した後、PMOSトランジスタと関
連する前記Ｎウェル領域に,P＋ソース／ドレイン領域を
形成し、また、 前記ベース領域にエミッターを形成する、集積回路を
形成する方法。
（19） PMOS、NMOS、及びNPNトランジスタを持つ集積
回路を、デジタルとアナログの両方の回路が必要とされ
る応用に関して説明してきた。集積回路は、基本CMOSセ
ルが、再びデザインされることなく、集積回路で使われ
るようにデザインされている。Ｐ＋基板48が設けられ、
その上に第一のＰ−エピタキシー層46が形成される。Ｎ
＋DUF領域50,52がそれぞれ、PMOS及びNPNトランジスタ
のために設けられる。ベース領域68が、注入と拡散によ
り、Ｎウェル58に形成される。拡散の前に、窒化物層70
が、ベース68の上に形成され、不活性アニールが行われ
る。MOSトランジスタへの拡散回数を変えないために、
ベース拡散とコレクタ拡散は、CMOSチャンネル・ストッ
プと、ソース／ドレイン拡散の前に行われる。
回路を、デジタルとアナログの両方の回路が必要とされ
る応用に関して説明してきた。集積回路は、基本CMOSセ
ルが、再びデザインされることなく、集積回路で使われ
るようにデザインされている。Ｐ＋基板48が設けられ、
その上に第一のＰ−エピタキシー層46が形成される。Ｎ
＋DUF領域50,52がそれぞれ、PMOS及びNPNトランジスタ
のために設けられる。ベース領域68が、注入と拡散によ
り、Ｎウェル58に形成される。拡散の前に、窒化物層70
が、ベース68の上に形成され、不活性アニールが行われ
る。MOSトランジスタへの拡散回数を変えないために、
ベース拡散とコレクタ拡散は、CMOSチャンネル・ストッ
プと、ソース／ドレイン拡散の前に行われる。
第１図は、Ｎ＋埋込みコレクタとＰ−エピタキシーを用
いた、修正コレクタ拡散分離（CDI）BiCMOS技術の側面
断面図である。 第２図は、本発明によるリニアBiCMOS（LinBiCMOS）工
程の、第一段階の工程が終わった後の側面断面図であ
る。 第３図は、本発明によるLinBiCMOS工程の、第二段階の
工程が終わった後の側面断面図である。 第４図は、本発明によるLinBiCMOS工程の、第三段階の
工程が終わった後の側面断面図である。 第５図は、本発明によるLinBiCMOS工程の、第四段階の
工程が終わった後の側面断面図である。 第６図は、本発明によるLinBiCMOS工程の、第五段階の
工程が終わった後の側面断面図である。 第７図は、本発明によるLinBiCMOS工程の、第六段階の
工程が終わった後の側面断面図である。 第８図は、本発明によるLinBiCMOS工程の、第七段階の
工程が終わった後の側面断面図である。 第９図は、本発明によるLinBiCMOS工程の、第八段階の
工程が終わった後の側面断面図である。 第10図は、本発明によるLinBiCMOS工程の、第九段階の
工程が終わった後の側面断面図である。 第11図は、本発明によるLinBiCMOS工程の、第十段階の
工程が終わった後の側面断面図である。 主な符号の説明 10:集積回路 12:PMOSトランジスタ 14:NMOSトランジスタ 16:バイポーラ・トランジスタ 24:P形基板 46,54:P−エピタキシー層 48:P＋基板 50,54:N＋DUF領域 56,58:Nウェル領域 60:N＋コレクタ 66:窓 68:ベース領域 76:フィールド酸化物領域 78:フォトレジスト・マスク 80,82:ゲート 94:N−ソース／ドレイン領域 96:側壁酸化物領域 104:P＋ソース／ドレイン領域 110:エミッタ
いた、修正コレクタ拡散分離（CDI）BiCMOS技術の側面
断面図である。 第２図は、本発明によるリニアBiCMOS（LinBiCMOS）工
程の、第一段階の工程が終わった後の側面断面図であ
る。 第３図は、本発明によるLinBiCMOS工程の、第二段階の
工程が終わった後の側面断面図である。 第４図は、本発明によるLinBiCMOS工程の、第三段階の
工程が終わった後の側面断面図である。 第５図は、本発明によるLinBiCMOS工程の、第四段階の
工程が終わった後の側面断面図である。 第６図は、本発明によるLinBiCMOS工程の、第五段階の
工程が終わった後の側面断面図である。 第７図は、本発明によるLinBiCMOS工程の、第六段階の
工程が終わった後の側面断面図である。 第８図は、本発明によるLinBiCMOS工程の、第七段階の
工程が終わった後の側面断面図である。 第９図は、本発明によるLinBiCMOS工程の、第八段階の
工程が終わった後の側面断面図である。 第10図は、本発明によるLinBiCMOS工程の、第九段階の
工程が終わった後の側面断面図である。 第11図は、本発明によるLinBiCMOS工程の、第十段階の
工程が終わった後の側面断面図である。 主な符号の説明 10:集積回路 12:PMOSトランジスタ 14:NMOSトランジスタ 16:バイポーラ・トランジスタ 24:P形基板 46,54:P−エピタキシー層 48:P＋基板 50,54:N＋DUF領域 56,58:Nウェル領域 60:N＋コレクタ 66:窓 68:ベース領域 76:フィールド酸化物領域 78:フォトレジスト・マスク 80,82:ゲート 94:N−ソース／ドレイン領域 96:側壁酸化物領域 104:P＋ソース／ドレイン領域 110:エミッタ
フロントページの続き (72)発明者 マーク イー．ギブソン アメリカ合衆国 テキサス州 メスクワ イト，ゴンザレス 1201 (72)発明者 ジェフイレ ピー．スミス アメリカ合衆国 テキサス州 プラノ, バンナー エルク サークル 2501 (72)発明者 シウーハング ヤン アメリカ合衆国 テキサス州 リチャー ドソン，ジェニファー ストリート 1412 (72)発明者 アーノルド シー．コンウェイ アメリカ合衆国 テキサス州 ガーラン ド，スリープ ホロウ 809 (72)発明者 ジョン ピー．アーデルジャック アメリカ合衆国 テキサス州 プラノ, リングゴウルド レーン 4421 (72)発明者 ジェームス ディー．ゴーン アメリカ合衆国 テキサス州 ダラス, グリーン アッシュ ロード 10227 (72)発明者 アンキム ドゥオング アメリカ合衆国 テキサス州 ガーラン ド，プリンスウッド ドライブ 2605 (72)発明者 メリー エイ．マーフィ アメリカ合衆国 テキサス州 リチャー ドソン，ブルー サイプレス ドライブ 2406 (72)発明者 スーザン エス．カーニィ アメリカ合衆国 テキサス州 タリィ, スカイ ハイ ロード 144 (56)参考文献 特開 昭57−17161（ＪＰ，Ａ) 特開 昭57−198650（ＪＰ，Ａ)
Claims (1)
- 【請求項１】Ｐ＋型半導体基板上のＰ型半導体材料の第
１のエピタキシー層と、前記第１のエピタキシー層を覆
い、NMOSトランジスタを含む領域を持つＰ型半導体材料
の第２のエピタキシー層と、 前記第２のエピタキシー層内であって、各々がPMOSトラ
ンジスタまたはバイポーラトランジスタのいずれか一方
を含むＮウェル領域と、 前記第１と第２のエピタキシー層の間であってそれぞれ
の前記Ｎウェル領域の下のＮ＋領域と； 前記第１と第２のエピタキシー層の間であって前記NMOS
トランジスタの下の、前記Ｎ＋領域のいずれよりも小さ
くかつ該Ｎ＋領域から絶縁されたＰ＋領域と、 を備えたことを特徴とするBiCMOS集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US120558 | 1987-11-13 | ||
| US07/120,558 US4994887A (en) | 1987-11-13 | 1987-11-13 | High voltage merged bipolar/CMOS technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155653A JPH01155653A (ja) | 1989-06-19 |
| JP2824263B2 true JP2824263B2 (ja) | 1998-11-11 |
Family
ID=22391087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284083A Expired - Fee Related JP2824263B2 (ja) | 1987-11-13 | 1988-11-11 | 高電圧併合バイポーラ／ｃｍｏｓ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994887A (ja) |
| JP (1) | JP2824263B2 (ja) |
| KR (1) | KR0166052B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2255226B (en) * | 1991-04-23 | 1995-03-01 | Intel Corp | Bicmos process for counter doped collector |
| JP3186099B2 (ja) * | 1991-08-07 | 2001-07-11 | 日本電気株式会社 | バイポーラ論理回路 |
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5648282A (en) * | 1992-06-26 | 1997-07-15 | Matsushita Electronics Corporation | Autodoping prevention and oxide layer formation apparatus |
| JP2762851B2 (ja) * | 1992-07-27 | 1998-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE4237608A1 (de) * | 1992-11-06 | 1994-05-11 | Telefunken Microelectron | Integrierte Halbleiteranordnung mit Standardelementen |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| US5500134A (en) * | 1995-03-16 | 1996-03-19 | Dyna Flow, Inc. | Microfiltration system with swirling flow around filter medium |
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| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0948046A1 (en) * | 1998-03-26 | 1999-10-06 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
| US20060049464A1 (en) | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| US20070120173A1 (en) * | 2005-11-28 | 2007-05-31 | Bohumil Lojek | Non-volatile memory cell with high current output line |
| US7846789B2 (en) * | 2007-10-16 | 2010-12-07 | Texas Instruments Incorporated | Isolation trench with rounded corners for BiCMOS process |
| US9281245B2 (en) * | 2012-12-28 | 2016-03-08 | Texas Instruments Incorporated | Latchup reduction by grown orthogonal substrates |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3899793A (en) * | 1968-08-24 | 1975-08-12 | Sony Corp | Integrated circuit with carrier killer selectively diffused therein and method of making same |
| DE2603746A1 (de) * | 1976-01-31 | 1977-08-04 | Licentia Gmbh | Integrierte schaltungsanordnung |
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| US4272307A (en) * | 1979-03-12 | 1981-06-09 | Sprague Electric Company | Integrated circuit with I2 L and power transistors and method for making |
| DE3018848A1 (de) * | 1980-05-16 | 1981-11-26 | SIEMENS AG AAAAA, 1000 Berlin und 8000 München | Verfahren zur herstellung monolithisch intetgrierter mos- und bipolar-halbleiteranordnungen fuer den vhf- und den uhf-bereich |
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS57198650A (en) * | 1981-06-01 | 1982-12-06 | Toshiba Corp | Semiconductor device and manufacture therefor |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
-
1987
- 1987-11-13 US US07/120,558 patent/US4994887A/en not_active Expired - Lifetime
-
1988
- 1988-11-11 JP JP63284083A patent/JP2824263B2/ja not_active Expired - Fee Related
- 1988-11-12 KR KR1019880014921A patent/KR0166052B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890009001A (ko) | 1989-07-13 |
| JPH01155653A (ja) | 1989-06-19 |
| KR0166052B1 (ko) | 1999-02-01 |
| US4994887A (en) | 1991-02-19 |
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