KR0152098B1 - 반도체 집적 회로의 제조 방법 - Google Patents
반도체 집적 회로의 제조 방법Info
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Abstract
기생 효과가 없는 용량 소자를 간소화한 공정으로 내장하는 것을 목적으로 한다.
에피택셜층(14)의 표면 LOCOS 산화막(17)을 형성하고 게이트 전극(20)과 동시에 LOCOS 산화막(17) 상에 하부 전극(2)을 형성한다. 각 소자의 확산 영역을 형성한 후 BPSG막(29)으로 덮고, 접촉 구멍(30)과 용량 소자(21)의 구멍(31)을 동시에 형성한다. 전면에 SiN을 퇴적한 후 유전체 박막(34)을 형성하는 포토 에칭으로 접촉 구멍(30) 내의 SiN을 제거한다. Al 전극배선으로 상부 전극(36)을 형성한다.
Description
제1도는 본 발명을 설명하기 위한 제1단면도.
제2도는 본 발명을 설명하기 위한 제2단면도.
제3도는 본 발명을 설명하기 위한 제3단면도.
제4도는 본 발명을 설명하기 위한 제4단면도.
제5도는 본 발명을 설명하기 위한 제5단면도.
제6도는 본 발명을 설명하기 위한 제6단면도.
제7도는 본 발명을 설명하기 위한 제7단면도.
제8도는 종래예를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : P형 실리콘 반도체 기판 14 : 에피택셜층
17 : LOCOS 산화물 19 : MOS 트랜지스터
20 : 게이트 전극 21 : 용량 소자
22 : 하부 전극 23 : NPN 트랜지스터
29 : BPSG막 30 : 접촉구멍
31 : 구멍 32 : 실리콘 질화막
33 : 레지스트 마스크 34 : 유전체 박막
35 : 전극 배선 36 : 상부 전극
본 발명은 용량 소자를 내장한 반도체 집적 회로의 제조 방법에 관한 것이다.
집적 회로에 내장되는 용량 소자는 PN 접합을 이용한 접합 용량과, 유전체를 이용한 이른바 MOS 용량으로 대별되고 후자가 단위 면적당 용량값을 크게 할 수 있는 이점이 있다.
제8도는 예를 들면 일본 특개소 59-28368호 공보에 기재된 MOS 용량을 도시하는 것으로, (1)은 P형 반도체 기관, (2)는 N형 에피택셜층, (3)은 기판(1) 표면에 매립된 N형 매립층, (4)는 에피택셜층(2)을 관통한 P형 분리영역, (5)는 분리 영역(4)에 의해 섬 형태로 분리된 고립 영역, (6)은 고립 영역(5) 표면에 형성한 N형 제1영역, (7)은 고립 영역(5)의 표면을 피복하는 산화막, (8)은 제1영역(6)과 오믹(ohmic) 접촉하는 제1전극, (9)는 제1영역(6) 상에 설치한 제2전극이다. 제1영역(6)과 제2전극(9) 사이에는 유전체막(10)이 설치되고, 이것은 산화막(7)을 일단 완전히 제거해서 새롭게 형성한 두꼐 1000~2000Å인 다른 것 보다도 대단히 얇은 산화막(7)이다. 그래서 제1영역(6)과 제2전극(9)사이에 형성되는 용량을 MOS 용량으로서 이용한다.
한편, 근래 프로세서 기술의 발달로 바이폴라 소자와 MOS 소자를 혼재화한 Bi-CMOS기술이 주목되고 있고, 상기 Bi-CMOS 집적 회로에도 용량 소자를 내장하는 것이 당연시 되고 있다.
본 발명은 상기와 같이 Bi-CMOS 집적 회로에 내장하기에 적당한 용량 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 종래의 과제를 감안하여 이루어진 것으로 LOCOS 산화막(17)상에 게이트 전극 재료로 하부 전극(22)을 형성하는 공정, 표면을 BPSG막(29)으로 피복하는 공정, BPSG막(29)에 소자간 접속용 접촉 구멍(30)과 용량 형성용 구멍(31)을 동시에 형성하는 공정, 전면에 유전체 박막(34)의 재료를 퇴적하는 공정, 상기 구멍(31) 부분을 피복하는 레지스트 마스크(33)를 형성하는 공정, 상기 구멍(31)을 피복하고 있는 유전체 박막(34)을 남기도록 BPSG(29) 상과 접촉 구멍(30)내에 퇴적한 유전체 박막(34)을 제거하는 공정, 전극 배선 재료로 하부 전극의 인출 전극(37) 및 상부 전극(36)을 형성하는 공정을 포함하고 있다.
본 발명에 따르면, 1회의 포토 에칭으로 접촉 구멍(30)과 용량 소자(21)의 구멍(31)을 형성하고 용량 소자(21)부의 유전체 박막(34)을 패터닝함과 동시에 접촉구멍(30) 내에 퇴적한 유전체 박막(34) 재료를 제거한다. 따라서, BPSG막(29)의 포토 에칭도 유전체 박막(34)의 포토 에칭도 각각 1회로 종료할 수 있다.
이하 본 발명의 제조 방법을 도면에 따라 상세히 설명한다.
먼저 P형 실리콘 반도체 기판(11) 표면에 N형 매립층(12), P형 분리 영역(13)의 하측 부분, 그 밖에 필요한 영역을 형성하고, 기판(11) 상에 N형 에피택셜 층(14)을 형성한다. 그리고, 에피택셜(14) 표면으로부터 P형 불순물을 확산하여 고립 영역(15)을 형성하기 위한 분리 영역(16)을 형성하고, 또 에피택셜층(14) 표면을 선택 산화하여 막두께 0.8-1.0μ 인 LOCOS 산화막(17)을 형성하여 제1도의 구조를 얻는다.
게이트 산화막(18)이 막두께 500~800Å인 실리콘 산화막을 열산화로 형성하고, 전면에 막두께 0.4-0.8μ 인 도프되지 않은 폴리실리콘을 퇴적한다. 퇴적한 폴리실리콘에 불순물(인)을 도프하여 도전성을 부여하고, 또 폴리실리콘을 포토 에칭으로 패터닝해서 LOCOS 산화막(17)으로 둘러싸인 게이트 산화막(18) 상에는 MOS 트랜지스터(19)의 게이트 전극(20)을, LOCOS 산화막(17) 상에는 용량 소자(21)의 하부 전극(22)을 형성한다(제2도).
포토 레지스트에 의한 선택 마스크의 형성과 불순물의 이온 주입을 복수회 반복하여 NPN 트랜지스터(23) 등의 바이폴라 소자의 확산 영역 및 MOS 소자의 확산 영역을 모두 형성한다(제3도). NPN 트랜지스터(23)는 P형 베이스 영역(24), N형 에미터 영역(25), P형 베이스 접촉 영역(26) 및 N형 콜렉터 접촉 영역(27)으로 이루어지고, P채널 MOS 트랜지스터(19)는 앞에서 형성한 게이트 전극(20) 및 이 게이트 전극(20)의 양협(兩脇)에 형성한 P소스 드레인 영역(28)으로 이루어진다. P 채널 MOS 트랜지스터(19)의 소스 드레인 영역(28)이 NPN 트랜지스터(23)의 베이스 접촉 영역(26)과, 도시하지 않은 N채널 MOS 트랜지스터의 소스 드레인 영역인 NPN 트랜지스터(23)의 에미터 영역(25)과 각각 공용이다.
LPCVD법 등에 의해 전면에 막두께 1.0-2.0μ인 BPSG(붕소ㆍ인ㆍ실리게이트ㆍ유리) 막(29) 을 퇴적하고 이방성 또는 이방성 + 등방성 에칭에 의해 접촉 구멍(30)과 구멍(31)을 형성한다(제4도). 접촉 구멍(30)은 바이폴라 소자나 MOS 소자의 각 확산 영역의 표면과 MOS 트랜지스터(19)의 게이트 전극(20)의 표면 및 하부 전극(22)을 인출하기 위해 그 표면을 노출하고, 구멍(31)은 MOS 용량을 형성하기 위해 하부 전극(22) 표면의 면적의 대부분을 노출한다.
LPCVD법 등에 의해 전면에 막두께 100~300Å인 실리콘 질화막(32)을 퇴적한다(제5도).
퇴적한 실리콘 질화막(32) 중 용량 소자(21)의 구멍(31)을 피복하는 부분 위에 레지스트 마스크(33)를 형성하고, 예를 들면 CF₄+O₂분위기에 의한 이방성 드라이 에칭 수법으로 실리콘 질화막(32)을 제거하여 구멍(31)부에 용량 소자(21)의 유전체 박막(34)을 형성한다(제6도). 본 공정은 접촉 구멍(30)의 구멍을 겸하고 있고, 상기 포토 에칭으로 접촉 구멍(30) 내에 퇴적해 있던 실리콘 질화막(32)을 제거하여 전극 형성에 대비한다. 상기 에칭을 이방성으로 행했기 때문에 용량 소자(21)의 접촉 구멍(30)부에서 도시한 바와 같이 모든 접촉 구멍(30)의 측벽에는 실리콘 질화막(32)이 잔류한다.
전면에 Al 또는 Al-Si를 퇴적하고 이것을 포토 에칭함으로써 각 장치의 전극 배선(35)과 용량 소자(21)의 상부 전극(36) 및 하부 전극의 인출 전극(37)을 형성한다(제7도).
이상 설명한 본 실시예에 따르면, 먼저 구조적인 특징으로서 유전체 박막(34)을 끼우는 대향 전극에 다층 배선 재료(Poly+Si 및 Al)를 이용하고 있으므로 직렬 저항을 저감하여 용량 소자(21)의 특성을 개선할 수 있는 외에, 용량 소자(21)를 LOCOS산화막(17) 상에 배치했으므로 기판(11)으로의 누설 전류가 전혀 없어서 집적회로의 특성이 기생 효과를 완전히 방지할 수 있다.
제조 방법상의 특성으로서 NPN 트랜지스터(23)나 MOS 트랜지스터(19)등 다른 장치를 형성하여 표면 절연막으로서의 BPSG막(29)을 형성한 후에 유전체 박막(34)을 형성하므로 용량 소자(21)를 내장하는지의 여부에 관계없이 다른 장치의 제조조건을 다른 기종에서 공유할 수 있어서 용량 소자(21)의 형성 공정을 완전한 선택공정으로 할 수 있다.
또, 접촉 구멍(30)은 형성과 용량 소자(21)의 구멍(31)의 형성을 동시에 행하고, 유전체 박막(34)의 포토 에칭으로 접촉 구멍(30)에 퇴적한 실리콘 질화막(32)를 제거하므로 마스크 수의 증대가 최소로 되어 공정을 간소화할 수 있다는 이점이 있다.
또, BPSG막(29)을 평탄화 기술에 응용하는 경우는 유전체 박막(34)의 포토 에칭 종료 후에 BPSG막(29)의 리플로우를 행하면 접촉 구멍(30)의 측벽에 잔류시킨 실리콘 질화막(32)이 접촉 구멍(30) 형성의 침강을 방지하는 역할을 하므로 평탄화 기술을 이용해도 미세화한 접촉 구멍(30)이 얻어진다.
이상 설명한 바와 같이, 본 발명에 따르면 게이트 전극(20) 재료와 전극 배선(35) 재료를 이용하여 용량 소자(21)를 형성하므로 용량 소자(21)를 간단하며, 더우기 완전한 선택 사양으로서 내장할 수 있다는 이점이 있다.
또, 접촉 구멍(30)의 형성과 용량 소자(21)의 구멍(31) 형성을 동시에 행하고, 유전체 박막(34)의 패터닝시에 접촉 구멍(30)의 접촉면을 노출시키므로 공정을 공용하고 간소화할 수 있다는 이점도 있다.
또, 유전체 박막(34) 표면이 에칭 분위기에 일체 노출되지 않으므로 유전체 박막(34)의 막 두께가 변하지 않고, 그 제어가 용이한 이점이 있다.
Claims (3)
- 소자 분리용 LOCOS 산화막을 형성하는 공정, 상기 LOCOS 산화막으로 둘러싸인 소자 영역에 게이트 전극을 형성하고 또 상기 LOCOS 산화막 상에 용량 소자의 하부 전극을 형성하는 공정, 상기 게이트 전극과 하부 전극상을 피복하는 산화막을 형성하는 공정, 상기 산화막에 각 소자의 확산 영역 표면과 상기 하부 전극 표면을 노출하는 접촉 구멍을 형성하고, 동시에 상기 하부 전극 표면의 대부분을 노출하는 구멍을 형성하는 공정, 전면에 유전체 박막을 퇴적하는 공정, 상기 하부 전극의 구멍을 피복하는 유전체 박막 상에 레지스트 패턴을 형성하고, 상기 접촉 구멍 내의 바닥에 퇴적된 유전체 박막을 제거하도록 상기 유전체 박막을 제거하는 공정, 전면에 전극 재료를 피복하는 공정 및 상기 전극 재료를 패터닝하여 상기 유전체 박막을 피복하는 상부 전극, 상기 접촉 구멍을 통해 상기 하부 전극에 접촉하는 하부 전극의 인출 전극 및 상기 각 확산 영역에 접촉하는 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 제1항에 있어서, 상기 유전체 박막은 실리콘 질화막인 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 제1항에 있어서, 상기 산화막은 BPSG막인 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
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