JPH1027859A - 複合半導体素子 - Google Patents
複合半導体素子Info
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- JPH1027859A JPH1027859A JP17947596A JP17947596A JPH1027859A JP H1027859 A JPH1027859 A JP H1027859A JP 17947596 A JP17947596 A JP 17947596A JP 17947596 A JP17947596 A JP 17947596A JP H1027859 A JPH1027859 A JP H1027859A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 使用目的に応じて切替えてあるいは混合して
使うことが可能なＭＯＳトランジスタとバイポーラトラ
ンジスタとをそれらの素子領域を共用して形成した複合
半導体素子を提供する。 【解決手段】 ｐ-型シリコン基板１に素子分離絶縁膜
２が形成され、素子分離絶縁膜２で囲まれた素子形成領
域にコレクタ層となるｎ型ウェル３が形成される。ｎ型
ウェル３には選択的にｎｐｎトランジスタのベース層兼
ｎチャネルＭＯＳトランジスタのバルク層となるｐ型ウ
ェル４が拡散形成される。ｐ型ウェル４の端部上にゲー
ト絶縁膜５を介してゲート電極６が形成され、このゲー
ト電極６に自己整合されてｎ+型のエミッタ層兼ソース
層７及びコレクタコンタクト層兼ドレイン層８が形成さ
れて、第１の主電極端子１１、第２の主電極端子１２、
ゲート端子１３及びベース端子１４の４端子を持つ複合
半導体素子が構成される。
使うことが可能なＭＯＳトランジスタとバイポーラトラ
ンジスタとをそれらの素子領域を共用して形成した複合
半導体素子を提供する。 【解決手段】 ｐ-型シリコン基板１に素子分離絶縁膜
２が形成され、素子分離絶縁膜２で囲まれた素子形成領
域にコレクタ層となるｎ型ウェル３が形成される。ｎ型
ウェル３には選択的にｎｐｎトランジスタのベース層兼
ｎチャネルＭＯＳトランジスタのバルク層となるｐ型ウ
ェル４が拡散形成される。ｐ型ウェル４の端部上にゲー
ト絶縁膜５を介してゲート電極６が形成され、このゲー
ト電極６に自己整合されてｎ+型のエミッタ層兼ソース
層７及びコレクタコンタクト層兼ドレイン層８が形成さ
れて、第１の主電極端子１１、第２の主電極端子１２、
ゲート端子１３及びベース端子１４の４端子を持つ複合
半導体素子が構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタとＭＯＳトランジスタを一体に形成して構成さ
れる複合半導体素子に関する。
ンジスタとＭＯＳトランジスタを一体に形成して構成さ
れる複合半導体素子に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）に用いられる
能動素子には、よく知られているように、バイポーラト
ランジスタとＭＯＳトランジスタとがある。バイポーラ
トランジスタは電流制御型、ＭＯＳトランジスタは電圧
制御型であって、素子構造及び製造プロセスが異なるか
ら、一般には両者が同時に集積されることはなく、ＭＯ
Ｓ型ＬＳＩ、バイポーラ型ＬＳＩとして構成される。特
殊な例として、ＭＯＳ型ＬＳＩのなかに、大電流駆動に
適したバイポーラトランジスタを組み込んだＢｉＭＯＳ
あるいはＢｉＣＭＯＳ構造と呼ばれるものがある。
能動素子には、よく知られているように、バイポーラト
ランジスタとＭＯＳトランジスタとがある。バイポーラ
トランジスタは電流制御型、ＭＯＳトランジスタは電圧
制御型であって、素子構造及び製造プロセスが異なるか
ら、一般には両者が同時に集積されることはなく、ＭＯ
Ｓ型ＬＳＩ、バイポーラ型ＬＳＩとして構成される。特
殊な例として、ＭＯＳ型ＬＳＩのなかに、大電流駆動に
適したバイポーラトランジスタを組み込んだＢｉＭＯＳ
あるいはＢｉＣＭＯＳ構造と呼ばれるものがある。
【０００３】
【発明が解決しようとする課題】ＢｉＭＯＳあるいはＢ
ｉＣＭＯＳ構造は、ＭＯＳトランジスタとバイポーラト
ランジスタを集積しているとはいえ、これらは別々の素
子として別々の領域に形成される。従って構造も製造プ
ロセスも複雑になる。この発明は、使用目的に応じて切
替えてあるいは混合して使うことが可能なＭＯＳトラン
ジスタとバイポーラトランジスタとをそれらの素子領域
を共用して形成した複合半導体素子を提供することを目
的としている。
ｉＣＭＯＳ構造は、ＭＯＳトランジスタとバイポーラト
ランジスタを集積しているとはいえ、これらは別々の素
子として別々の領域に形成される。従って構造も製造プ
ロセスも複雑になる。この発明は、使用目的に応じて切
替えてあるいは混合して使うことが可能なＭＯＳトラン
ジスタとバイポーラトランジスタとをそれらの素子領域
を共用して形成した複合半導体素子を提供することを目
的としている。
【０００４】
【課題を解決するための手段】この発明に係る複合半導
体素子は、第１導電型のエミッタ層，第２導電型のベー
ス層及び第１導電型のコレクタ層を有するバイポーラト
ランジスタと、前記エミッタ層及びコレクタ層をそれぞ
れソース層及びドレイン層とし、前記ベース層にゲート
絶縁膜を介してゲート電極が形成されたＭＯＳトランジ
スタとを有し、かつ前記エミッタ層兼ソース層から第１
の主電極端子、前記コレクタ層兼ドレイン層から第２の
主電極端子、前記ベース層から第１の制御端子をそれぞ
れ取り出し、前記ゲート電極を第２の制御端子とした４
端子構造を有することを特徴としている。
体素子は、第１導電型のエミッタ層，第２導電型のベー
ス層及び第１導電型のコレクタ層を有するバイポーラト
ランジスタと、前記エミッタ層及びコレクタ層をそれぞ
れソース層及びドレイン層とし、前記ベース層にゲート
絶縁膜を介してゲート電極が形成されたＭＯＳトランジ
スタとを有し、かつ前記エミッタ層兼ソース層から第１
の主電極端子、前記コレクタ層兼ドレイン層から第２の
主電極端子、前記ベース層から第１の制御端子をそれぞ
れ取り出し、前記ゲート電極を第２の制御端子とした４
端子構造を有することを特徴としている。
【０００５】この発明に係る複合半導体素子は、第１導
電型の半導体基板と、この基板の素子形成領域に他から
分離されて形成されたバイポーラトランジスタのコレク
タ層となる第２導電型ウェルと、この第２導電型ウェル
内に選択的に拡散形成された、前記バイポーラトランジ
スタのベース層兼ＭＯＳトランジスタのバルク層となる
第１導電型ウェルと、この第１導電型ウェルの端部表面
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極に自己整合されて形成された、前記第１導電
型ウェルの領域に含まれる第２導電型のエミッタ層兼ソ
ース層及び前記第２導電型ウェルの領域に重なる第２導
電型のコレクタコンタクト層兼ドレイン層とを有し、か
つ前記エミッタ層兼ソース層から第１の主電極端子、前
記コレクタコンタクト層兼ドレイン層から第２の主電極
端子、前記ベース層から第１の制御端子をそれぞれ取り
出し、前記ゲート電極を第２の制御端子とした４端子構
造を有することを特徴としている。
電型の半導体基板と、この基板の素子形成領域に他から
分離されて形成されたバイポーラトランジスタのコレク
タ層となる第２導電型ウェルと、この第２導電型ウェル
内に選択的に拡散形成された、前記バイポーラトランジ
スタのベース層兼ＭＯＳトランジスタのバルク層となる
第１導電型ウェルと、この第１導電型ウェルの端部表面
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極に自己整合されて形成された、前記第１導電
型ウェルの領域に含まれる第２導電型のエミッタ層兼ソ
ース層及び前記第２導電型ウェルの領域に重なる第２導
電型のコレクタコンタクト層兼ドレイン層とを有し、か
つ前記エミッタ層兼ソース層から第１の主電極端子、前
記コレクタコンタクト層兼ドレイン層から第２の主電極
端子、前記ベース層から第１の制御端子をそれぞれ取り
出し、前記ゲート電極を第２の制御端子とした４端子構
造を有することを特徴としている。
【０００６】この発明によると、ＭＯＳトランジスタと
バイポーラトランジスタとが素子領域を共用してコンパ
クトに形成された４端子構造の複合半導体素子が得られ
る。この複合半導体素子を用いてＬＳＩを作れば、複合
半導体素子は使用目的に応じてＭＯＳトランジスタ又は
バイポーラトランジスタとして切替えて使用することも
できるし、あるいは同時に使用することもでき、ＬＳＩ
の多用途化が可能である。例えば、高入力インピーダン
スが要求される回路では複合半導体素子をＭＯＳトラン
ジスタとして使用し、大きな電流駆動能力が要求される
バッファ等ではバイポーラトランジスタとして使用する
といった用い方ができる。
バイポーラトランジスタとが素子領域を共用してコンパ
クトに形成された４端子構造の複合半導体素子が得られ
る。この複合半導体素子を用いてＬＳＩを作れば、複合
半導体素子は使用目的に応じてＭＯＳトランジスタ又は
バイポーラトランジスタとして切替えて使用することも
できるし、あるいは同時に使用することもでき、ＬＳＩ
の多用途化が可能である。例えば、高入力インピーダン
スが要求される回路では複合半導体素子をＭＯＳトラン
ジスタとして使用し、大きな電流駆動能力が要求される
バッファ等ではバイポーラトランジスタとして使用する
といった用い方ができる。
【０００７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例によるＬＳＩにおける複合半導体素子の構造を
示す平面図とそのＡ−Ａ′断面図である。図では金属配
線は省略している。この実施例では、第１導電型がｐ
型、第２導電型がｎ型である。ｐ-型シリコン基板１に
この実施例では、例えばＬＯＣＯＳ法による素子分離絶
縁膜２が形成され、この素子分離絶縁膜２で囲まれた素
子形成領域にｎ型ウェル３が形成されている。このｎ型
ウェル３は、ｎｐｎトランジスタのコレクタ層となる。
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例によるＬＳＩにおける複合半導体素子の構造を
示す平面図とそのＡ−Ａ′断面図である。図では金属配
線は省略している。この実施例では、第１導電型がｐ
型、第２導電型がｎ型である。ｐ-型シリコン基板１に
この実施例では、例えばＬＯＣＯＳ法による素子分離絶
縁膜２が形成され、この素子分離絶縁膜２で囲まれた素
子形成領域にｎ型ウェル３が形成されている。このｎ型
ウェル３は、ｎｐｎトランジスタのコレクタ層となる。
【０００８】ｎ型ウェル３には、図の左側の素子分離絶
縁膜２に接する状態で選択的にｐ型ウェル４が拡散形成
されている。このｐ型ウェル４は、ｎｐｎトランジスタ
のベース層兼ｎチャネルＭＯＳトランジスタのバルク層
となる。このｐ型ウェル４の右側の端部上に、ゲート絶
縁膜５を介してゲート電極６が形成され、このゲート電
極６に自己整合されてｎ+型のエミッタ層兼ソース層
（以下、単にソース層という）７及びコレクタコンタク
ト層兼ドレイン層（以下、単にドレイン層という）８が
形成されている。ソース層７は、ｐ型ウェル４の領域内
に形成され、ドレイン層８はｐ型ウェル４の端部からｎ
型ウェル３の領域に重なるように形成されている。
縁膜２に接する状態で選択的にｐ型ウェル４が拡散形成
されている。このｐ型ウェル４は、ｎｐｎトランジスタ
のベース層兼ｎチャネルＭＯＳトランジスタのバルク層
となる。このｐ型ウェル４の右側の端部上に、ゲート絶
縁膜５を介してゲート電極６が形成され、このゲート電
極６に自己整合されてｎ+型のエミッタ層兼ソース層
（以下、単にソース層という）７及びコレクタコンタク
ト層兼ドレイン層（以下、単にドレイン層という）８が
形成されている。ソース層７は、ｐ型ウェル４の領域内
に形成され、ドレイン層８はｐ型ウェル４の端部からｎ
型ウェル３の領域に重なるように形成されている。
【０００９】図１（ｂ）では、ＭＯＳトランジスタはＬ
ＤＤ（Lightly Doped Drain）構造とした例を示してい
る。この構造は、ゲート電極６をマスクとして浅く低濃
度のｎ型不純物をドープし、更にゲート電極６の側壁に
側壁絶縁膜１０を形成して深く高濃度のｎ型不純物をド
ープして得られる。ソース層７に隣接してｐ型ウェル４
にはｐ+型のベースコンタクト層９が形成されている。
ＤＤ（Lightly Doped Drain）構造とした例を示してい
る。この構造は、ゲート電極６をマスクとして浅く低濃
度のｎ型不純物をドープし、更にゲート電極６の側壁に
側壁絶縁膜１０を形成して深く高濃度のｎ型不純物をド
ープして得られる。ソース層７に隣接してｐ型ウェル４
にはｐ+型のベースコンタクト層９が形成されている。
【００１０】ソース層７からは、エミッタ（Ｅ）兼ソー
ス（Ｓ）端子となる第１の主電極端子１１が取り出さ
れ、ドレイン層８からは、コレクタ（Ｃ）兼ドレイン
（Ｄ）端子となる第２の主電極端子１２が取り出され、
ベースコンタクト層９からは第１の制御端子であるベー
ス（Ｂ）端子１４が取り出され、ゲート電極６は第２の
制御端子であるゲート（Ｇ）端子１３となる。即ち、二
つの制御端子を有する４端子の複合半導体素子となる。
ス（Ｓ）端子となる第１の主電極端子１１が取り出さ
れ、ドレイン層８からは、コレクタ（Ｃ）兼ドレイン
（Ｄ）端子となる第２の主電極端子１２が取り出され、
ベースコンタクト層９からは第１の制御端子であるベー
ス（Ｂ）端子１４が取り出され、ゲート電極６は第２の
制御端子であるゲート（Ｇ）端子１３となる。即ち、二
つの制御端子を有する４端子の複合半導体素子となる。
【００１１】図２（ａ）〜（ｄ）に、この実施例の複合
半導体素子の製造工程を示す。図２（ａ）に示すよう
に、ｐ-型シリコン基板１にＣＭＯＳ型ＬＳＩにおいて
周知の工程で、ｎ型ウェル３を形成し、ＬＯＣＯＳ法等
により素子分離絶縁膜２を形成する。次に、ｎ型ウェル
４内に選択的なイオン注入によってｐ型ウェル４を形成
する。
半導体素子の製造工程を示す。図２（ａ）に示すよう
に、ｐ-型シリコン基板１にＣＭＯＳ型ＬＳＩにおいて
周知の工程で、ｎ型ウェル３を形成し、ＬＯＣＯＳ法等
により素子分離絶縁膜２を形成する。次に、ｎ型ウェル
４内に選択的なイオン注入によってｐ型ウェル４を形成
する。
【００１２】次に、図２（ｂ）に示すように、高温熱酸
化によりゲート絶縁膜５を形成し、この上に多結晶シリ
コン膜の堆積とパターニングによってゲート電極６を形
成する。そして、ゲート電極６をマスクとしてＰをイオ
ン注入して、低濃度で浅いｎ型層７ａ，８ａを形成す
る。続いて、ＣＶＤ絶縁膜を堆積しこれをＲＩＥ等によ
りエッチングして、図２（ｃ）に示すようにゲート電極
６の側壁に側壁絶縁膜１０を形成する。そして、ＭＯＳ
トランジスタのソース、ドレイン領域の外側にレジスト
等のマスク２１をパターン形成してＰをイオン注入し、
高濃度で深いｎ+型のソース層７及びドレイン層８を形
成する。
化によりゲート絶縁膜５を形成し、この上に多結晶シリ
コン膜の堆積とパターニングによってゲート電極６を形
成する。そして、ゲート電極６をマスクとしてＰをイオ
ン注入して、低濃度で浅いｎ型層７ａ，８ａを形成す
る。続いて、ＣＶＤ絶縁膜を堆積しこれをＲＩＥ等によ
りエッチングして、図２（ｃ）に示すようにゲート電極
６の側壁に側壁絶縁膜１０を形成する。そして、ＭＯＳ
トランジスタのソース、ドレイン領域の外側にレジスト
等のマスク２１をパターン形成してＰをイオン注入し、
高濃度で深いｎ+型のソース層７及びドレイン層８を形
成する。
【００１３】その後マスク２１を除去して、改めてマス
ク（図示しない）をパターン形成し、Ｂをイオン注入し
て、図２（ｄ）に示すように、ソース層７に隣接するｐ
型ウェル層４内にｐ+型のベースコンタクト層９を形成
する。その後、全体にＣＶＤ絶縁膜２２を堆積し、これ
にコンタクト孔を開けて、Ａｌ膜により各電極端子１１
〜１４を形成して完成する。ゲート端子１３となるＡｌ
膜は、素子領域の外でゲート電極６にコンタクトさせる
ので、図２（ｄ）の断面には示していない。
ク（図示しない）をパターン形成し、Ｂをイオン注入し
て、図２（ｄ）に示すように、ソース層７に隣接するｐ
型ウェル層４内にｐ+型のベースコンタクト層９を形成
する。その後、全体にＣＶＤ絶縁膜２２を堆積し、これ
にコンタクト孔を開けて、Ａｌ膜により各電極端子１１
〜１４を形成して完成する。ゲート端子１３となるＡｌ
膜は、素子領域の外でゲート電極６にコンタクトさせる
ので、図２（ｄ）の断面には示していない。
【００１４】この実施例による複合半導体素子は、その
基本構造を示すと図３のように、ｎｐｎトランジスタの
ベース層にＭＯＳ構造のゲート電極を形成して、ｎ型エ
ミッタ及びコレクタをそれぞれソース及びドレインとし
て共用したものとなる。これを等価回路で示すと、図４
に示すように、ｎｐｎトランジスタＱ１とｎチャネルＭ
ＯＳトランジスタＱ２とが併設された４端子素子とな
る。
基本構造を示すと図３のように、ｎｐｎトランジスタの
ベース層にＭＯＳ構造のゲート電極を形成して、ｎ型エ
ミッタ及びコレクタをそれぞれソース及びドレインとし
て共用したものとなる。これを等価回路で示すと、図４
に示すように、ｎｐｎトランジスタＱ１とｎチャネルＭ
ＯＳトランジスタＱ２とが併設された４端子素子とな
る。
【００１５】図５（ａ）〜（ｃ）は、この実施例の複合
半導体素子の使用態様例を示している。図５（ａ）は、
コレクタ兼ドレイン端子を負荷抵抗Ｒを介して電源ＶDD
に接続し、ベース端子を接地し、ゲート端子を信号入力
端子ＶINとして用いた例、即ちＭＯＳトランジスタＱ２
のみを使用した例である。図５（ｂ）は、ゲート端子を
接地（又は開放）し、ベース端子を信号入力端子ＶINと
して用いた例、即ちバイポーラトランジスタＱ１のみを
使用した例である。図５（ｃ）は、ゲート端子，ベース
端子をそれぞれ信号入力端子ＶIN1 ，ＶIN2 として用い
た例、即ちＭＯＳトランジスタＱ２とバイポーラトラン
ジスタＱ１を同時に使用した例である。
半導体素子の使用態様例を示している。図５（ａ）は、
コレクタ兼ドレイン端子を負荷抵抗Ｒを介して電源ＶDD
に接続し、ベース端子を接地し、ゲート端子を信号入力
端子ＶINとして用いた例、即ちＭＯＳトランジスタＱ２
のみを使用した例である。図５（ｂ）は、ゲート端子を
接地（又は開放）し、ベース端子を信号入力端子ＶINと
して用いた例、即ちバイポーラトランジスタＱ１のみを
使用した例である。図５（ｃ）は、ゲート端子，ベース
端子をそれぞれ信号入力端子ＶIN1 ，ＶIN2 として用い
た例、即ちＭＯＳトランジスタＱ２とバイポーラトラン
ジスタＱ１を同時に使用した例である。
【００１６】以上のようにこの実施例によれば、ＭＯＳ
トランジスタとバイポーラトランジスタとをそれらの素
子領域を共用して小さい面積に一体に集積形成した複合
半導体素子が得られる。ＭＯＳトランジスタとバイポー
ラトランジスタとは使用目的に応じて切替えて、あるい
は同時に使用することができるから、ＬＳＩの多用途化
が図られる。図２の説明から明らかなように、製造プロ
セスは基本的にＭＯＳＬＳＩのプロセスを利用すること
ができ、僅かなプロセスの追加で実現することができ
る。
トランジスタとバイポーラトランジスタとをそれらの素
子領域を共用して小さい面積に一体に集積形成した複合
半導体素子が得られる。ＭＯＳトランジスタとバイポー
ラトランジスタとは使用目的に応じて切替えて、あるい
は同時に使用することができるから、ＬＳＩの多用途化
が図られる。図２の説明から明らかなように、製造プロ
セスは基本的にＭＯＳＬＳＩのプロセスを利用すること
ができ、僅かなプロセスの追加で実現することができ
る。
【００１７】図６は、第１導電型をｎ型、第２導電型を
ｐ型として、各部の導電型を先の実施例と逆にした実施
例の複合半導体素子について、図１（ｂ）に対応させて
示した断面図である。図１とは互いに逆導電型で対応す
る部分を含めて、図１と同じ符号を付して詳細な説明を
省くが、これによりｐチャネルＭＯＳトランジスタとｐ
ｎｐトランジスタとを一体化した複合半導体素子が得ら
れる。また図１の複合半導体素子と図６の複合半導体素
子を同じ半導体基板に集積すれば、コンプリメンタリー
回路を構成することができる。
ｐ型として、各部の導電型を先の実施例と逆にした実施
例の複合半導体素子について、図１（ｂ）に対応させて
示した断面図である。図１とは互いに逆導電型で対応す
る部分を含めて、図１と同じ符号を付して詳細な説明を
省くが、これによりｐチャネルＭＯＳトランジスタとｐ
ｎｐトランジスタとを一体化した複合半導体素子が得ら
れる。また図１の複合半導体素子と図６の複合半導体素
子を同じ半導体基板に集積すれば、コンプリメンタリー
回路を構成することができる。
【００１８】ここまでの実施例は、主としてＭＯＳ型Ｌ
ＳＩのプロセスを踏襲した場合を説明したが、バイポー
ラ型ＬＳＩのプロセスを主体にしてこの発明の複合半導
体素子を作ることもできる。
ＳＩのプロセスを踏襲した場合を説明したが、バイポー
ラ型ＬＳＩのプロセスを主体にしてこの発明の複合半導
体素子を作ることもできる。
【００１９】図７は、バイポーラ型ＬＳＩのプロセスを
利用した実施例の複合半導体素子の断面図である。この
実施例では、ｐ-型シリコン基板３１の素子形成領域に
ｎ+型埋め込み層３２を形成した後、ｎ型層３３をエピ
タキシャル成長させたウェハを用いて、基板３１に達す
る深さの素子分離絶縁膜３４を形成して、素子分離を行
っている。そして素子形成領域のｎ型層３３に、先の実
施例と同様に、バイポーラトランジスタのベース層兼Ｍ
ＯＳトランジスタのバルク層となるｐ型ウェル３５が形
成される。
利用した実施例の複合半導体素子の断面図である。この
実施例では、ｐ-型シリコン基板３１の素子形成領域に
ｎ+型埋め込み層３２を形成した後、ｎ型層３３をエピ
タキシャル成長させたウェハを用いて、基板３１に達す
る深さの素子分離絶縁膜３４を形成して、素子分離を行
っている。そして素子形成領域のｎ型層３３に、先の実
施例と同様に、バイポーラトランジスタのベース層兼Ｍ
ＯＳトランジスタのバルク層となるｐ型ウェル３５が形
成される。
【００２０】ｐ型ウェル３５の一方の端部上にはゲート
絶縁膜３６を介してゲート電極３７が形成され、ゲート
電極３７を挟んでｎ+型のソース層３８及びドレイン層
３９が形成され、ソース層３８に隣接する位置にはｐ+
型のベースコンタクト層４１が形成される。ｎ型層３３
のドレイン層３９と重なる位置には、予めｎ+型埋め込
み層３２に達する深さのｎ+型コレクタ取り出し層４０
が形成される。これにより、ｎチャネルＭＯＳトランジ
スタとｎｐｎトランジスタを一体に集積した４端子型の
複合素子が得られる。
絶縁膜３６を介してゲート電極３７が形成され、ゲート
電極３７を挟んでｎ+型のソース層３８及びドレイン層
３９が形成され、ソース層３８に隣接する位置にはｐ+
型のベースコンタクト層４１が形成される。ｎ型層３３
のドレイン層３９と重なる位置には、予めｎ+型埋め込
み層３２に達する深さのｎ+型コレクタ取り出し層４０
が形成される。これにより、ｎチャネルＭＯＳトランジ
スタとｎｐｎトランジスタを一体に集積した４端子型の
複合素子が得られる。
【００２１】この実施例によると、主要部にバイポーラ
ＬＳＩプロセスを用いているため、バイポーラトランジ
スタの特性が優れたものとなる。その他、先の実施例と
同様の効果が得られる。この発明は上記実施例に限られ
ず、その趣旨を逸脱しない範囲で種々変形して実施する
ことが可能である。
ＬＳＩプロセスを用いているため、バイポーラトランジ
スタの特性が優れたものとなる。その他、先の実施例と
同様の効果が得られる。この発明は上記実施例に限られ
ず、その趣旨を逸脱しない範囲で種々変形して実施する
ことが可能である。
【００２２】
【発明の効果】以上述べたようにこの発明によれば、Ｍ
ＯＳトランジスタとバイポーラトランジスタとが素子領
域を共用してコンパクトに形成された４端子の複合半導
体素子が得られる。この複合半導体素子を用いてＬＳＩ
を作れば、複合半導体素子は使用目的に応じてＭＯＳト
ランジスタ又はバイポーラトランジスタとして切替えて
使用することもできるし、あるいは同時に使用すること
もでき、ＬＳＩの多用途化が可能となる。
ＯＳトランジスタとバイポーラトランジスタとが素子領
域を共用してコンパクトに形成された４端子の複合半導
体素子が得られる。この複合半導体素子を用いてＬＳＩ
を作れば、複合半導体素子は使用目的に応じてＭＯＳト
ランジスタ又はバイポーラトランジスタとして切替えて
使用することもできるし、あるいは同時に使用すること
もでき、ＬＳＩの多用途化が可能となる。
【図１】 この発明の一実施例による複合半導体素子の
構造を示す。
構造を示す。
【図２】 同実施例による複合半導体素子の製造工程を
示す。
示す。
【図３】 同実施例による複合半導体素子の等価構造を
示す。
示す。
【図４】 同実施例による複合半導体素子の等価回路を
示す。
示す。
【図５】 同実施例による複合半導体素子の使用態様例
を示す。
を示す。
【図６】 他の実施例による複合半導体素子の構造を示
す。
す。
【図７】 他の実施例による複合半導体素子の構造を示
す。
す。
１…ｐ-型シリコン基板、２…素子分離絶縁膜、３…ｎ
型ウェル、４…ｐ型ウェル（ベース層兼バルク層）、５
…ゲート絶縁膜、６…ゲート電極、７…ｎ+型エミッタ
層兼ソース層、８…ｎ+型コレクタ層兼ドレイン層、９
…ｐ+型ベースコンタクト層、１０…側壁絶縁膜、１１
…第１の主電極端子、１２…第２の主電極端子、１３…
ゲート端子（第２の制御端子）、１４…ベース端子（第
１の制御端子）。
型ウェル、４…ｐ型ウェル（ベース層兼バルク層）、５
…ゲート絶縁膜、６…ゲート電極、７…ｎ+型エミッタ
層兼ソース層、８…ｎ+型コレクタ層兼ドレイン層、９
…ｐ+型ベースコンタクト層、１０…側壁絶縁膜、１１
…第１の主電極端子、１２…第２の主電極端子、１３…
ゲート端子（第２の制御端子）、１４…ベース端子（第
１の制御端子）。
Claims (2)
- 【請求項１】 第１導電型のエミッタ層，第２導電型の
ベース層及び第１導電型のコレクタ層を有するバイポー
ラトランジスタと、 前記エミッタ層及びコレクタ層をそれぞれソース層及び
ドレイン層とし、前記ベース層にゲート絶縁膜を介して
ゲート電極が形成されたＭＯＳトランジスタとを有し、
かつ前記エミッタ層兼ソース層から第１の主電極端子、
前記コレクタ層兼ドレイン層から第２の主電極端子、前
記ベース層から第１の制御端子をそれぞれ取り出し、前
記ゲート電極を第２の制御端子とした４端子構造を有す
ることを特徴とする複合半導体素子。 - 【請求項２】 第１導電型の半導体基板と、 この基板の素子形成領域に他から分離されて形成された
バイポーラトランジスタのコレクタ層となる第２導電型
ウェルと、 この第２導電型ウェル内に選択的に拡散形成された、前
記バイポーラトランジスタのベース層兼ＭＯＳトランジ
スタのバルク層となる第１導電型ウェルと、 この第１導電型ウェルの端部表面にゲート絶縁膜を介し
て形成されたゲート電極と、 このゲート電極をマスクとして不純物をドープして形成
された、前記第１導電型ウェルの領域に含まれる第２導
電型のエミッタ層兼ソース層及び前記第２導電型ウェル
の領域に重なる第２導電型のコレクタコンタクト層兼ド
レイン層とを有し、かつ前記エミッタ層兼ソース層から
第１の主電極端子、前記コレクタコンタクト層兼ドレイ
ン層から第２の主電極端子、前記ベース層から第１の制
御端子をそれぞれ取り出し、前記ゲート電極を第２の制
御端子とした４端子構造を有することを特徴とする複合
半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947596A JPH1027859A (ja) | 1996-07-09 | 1996-07-09 | 複合半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947596A JPH1027859A (ja) | 1996-07-09 | 1996-07-09 | 複合半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027859A true JPH1027859A (ja) | 1998-01-27 |
Family
ID=16066504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17947596A Pending JPH1027859A (ja) | 1996-07-09 | 1996-07-09 | 複合半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPWO2004088750A1 (ja) * | 2003-03-31 | 2006-07-06 | 財団法人大阪産業振興機構 | ラティラルバイポーラｃｍｏｓ集積回路 |
| US9318548B2 (en) | 2014-09-12 | 2016-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017505530A (ja) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | デュアルモードトランジスタ |
-
1996
- 1996-07-09 JP JP17947596A patent/JPH1027859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPWO2004088750A1 (ja) * | 2003-03-31 | 2006-07-06 | 財団法人大阪産業振興機構 | ラティラルバイポーラｃｍｏｓ集積回路 |
| JP4691624B2 (ja) * | 2003-03-31 | 2011-06-01 | 学校法人近畿大学 | ラティラルバイポーラｃｍｏｓ集積回路 |
| JP2017505530A (ja) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | デュアルモードトランジスタ |
| US9318548B2 (en) | 2014-09-12 | 2016-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
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