JPH0425134A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0425134A JPH0425134A JP13053690A JP13053690A JPH0425134A JP H0425134 A JPH0425134 A JP H0425134A JP 13053690 A JP13053690 A JP 13053690A JP 13053690 A JP13053690 A JP 13053690A JP H0425134 A JPH0425134 A JP H0425134A
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- drain
- type diffused
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- Pending
Links
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- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｉ″’；：１ｉ１ｉＪ圧半ｍ一体素子に関す
るもの（あ〔発明の４既要〕 本発明は、ソースと）Ｓレインとなる第一導電型の拡散
層間に複数のフィールド酸化膜を形成した高耐圧半導体
素子において、ｌ′ｉｉｌ記第−導電型の拡Ｉｔ’１層
より深く、不純物濃度の薄い同一導電型の拡散層を形成
することにより、接合部分の電界集中による劣化による
耐圧低下を防止するものである。
るもの（あ〔発明の４既要〕 本発明は、ソースと）Ｓレインとなる第一導電型の拡散
層間に複数のフィールド酸化膜を形成した高耐圧半導体
素子において、ｌ′ｉｉｌ記第−導電型の拡Ｉｔ’１層
より深く、不純物濃度の薄い同一導電型の拡散層を形成
することにより、接合部分の電界集中による劣化による
耐圧低下を防止するものである。
従来、高耐圧を目的としたＩ・ランジスタの構造は、第
３図に示すように例えばＰ型半導体基板２５表面に、ソ
ースおよびトレインとなるｎ型拡散層３２、３３の間に
一対のフィール１′酸化膜２８．２９が形成されている
。さらにゲート酸化膜３０および多結晶シリコン膜３１
は前記フィールド酸化膜２８．２９の間に形成されてい
る。ごこでｎ型拡散層２６および２７εＪ、前記ｎ型拡
散層３２．３３より不純物濃度が薄く、高耐圧を目的と
したＬ Ｄ Ｄ （ＬｉＢｈｌｙ ＤｏｐｅｄＤｒａ
ｉｎ）手苺造としている。
３図に示すように例えばＰ型半導体基板２５表面に、ソ
ースおよびトレインとなるｎ型拡散層３２、３３の間に
一対のフィール１′酸化膜２８．２９が形成されている
。さらにゲート酸化膜３０および多結晶シリコン膜３１
は前記フィールド酸化膜２８．２９の間に形成されてい
る。ごこでｎ型拡散層２６および２７εＪ、前記ｎ型拡
散層３２．３３より不純物濃度が薄く、高耐圧を目的と
したＬ Ｄ Ｄ （ＬｉＢｈｌｙ ＤｏｐｅｄＤｒａ
ｉｎ）手苺造としている。
このようなイア４造にすることにより、トレインに大き
な電圧を印加することができる。
な電圧を印加することができる。
Ｃ発明が解決しようとする課題〕
しかしながら、上記従来の構造ではソースおよびトレイ
ンとなる第一導電型拡散層と基板との間の接合が急峻な
ため、ゲート電圧が大きいときソース側の第一導電型拡
散層と基板との接合部で降伏が生し、面］圧が悪化する
。またゲート電圧が小さいときにはトレイン側の第一導
電拡散層と基板との接合部で降伏が生じ、やはり耐圧が
悪化してしまう欠点を有していた。
ンとなる第一導電型拡散層と基板との間の接合が急峻な
ため、ゲート電圧が大きいときソース側の第一導電型拡
散層と基板との接合部で降伏が生し、面］圧が悪化する
。またゲート電圧が小さいときにはトレイン側の第一導
電拡散層と基板との接合部で降伏が生じ、やはり耐圧が
悪化してしまう欠点を有していた。
Ｃ課題を解決゛Ｊるための手段〕
本発明は上記課題を解決するためになされたもので、第
１図に示すようにソースおよびトレインとなる第一導電
型拡散層１０．１１に対して、より深（不純物濃度が小
さい同一・導電型拡散層８．９を形成することとした。
１図に示すようにソースおよびトレインとなる第一導電
型拡散層１０．１１に対して、より深（不純物濃度が小
さい同一・導電型拡散層８．９を形成することとした。
上記のような構造とすることにより、ソースおよびドレ
インとなる第一・導電型拡散層と基板との接合部分の急
峻を緩和することができる。
インとなる第一・導電型拡散層と基板との接合部分の急
峻を緩和することができる。
以下、本発明の実施例を図面に乃づいて説明する。
まず第２図（ａｌに示すようにＰ型半導体基板１２の表
面上にシリコン酸化膜１３を形成し、続いてシリコン窒
化膜１４を堆積した後、パターニングする。
面上にシリコン酸化膜１３を形成し、続いてシリコン窒
化膜１４を堆積した後、パターニングする。
次に第２図（ｂｌに示すように、たとえばリンを２×１
０′２〜８Ｘ１０Ｉ２／ｃ績のドーズ量でイオン注入し
、ｎ型拡散層２，３を形成する。次いで第２図（ｃ）に
示すように、前記シリコン窒化膜１４がエツチング除去
された部分にフィールド酸化膜４および５を形成する。
０′２〜８Ｘ１０Ｉ２／ｃ績のドーズ量でイオン注入し
、ｎ型拡散層２，３を形成する。次いで第２図（ｃ）に
示すように、前記シリコン窒化膜１４がエツチング除去
された部分にフィールド酸化膜４および５を形成する。
次いで、第２図Ｆｄｌに示すように、前記シリコン窒化
膜１４．次いで前記シリコン酸化膜１３をエツチング除
去する。次に第２図（（りに示すように、ゲート酸化膜
６を形成する。続いて第２図（ｆｌに示すように、デー
１電極である多結晶シリコン膜７を堆積し、エツチング
除去して前記フィールド酸化膜４．５の間にのみ残す。
膜１４．次いで前記シリコン酸化膜１３をエツチング除
去する。次に第２図（（りに示すように、ゲート酸化膜
６を形成する。続いて第２図（ｆｌに示すように、デー
１電極である多結晶シリコン膜７を堆積し、エツチング
除去して前記フィールド酸化膜４．５の間にのみ残す。
次いで第２図（ｇｌに示すように、まず例えばリンを注
入エネルギー１５０ＫｅＶ ドーズ’ｆｌｔ Ｉ Ｘ
ｌ０１３〜Ｉ ＸＩＱ１４／ｃｎ＋でイオン注入し、次
いで拡散長が１〜２／Ｉ１１程度になるよう拡散を行い
、ｎ型拡１）ｋ層８および９を形成する。
入エネルギー１５０ＫｅＶ ドーズ’ｆｌｔ Ｉ Ｘ
ｌ０１３〜Ｉ ＸＩＱ１４／ｃｎ＋でイオン注入し、次
いで拡散長が１〜２／Ｉ１１程度になるよう拡散を行い
、ｎ型拡１）ｋ層８および９を形成する。
次に第２図（ｈｌに示すように、例えばリンを注入工４
ルギー４０ＫＯＶ ドーズｉｔ ５ ＸＩＯ”／ｅｒａ
程度でイオン注入することによりソースおよびドレイン
となるｎ型拡散層１０および１１を形成する。このよう
にすれば第１図に示すような本発明の構造を実現できる
。
ルギー４０ＫＯＶ ドーズｉｔ ５ ＸＩＯ”／ｅｒａ
程度でイオン注入することによりソースおよびドレイン
となるｎ型拡散層１０および１１を形成する。このよう
にすれば第１図に示すような本発明の構造を実現できる
。
以」二説明したように、ソースおよびト°レインとなる
第一導電型拡散層に対して、より深く、不純物？成度の
薄い同 導電型拡散層を形成することにより、ソースお
よびトレインと基板との接合の急峻さが緩和されるので
、その接合部で生しる電界集中が抑制され、耐圧が向」
−する利点がある。
第一導電型拡散層に対して、より深く、不純物？成度の
薄い同 導電型拡散層を形成することにより、ソースお
よびトレインと基板との接合の急峻さが緩和されるので
、その接合部で生しる電界集中が抑制され、耐圧が向」
−する利点がある。
第１図番１１本発明の構造断面図、第２図は本発明の
実施例を示′３断面図、第３１７Ｉは従来技術の構Ｊ青
断面し１ご、ｂ；’、。 ・・半厚体基板 ３、 ８． ９．１０．１１・・・第一導電型拡散層５
、２８．２９・・・・・フィールド酸化膜３０・・・ゲ
ート酸化膜 ・・ゲート電極 ・・シリコン酸化膜 ・・シリコン窒化膜 以 上
実施例を示′３断面図、第３１７Ｉは従来技術の構Ｊ青
断面し１ご、ｂ；’、。 ・・半厚体基板 ３、 ８． ９．１０．１１・・・第一導電型拡散層５
、２８．２９・・・・・フィールド酸化膜３０・・・ゲ
ート酸化膜 ・・ゲート電極 ・・シリコン酸化膜 ・・シリコン窒化膜 以 上
Claims (1)
- 半導体基板表面に埋設された一対のフィールド酸化膜
と、前記フィールド酸化膜の間に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記一対のフィールド酸化膜下に形成された第一導電型
の一対の第一の拡散層と、前記一対のフィールド酸化膜
の外側に形成された第一導電型のソース・ドレインと、
前記一対の第一の拡散層とソースおよびドレイン間に形
成された第一導電型の一対の第三の拡散層とを有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13053690A JPH0425134A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13053690A JPH0425134A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425134A true JPH0425134A (ja) | 1992-01-28 |
Family
ID=15036640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13053690A Pending JPH0425134A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425134A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559504B2 (en) | 2000-04-13 | 2003-05-06 | Sanyo Electric Co., Ltd. | Lateral double diffused MOS transistor |
| JP2005101602A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | 高耐圧電界効果トランジスタ及びこれの形成方法 |
| JP2006324346A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197174A (ja) * | 1984-03-23 | 1984-11-08 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPH01114079A (ja) * | 1987-10-27 | 1989-05-02 | Nec Corp | 半導体装置 |
| JPH03155164A (ja) * | 1989-11-13 | 1991-07-03 | Seiko Epson Corp | 半導体装置 |
-
1990
- 1990-05-21 JP JP13053690A patent/JPH0425134A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197174A (ja) * | 1984-03-23 | 1984-11-08 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPH01114079A (ja) * | 1987-10-27 | 1989-05-02 | Nec Corp | 半導体装置 |
| JPH03155164A (ja) * | 1989-11-13 | 1991-07-03 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559504B2 (en) | 2000-04-13 | 2003-05-06 | Sanyo Electric Co., Ltd. | Lateral double diffused MOS transistor |
| JP2005101602A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | 高耐圧電界効果トランジスタ及びこれの形成方法 |
| JP2006324346A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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